CN106206686A - 具有共形氧化物层的鳍式场效应晶体管及其形成方法 - Google Patents

具有共形氧化物层的鳍式场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN106206686A
CN106206686A CN201510262773.1A CN201510262773A CN106206686A CN 106206686 A CN106206686 A CN 106206686A CN 201510262773 A CN201510262773 A CN 201510262773A CN 106206686 A CN106206686 A CN 106206686A
Authority
CN
China
Prior art keywords
thickness
finfet
running voltage
channel region
change
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510262773.1A
Other languages
English (en)
Other versions
CN106206686B (zh
Inventor
陈佳政
林孟竖
陈亮吟
于雄飞
张惠政
章勋明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106206686A publication Critical patent/CN106206686A/zh
Application granted granted Critical
Publication of CN106206686B publication Critical patent/CN106206686B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种示例性鳍式场效应晶体管(finFET)，包括：具有沟道区的半导体鳍以及位于沟道区的侧壁和顶面上的栅极氧化物。栅极氧化物包括：具有第一厚度的最薄部分和具有与第一厚度不同的第二厚度的最厚部分。第一厚度和第二厚度之间的差值小于最大厚度变化并且最大厚度变化取决于finFET的工作电压。本发明涉及具有共形氧化物层的鳍式场效应晶体管及其形成方法。

Description

具有共形氧化物层的鳍式场效应晶体管及其形成方法
技术领域
本发明涉及具有共形氧化物层的鳍式场效应晶体管及其形成方法。
背景技术
半导体器件用于大量的电子器件中，诸如电脑、手机等。半导体器件包括通过在半导体晶圆上方沉积许多类型的薄膜材料，和图案化薄膜材料以形成集成电路而在半导体晶圆上形成的集成电路。集成电路通常包括场效应晶体管(FET)。
通常，平面FET已用于集成电路中。然而，随着现代半导体加工的不断增加的密度和降低的覆盖区需求，当尺寸降低时，平面FET通常会产生问题。一些这些问题包括亚阈值摆幅退化、显著的漏极感应势垒降低(DIBL)、器件特性的波动，以及泄漏。已经研究了鳍式场效应晶体管(finFET)以克服一些这些问题。
在典型的finFET器件中，垂直鳍结构形成在衬底上方。这种垂直鳍结构用于在横向方向上形成源极/漏极区和在鳍中形成沟道区。栅极在垂直方向上形成在鳍的沟道区上方，从而形成finFET。随后，可以在finFET上方形成层间电介质(ILD)和多个互连层。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种鳍式场效应晶体管(finFET)，包括：半导体鳍鳍，包括沟道区；以及栅极氧化物，位于所述沟道区的侧壁和顶面上，其中，所述栅极氧化物包括：最薄部分，具有第一厚度；和最厚部分，具有与所述第一厚度不同的第二厚度，其中，所述第一厚度和所述第二厚度之间的差值小于最大厚度变化，并且其中，所述最大厚度变化取决于所述finFET的工作电压。
在上述finFET中，所述第一厚度和所述第二厚度取决于所述finFET的工作电压。
在上述finFET中，当所述工作电压为约1.8伏(V)时，所述第一厚度和所述第二厚度是约30埃至约其中，当所述工作电压为约1.5V时，所述第一厚度和所述第二厚度是约至约其中，当所述工作电压为约0.9V时，所述第一厚度和所述第二厚度是约至约并且其中，当所述工作电压为约0.75V时，所述第一厚度和所述第二厚度是约
在上述finFET中，当所述工作电压为约1.8伏(V)时，所述最大厚度变化是约7埃其中，当所述工作电压为约1.5V时，所述最大厚度变化是约并且其中，当所述工作电压小于约0.9V时，所述最大厚度变化是约
在上述finFET中，进一步包括：高k衬垫，位于所述栅极氧化物上方；以及导电栅电极，位于所述高k衬垫上方。
在上述finFET中，所述最薄部分位于所述沟道区的底部边缘上，并且其中，所述最厚部分高于所述最薄部分。
根据本发明的另一方面，还提供了一种半导体器件，包括：第一鳍式场效应晶体管(finFET)，具有第一工作电压，所述第一finFET包括：第一沟道区；和第一栅极氧化物，位于所述第一沟道区上，其中，所述第一栅极氧化物具有所述第一栅极氧化物的第一最厚部分和所述第一栅极氧化物的第一最薄部分之间的第一厚度变化；以及第二finFET，具有第二工作电压，其中，所述第二工作电压小于所述第一工作电压，并且其中，所述第二finFET包括：第二沟道区；和第二栅极氧化物，位于所述第二沟道区上，其中，所述第二栅极氧化物具有所述第二栅极氧化物的第二最厚部分和所述第二栅极氧化物的第二最薄部分之间的第二厚度变化，并且其中，所述第二厚度变化小于所述第一厚度变化。
在上述半导体器件中，所述第一栅极氧化物比所述第二栅极氧化物更厚。
在上述半导体器件中，所述第一厚度变化取决于所述第一工作电压，并且其中，所述第二厚度变化取决于所述第二工作电压。
在上述半导体器件中，所述第一栅极氧化物的第一厚度取决于所述第一工作电压，并且其中，所述第二栅极氧化物的第二厚度取决于所述第二工作电压。
在上述半导体器件中，所述第一栅极氧化物包括位于半导体氧化物层上方的半导体氮氧化物层。
在上述半导体器件中，当所述第一工作电压为约1.8伏(V)时，所述第一厚度变化小于约7埃并且其中，当所述第一工作电压为约1.5V时，所述第一厚度变化小于约
在上述半导体器件中，所述第二厚度变化小于约2埃并且其中，所述第二工作电压小于约0.9伏(V)。
根据本发明的又一方面，还提供了一种形成包括第一鳍式场效应晶体管(finFET)的半导体器件的方法，所述方法包括：形成包括第一沟道区的第一半导体鳍以用于所述第一finFET；根据所述第一finFET的第一工作电压，选择用于第一栅极氧化物的第一最大厚度变化；以及在所述第一沟道区的侧壁和顶面上形成所述第一栅极氧化物，其中，所述第一栅极氧化物包括小于所述第一最大厚度变化的第一厚度变化，其中，所述第一厚度变化被定义为所述第一栅极氧化物的第一最薄部分和所述第一栅极氧化物的第一最厚部分之间的厚度差异。
在上述方法中，形成所述第一栅极氧化物包括：在所述第一沟道区的顶面和侧壁上形成氮化物层；以及在形成所述氮化物层之后，对所述第一沟道区实施原位蒸汽生成(ISSG)工艺。
在上述方法中，形成所述氮化物层包括使用含氮前体的热氮化工艺。
在上述方法中，在小于约950摄氏度(℃)的温度下实施所述ISSG工艺。
在上述方法中，进一步包括：根据所述第一工作电压选择用于所述第一栅极氧化物的厚度。
在上述方法中，选择所述第一最大厚度变化包括：当所述第一工作电压为约1.8伏(V)时，选择约7埃的第一最大厚度变化；当所述第一工作电压为约1.5V时，选择约的第一最大厚度变化；以及当所述第一工作电压小于约0.9V时，选择约的第一最大厚度变化。
在上述方法中，进一步包括：在所述半导体器件中形成具有小于所述第一工作电压的第二工作电压的第二finFET，其中，形成所述第二finFET包括：形成包括第二沟道区的第二半导体鳍；根据所述第二finFET的第二工作电压选择用于第二栅极氧化物的第二最大厚度变化，其中，所述第二最大厚度变化小于所述第一最大厚度变化；以及在所述第二沟道区的侧壁和顶面上形成所述第二栅极氧化物，其中，所述第二栅极氧化物包括小于所述第二最大厚度变化的第二厚度变化，其中，所述第二厚度变化被定义为所述第二栅极氧化物的第二最薄部分和所述第二栅极氧化物的第二最厚部分之间的厚度差异。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是三维图中的鳍式场效应晶体管(finFET)的实例。
图2至图18C示出了根据一些实施例的制造finFET的中间阶段的截面图。
图19示出了根据一些实施例的用于制造finFET的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
各个实施例包括位于管芯中的鳍式场效应晶体管(finFET)的沟道区上方的共形栅极氧化物及其形成方法。管芯中的finFET的工作电压可能不同，并且可以根据finFET的工作电压配置每个finFET的栅极氧化物的厚度和均匀性。例如，较低工作电压的finFET可以具有更薄且更均匀的栅极氧化物，而较高工作电压的finFET可以具有更厚但是欠均匀的栅极氧化物。这样的栅极氧化物的形成可以包括与合适的氧化工艺相结合的表面氮化工艺，其可以改进栅极氧化物的共形度(conformity)。
图1示出了三维图中的finFET 30的实例。finFET 30包括位于衬底32上的鳍34。衬底32包括隔离区36，并且鳍34突出在相邻的隔离区36之上并且从相邻的隔离区36之间突出。共形栅极电介质38设置为沿着鳍34的侧壁以及设置在鳍34的顶面上方。高k介电衬垫40和导电栅电极42设置在共形栅极电介质38上方。由栅极电介质38/高k介质衬垫40/栅电极42覆盖的鳍34的部分可以称为finFET 30的沟道区。源极/漏极区44和46相对于栅极电介质38、高k介电衬垫40和栅电极42设置在鳍34的相对两侧上。图1进一步示出了在后续附图中使用的参考截面。截面A-A横跨finFET 30的沟道、栅极电介质38、高k介电衬垫40和栅电极42。截面B-B横跨finFET 30的源极/漏极区44或46。截面C-C垂直于截面A-A并且是沿着鳍34的纵向轴线并且例如在源极/漏极区44和46之间的电流流动的方向上。为了清楚起见，后续附图参考这些参考截面。
图2至图18C是根据各个实施例的在制造finFET的各个中间阶段的截面图，并且图19是在图2至图18C中示出的工艺的工艺流程。除了多个finFET和/或具有多个鳍的finFET之外，图2至图6和图14至图16示出了在图1中示出的参考截面A-A。如上文所述，在图7A至图13D和图17A至图18C中，以“A”标号结尾的图被示出为沿着类似的截面A-A，以“B”标号结尾的图被示出为沿着类似的截面B-B，并且以“C”或“D”标号结尾的图被示出为沿着类似的截面C-C。
图2和图3示出了从衬底向上延伸的半导体鳍的形成。首先参考图2，示出了具有衬底102的晶圆100。衬底102包括用于形成具有相对较高的工作电压的finFET器件的高电压区域202和用于形成具有相对较低的工作电压的finFET器件的低电压区域204。在一些实施例中，高电压区域202可以包括具有约1.5伏(V)、约1.8V或甚至更高的阈值电压的finFET。相反，低电压区域204可以包括具有约0.9V、约0.75V或甚至更低的阈值电压的finFET。在这样的实施例中，高电压区域202可以包括输入/输出晶体管，其将较高阈值的输入电压(例如，电源电压)转化为适合于操作低电压区域204中的核心晶体管(例如，逻辑存储器等)的较低阈值电压。区域202和204可能是或可能不是连续的，并且取决于器件设计，在高电压区域202和低电压区域204之间可以形成任何数量的器件部件(例如，未示出的隔离区、伪部件等)。此外，取决于器件设计，高电压区域202和/或低电压区域204中的器件可以具有与上文中明确论述的那些器件不同的工作电压。
衬底102可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的。通常，SOI衬底包括形成在绝缘层上的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。可以在通常是硅或玻璃衬底的衬底上提供绝缘层。诸如多层衬底或梯度衬底的其他衬底也可以使用。在一些实施例中，衬底102的半导体材料可以包括硅(Si)、锗(Ge)；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
如图2进一步示出的，硬掩模104和光刻胶106可以设置在衬底102上方。硬掩模104可以包括一个或多个氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)层以防止在图案化期间对下面的衬底102的损坏。可以使用任何合适的沉积工艺形成硬掩模104，沉积工艺诸如原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)等。光刻胶106可以包括使用诸如旋涂等的合适的工艺毯式沉积的任何合适的光敏材料。
图3示出了衬底102的图案化以形成设置在邻近的沟槽110之间的鳍108。在示例性实施例中，首先可以通过使用光掩模将光刻胶106暴露于光来图案化光刻胶106。然后，取决于使用的是正性光刻胶或负性光刻胶，可以去除光刻胶106的曝光部分或未曝光部分。
然后可以将光刻胶106的图案转印至硬掩模104(例如，使用合适的蚀刻工艺)。随后，例如，在蚀刻工艺期间将硬掩模104用作图案化掩模，将沟槽110图案化至下面的衬底102内。衬底102的蚀刻可以包括可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。随后，例如，在灰化和/或湿剥离工艺中去除光刻胶106。也可以去除硬掩模104。因此，在晶圆100中形成鳍108。鳍108从邻近的沟槽110之间的衬底102向上延伸。在可选实施例中(未示出)，除了或代替图案化衬底102，可以从下面的衬底102外延地生长鳍108(或鳍108的部分)。在这样的实施例中，在外延期间，可以原位掺杂合适类型的掺杂剂(例如，p型和/或n型杂质)。
接下来参考下图4和5，在晶圆100中形成浅沟槽隔离(STI)区。首先，如图4所示，可以沿着沟槽110的底面和侧壁设置诸如扩散阻挡层的衬垫112。在一些实施例中，衬垫112可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氧氮化物、聚合物电介质、它们的组合等。衬垫112的形成可以包括任何合适的方法，诸如原子层沉积(ALD)、CVD、高密度等离子体(HDP)CVD、物理汽相沉积(PVD)等。
接下来，如图5所示，可以用诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)等的介电材料填充沟槽110。在一些实施例中，可以使用硅烷(SiH4)和氧气(O2)作为反应前体使用高密度等离子体(HDP)CVD工艺形成产物STI区116。在其他实施例中，可以使用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)形成STI区116，其中，工艺气体可以包括正硅酸乙酯(TEOS)和臭氧(O3)。在另一些其他实施例中，STI区116可以使用旋涂电介质(SOD)工艺形成，诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。可以实施退火(或其他合适的工艺)以固化STI区116的材料，并且衬垫114可以防止(或至少减少)在退火期间半导体材料从鳍108到周围的STI区116的扩散。可以使用其他的工艺和材料。化学机械抛光(CMP)或回蚀刻工艺可以用于使STI区116、衬垫114和鳍108的顶面平齐。
在图6中，使STI区116凹进，从而使得半导体鳍108的顶部高于STI区116的顶面。STI区116的凹进可以包括化学蚀刻工艺，例如在具有或不具有等离子体的情况下，使用氨(NH3)与氢氟酸(HF)或三氟化氮(NF3)的组合作为反应溶液。当HF用作反应溶液时，HF的稀释比率可以在约1:50至约1:100之间。也可以使衬垫114凹进为与凹进的STI区116基本上平齐。在凹进之后，暴露出鳍108的顶面和侧壁。由此，在鳍108中形成沟道区118(例如，沿着截面A-A的鳍108的暴露部分，例如，见图7A)。在完成的finFET结构中，栅极堆叠件包裹围绕和覆盖这些沟道区118的侧壁(参见图1和图18A)。
图7A至图7C示出了在沟道区118的顶面和侧壁上的伪栅极堆叠件120的形成。伪栅极堆叠件120包括共形的伪氧化物122和位于伪氧化物122上方的伪栅极124。例如，伪栅极124可以包括多晶硅，但是也可以使用诸如金属硅化物、金属氮化物等的材料。每个栅极堆叠件120可以进一步包括位于伪栅极124上方的硬掩模126。例如，硬掩模126可以包括氮化硅或氧化硅。在一些实施例中，每个栅极堆叠件120可以横跨在多个半导体鳍108和/或STI区上方。栅极堆叠件120的纵向也可以基本上垂直于半导体鳍108(例如，见图1)的纵向。如图7B所示，栅极堆叠件120的形成可以进一步包括在鳍108的源极/漏极区的顶面和侧壁上方形成伪氧化物122。然而，伪栅极124和硬掩模126可以从鳍108的这样的源极/漏极区省略。
也如图7C中所示，栅极间隔件128形成在栅极堆叠件120的侧壁上。在一些实施例中，由氧化硅、氮化硅、碳氮化硅等形成栅极间隔件128。此外，栅极间隔件128可以具有多层结构，例如，具有位于氧化硅层上方的氮化硅层。
参考图8A至图8C，实施蚀刻以蚀刻未被硬掩模126或栅极间隔件128覆盖的半导体鳍108的部分。蚀刻可以进一步去除未被硬掩模126覆盖的伪氧化物122的部分，其可以对应于鳍108的源极/漏极区上方的伪氧化物122的部分(见图8B)。在蚀刻后，伪氧化物122的剩余部分可以用作主侧壁(MSW)间隔件132以限定随后工艺步骤中的源极/漏极外延区。可选地，鳍108可以凹进为越过STI区116的顶面，并且STI区116的暴露侧壁可以用于限定源极/漏极外延区。在这样的实施例中，可以省略间隔件132。在邻近的间隔件132之间相应地形成沟槽130。沟槽130位于伪栅极堆叠件120的相对两侧上(见图8C)。在形成沟槽130之后，可以对鳍108/的暴露表面实施轻掺杂漏极(LDD)和退火工艺。
接下来，如图9A至图9C所示，通过在沟槽130中选择性地生长半导体材料形成外延区134。在一些实施例中，外延区134包括硅(无锗)、锗(无硅)、硅锗、硅磷等。外延区134也可以由纯或基本上纯的锗形成，例如，其中，锗原子百分比大于约95％。硬掩模126和间隔件132可以掩蔽晶圆100的区域以限定用于形成外延区134的区域(例如，仅在鳍108的暴露部分上)。在沟槽130填充有外延区134之后，源极/漏极区的进一步外延生长导致外延区134水平扩展，并且可以开始形成小平面。此外，由于源极/漏极区的横向生长，STI区116的一些部分可以位于外延区134的部分下面并且与外延区134的部分对准。
在外延步骤之后，外延区134可以注入p型杂质(例如，硼或BF2)以用于PMOS器件或注入N型杂质(例如，磷或砷)以用于NMOS器件，从而形成源极/漏极区，源极/漏极区也可以使用参考标号134来标示。可选地，当生长外延区134以形成源极/漏极区时，可以原位掺杂p型或n型杂质。源极/漏极区134位于栅极堆叠件120的相对两侧上(见图9C)，并且可以位于STI区116的表面的部分上面并且与STI区116的表面的部分重叠(见图9B)。在又一些可选的实施例中，可以省略鳍108的图案化和随后的外延。在这样的实施例中，源极/漏极区134可以简单地设置在每个栅极堆叠件120/栅极间隔件128的相对两侧上。
图10A至图10C示出了形成层间电介质136之后的晶圆100。ILD 136可以包括例如使用可流动化学汽相沉积(FCVD)形成的可流动氧化物。可以实施CMP(或其他合适的平坦化工艺)以使ILD 136、栅极堆叠件120和栅极间隔件128的顶面彼此平齐。虽然在图10A至图10C中没有具体示出，但是可以在ILD层136与源极/漏极区134、栅极堆叠件120和/或栅极间隔件128之间设置各种中间层(例如，缓冲层和/或蚀刻停止层)。
图11A至图11C示出了在暴露鳍108的沟道区118之后的晶圆100的各种视图。暴露沟道区110可以包括从沟道区118的侧壁和顶面去除栅极堆叠件120(包括硬掩模126、伪栅极124和伪氧化物122)。栅极堆叠件120的去除可以限定位于栅极间隔件128之间的沟槽140(见图11C)。硬掩模138可以用于在去除栅极堆叠件120期间掩蔽ILD 136和源极/漏极区134。因此，可以在不图案化ILD 136或源极/漏极区134的情况下，去除栅极堆叠件120。
图12A至图17C示出了在沟道区118上的共形的栅极氧化物150和170的形成。如将被随后的段落中更详细地解释的，可以根据每个相应的finFET器件的工作电压选择栅极氧化物150和170的厚度和/或共形度(例如，最大厚度变化)。例如，已经观察到，相比于较高工作电压的finFET，具有较低工作电压的finFET可以受益于更薄和更加共形的栅极氧化物层。因此，在各个实施例中，位于高电压区域202中的栅极氧化物150的厚度和/或共形度可以与位于低电压区域204中的栅极氧化物层170的厚度和/或共形度不同(例如，见图17A和17C)。
首先，参考图12A至图12D，在沟道区118上形成氮化物层142。氮化物层142的形成可以包括例如对沟道区118的暴露的半导体材料实施热氮化。在这样的实施例中，氮化物层142可以包括半导体氮化物(例如，氮化硅等)。在一些实施例中，热氮化工艺可以包括将晶圆100保持在约600℃至约1000℃的温度下，同时向保持在约1托至约760托的压力的环境中的沟道区118供给含氮前体化学物质144(例如，氨(NH3)或稀释的N2，见图12D)。由此产生的氮化物层142可以具有约至约的厚度T1并且可以包括例如约2％至约30％的氮原子百分比。也可以使用其他合适的氮化工艺。热氮化工艺可以选择性地在鳍108的暴露的半导体材料上形成氮化物层142而不会在晶圆100的其他表面上(例如，STI区116或硬掩模138)形成氮化物层142。已经观察到，通过首先在沟道区118上形成氮化物层，可以在随后形成的栅极氧化物(例如，栅极氧化物150和170)中实现更大的共形度。
在图13A至图13D中，实施氧化以在沟道区118上形成第一共形栅极氧化物150。可以通过对沟道区118的氮化表面实施任何合适的氧化工艺来形成栅极氧化物150。例如，在形成氮化物层142之后，可以使用原位蒸汽生成(ISSG)工艺以在沟道区118上形成栅极氧化物150。如图13D所示，在这样的实施例中，ISSG工艺可以消耗氮化物层142，并且产生的结构栅极氧化物150可以包括位于半导体氧化物层150B(例如，包括SiO)上方的半导体氮氧化物层150A(例如，包括SiON)。在一些实施例中，ISSG工艺可以包括将晶圆100保持在约850℃和约950℃的温度下，同时在沟道区118上方供给蒸汽(由图13D中的分子146表示)。也可以使用其他合适的氧化工艺。氧化工艺可以选择性地在沟道区118上形成栅极氧化物150，而不会在晶圆100的其他表面上(例如，STI区116或硬掩模138)形成栅极氧化物150。
如图13A所示，所产生的栅极氧化物150可以具有位于沟道区118的底部边缘上的厚度T2、位于沟道区118的侧壁上的厚度T3和位于沟道区118的顶面上的厚度T4。由于鳍108的半导体材料的不同的晶体取向，厚度T2、T3和T4可能不恰好相等。例如，在沟道区118的底部边缘处的厚度T2可以小于在沟道区118的侧壁和顶面上的厚度T3和T4。已经观察到，栅极氧化物150的厚度和共形度可以影响finFET的可靠性。例如，考虑到用于finFET的期望的工作电压，可以通过选择用于栅极氧化物150的合适的厚度和共形度来提供finFET的期望的可靠性(例如，故障率小于2％)。在随后的段落中，栅极氧化物150的共形度可以定义为栅极氧化物的最薄部分和最厚部分之间的最大厚度变化(例如，差异)。因此，在各种实施例中，可以基于高电压区域202中的finFET的期望的工作电压来选择厚度T2、T3和T4的尺寸和共形度。例如，在实施例中，当高电压区域202中的器件的工作电压为约1.8V时，厚度T2、T3和T4可以在约至约之间，其中栅极氧化物150的最厚点(例如，厚度T3或T4)和最薄点(例如，厚度T2)之间的差值可以小于约作为另一个实例，在高电压区域202中的器件的工作电压为约1.5V的实施例中，厚度T2、T3和T4可以在约至约之间，其中栅极氧化物150的最厚点(例如，厚度T3或T4)和最薄点(例如，厚度T2)之间的差值可以小于约一般来说，已经观察到，较低工作电压器件可能需要更薄和/或更加均匀的栅极氧化物来实现与较高工作电压器件的相同的可靠性。
在各个实施例中，可以通过选择氮化物层142的合适的厚度和/或控制氧化工艺的工艺条件来控制栅极氧化物150的厚度和/或共形度。例如，较高的氧化温度可以提供更加共形的栅极氧化物层。作为另一个实例，较厚的氮化物层142可以导致更加共形的栅极氧化物而不会增加随后的氧化工艺的处理温度。在这样的实施例中，较低温度的氧化工艺可以有利地减小掺杂剂/半导体材料从半导体衬底102和/或源极/漏极区134扩散至周围的器件层(例如，STI区116、ILD 136等)内的风险。例如，在小于约950℃的温度下实施的ISSG工艺可以有利地减小从半导体衬底102扩散的风险。
因为在高电压区域202和低电压区域204中的器件的工作电压可以不同，因此期望在低电压区域204中形成更薄和更均匀的栅极氧化物。图14至图17D示出了在低电压区域204中的沟道区118上的较薄栅极氧化物170的形成。首先参考图14和图15，从低电压区域204去除栅极氧化物150。栅极氧化物150从低电压区域204的去除可以包括合适的蚀刻工艺，诸如干蚀刻、湿蚀刻、RIE等。在蚀刻低电压区域204期间，可以在高电压区域202中的栅极氧化物150上方形成硬掩模148并且硬掩模148保护高电压区域202中的栅极氧化物150。在如果已将栅极氧化物150从低电压区域204中去除之后，也可以去除硬掩模148。
接下来，如图16所示，在低电压区域204中的沟道区118的暴露的半导体表面上形成氮化物层152。氮化物层152的形成可以包括与氮化物层142的形成(见图12A至图12D)基本上类似的工艺。如上所述，氮化工艺可以选择性地在暴露的半导体表面上形成氮化物层152，而不会在晶圆100的其他表面上(例如，栅极氧化物150和/或STI区域116)形成氮化物层152。在一些实施例中，氮化物层152的厚度可以大于氮化物层142的厚度以实现后续形成的栅极氧化物170中的增加的共形度(见图17A和17C)。
在图17A至图17C中，实施氧化以在低电压区域204中的沟道区118上形成第二共形栅极氧化物170。栅极氧化物170可以使用用于形成栅极氧化物150的类似的氧化工艺形成。因此，可以在氧化期间消耗氮化物层152，并且所产生的结构栅极氧化物170可以包括位于半导体氧化物层上方的半导体氮氧化物层(没有明确示出)。在各个实施例中，栅极氧化物170比栅极氧化物150更薄。因此，用于栅极氧化物170的氧化工艺可能不影响栅极氧化物150的厚度，这是因为可以在到达高电压区域202中的鳍108的下面的半导体材料之前完成该氧化工艺。在这样的实施例中，在栅极氧化物170的形成期间，栅极氧化物150的作用类似于掩模。
此外，由此产生的栅极氧化物170可以具有位于沟道区118的底部边缘上的厚度T5、位于沟道区118的侧壁上的厚度T6和位于沟道区118的顶面上的厚度T7。如上所述，由于鳍108的半导体材料的不同的晶体取向。厚度T5、T6和T7可能不恰好相等。例如，在沟道区118的底部处的厚度T5可以小于在沟道区118的侧壁和顶面上的厚度T6和T7。如上文中进一步论述的，栅极氧化物170可以比栅极氧化物150更薄且更均匀以实现用于低电压区域204的低工作电压器件的期望的可靠性。例如，在实施例中，当低电压区域204中的器件的工作电压为约0.9V时，厚度T5、T6和T7可以在约至约之间，其中栅极氧化物170的最厚点(例如，厚度T6或T7)和最薄点(例如，厚度T5)之间的差值可以小于约作为另一个实例，在低电压区域204中的器件的工作电压为约0.75V的实施例中，厚度T5、T6和T7可以为约(或甚至更小)，其中栅极氧化物170的最厚点(例如，厚度T6或T7)和最薄点(例如，厚度T5)之间的差值可以小于约从而，取决于这样的区域中的器件的期望的工作电压，不同厚度和均匀性的栅极氧化物可以形成在晶圆的不同区域中。
接下来，参照图18A至图18B，在沟槽140(例如，在栅极间隔件128之间)中形成栅极堆叠件176的剩余部分。例如，在沟槽140中形成作为共形层的高k介电衬垫172。高k介电衬垫172可以覆盖栅极氧化物150或170(见图17A)的顶面和侧壁。根据一些实施例，高k介电衬垫172包括具有大于约7.0的k值的高k介电材料，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)或它们的组合等的金属氧化物或硅酸盐。高k介电衬垫172的形成方法可以包括分子束沉积(MBD)、ALD、等离子体增强CVD(PECVD)等。
接下来，通过在沟槽140的剩余部分中填充导电材料而在高k介电衬垫172上方形成导电栅电极174。栅电极174可以包括含金属材料，诸如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、钌(Ru)、铝(Al)、它们的组合、它们的多层等。形成的高k介电衬垫172和栅电极174可以溢出沟槽140并且覆盖ILD 136的顶面。随后，实施平坦化(例如，CMP)以去除高k介电衬垫172和栅电极174的多余部分。所产生的栅极氧化物150或170、高k介电衬垫172和栅电极174的剩余部分在所产生的高电压区域202中的finFET 180和低电压区域204中的finFET 190的沟道区118上方形成栅极堆叠件176。可以使用任何合适的工艺在ILD136中形成诸如源极/漏极接触件178的额外的部件(例如，包括镍(Ni)、钨(W)等)，以与源极/漏极区134电连接。
图19示出了根据一些实施例的用于形成半导体器件(例如，finFET)的示例性工艺流程300。在步骤302中，形成从衬底(例如，衬底102)向上延伸的半导体鳍(例如，鳍108)。鳍包括finFET(例如，finFET 180或190)的沟道区(例如，沟道区118)。在步骤304中，根据finFET的工作电压选择用于栅极氧化物(例如，栅极氧化物150或170)的最大厚度变化。例如，较高工作电压的finFET可以具有相比于较低工作电压的finFET的较高的最大厚度变化。在一些实施例中，根据finFET器件的工作电压也可以选择栅极氧化物的厚度。在步骤306中，在沟道区上形成栅极氧化物。栅极氧化物的厚度变化(例如，栅极氧化物的最厚点和最薄点之间的厚度差异)可以小于在步骤304中选择的最大厚度变化。也可以形成附加finFET，其中，可以基于对应的工作电压选择每个附加finFET的栅极氧化物变化和/或厚度。例如，如果另一finFET具有较低的工作电压，则其他的FinFET的栅极氧化物可以较薄，并且具有较低的最大厚度变化。
各个实施例包括在finFET的沟道区上方形成共形的栅极氧化物。管芯中的finFET的工作电压可以不同。例如，管芯可以包括高电压区域(例如，用于输入/输出FinFET)和低电压区域(例如，核心finFET)。可以根据finFET的工作电压选择每个finFET的栅极氧化物的厚度和均匀性。这样的栅极氧化物的形成可以包括表面氮化工艺与合适的氧化的组合，其可以改进栅极氧化物的共形度。
根据一个实施例，一种鳍式场效应晶体管(finFET)包括：具有沟道区的半导体鳍以及位于沟道区的侧壁和顶面上的栅极氧化物。栅极氧化物包括：具有第一厚度的最薄部分和有与第一厚度不同的第二厚度的最厚部分。第一厚度和第二厚度之间的差值小于最大厚度变化并且最大厚度变化取决于finFET的工作电压。
根据另一实施例，一种半导体器件，包括：具有第一工作电压的第一finFET和具有小于第一工作电压的第二工作电压的第二finFET。第一finFET包括：第一沟道区；和位于第一沟道区上的第一栅极氧化物。第一栅极氧化物具有第一栅极氧化物的第一最厚部分和第一栅极氧化物的第一最薄部分之间的第一厚度变化。第二finFET包括：第二沟道区；和位于第二沟道区上的第二栅极氧化物。第二栅极氧化物具有第二栅极氧化物的第二最厚部分和第二栅极氧化物的第二最薄部分之间的第二厚度变化。第二厚度变化小于第一厚度变化。
根据又一实施例，一种形成具有鳍式场效应晶体管(finFET)的半导体器件的方法包括：形成具有沟道区的半导体鳍，和根据finFET的工作电压选择用于栅极氧化物的最大厚度变化。在沟道区的侧壁和顶面上形成栅极氧化物。第一栅极氧化物包括小于最大厚度变化的厚度变化。厚度变化被定义为栅极氧化物的最薄部分和栅极氧化物的最厚部分之间的厚度差异。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种鳍式场效应晶体管(finFET)，包括：
半导体鳍鳍，包括沟道区；以及
栅极氧化物，位于所述沟道区的侧壁和顶面上，其中，所述栅极氧化物包括：
最薄部分，具有第一厚度；和
最厚部分，具有与所述第一厚度不同的第二厚度，其中，所述第一厚度和所述第二厚度之间的差值小于最大厚度变化，并且其中，所述最大厚度变化取决于所述finFET的工作电压。
2.根据权利要求1所述的finFET，其中，所述第一厚度和所述第二厚度取决于所述finFET的工作电压。
3.根据权利要求1所述的finFET，其中，当所述工作电压为约1.8伏(V)时，所述第一厚度和所述第二厚度是约至约其中，当所述工作电压为约1.5V时，所述第一厚度和所述第二厚度是约至约其中，当所述工作电压为约0.9V时，所述第一厚度和所述第二厚度是约至约并且其中，当所述工作电压为约0.75V时，所述第一厚度和所述第二厚度是约
4.根据权利要求1所述的finFET，其中，当所述工作电压为约1.8伏(V)时，所述最大厚度变化是约其中，当所述工作电压为约1.5V时，所述最大厚度变化是约并且其中，当所述工作电压小于约0.9V时，所述最大厚度变化是约
5.根据权利要求1所述的finFET，进一步包括：
高k衬垫，位于所述栅极氧化物上方；以及
导电栅电极，位于所述高k衬垫上方。
6.根据权利要求1所述的finFET，其中，所述最薄部分位于所述沟道区的底部边缘上，并且其中，所述最厚部分高于所述最薄部分。
7.一种半导体器件，包括：
第一鳍式场效应晶体管(finFET)，具有第一工作电压，所述第一finFET包括：
第一沟道区；和
第一栅极氧化物，位于所述第一沟道区上，其中，所述第一栅极氧化物具有所述第一栅极氧化物的第一最厚部分和所述第一栅极氧化物的第一最薄部分之间的第一厚度变化；以及
第二finFET，具有第二工作电压，其中，所述第二工作电压小于所述第一工作电压，并且其中，所述第二finFET包括：
第二沟道区；和
第二栅极氧化物，位于所述第二沟道区上，其中，所述第二栅极氧化物具有所述第二栅极氧化物的第二最厚部分和所述第二栅极氧化物的第二最薄部分之间的第二厚度变化，并且其中，所述第二厚度变化小于所述第一厚度变化。
8.根据权利要求7所述的半导体器件，其中，所述第一栅极氧化物比所述第二栅极氧化物更厚。
9.根据权利要求7所述的半导体器件，其中，所述第一厚度变化取决于所述第一工作电压，并且其中，所述第二厚度变化取决于所述第二工作电压。
10.一种形成包括第一鳍式场效应晶体管(finFET)的半导体器件的方法，所述方法包括：
形成包括第一沟道区的第一半导体鳍以用于所述第一finFET；
根据所述第一finFET的第一工作电压，选择用于第一栅极氧化物的第一最大厚度变化；以及
在所述第一沟道区的侧壁和顶面上形成所述第一栅极氧化物，其中，所述第一栅极氧化物包括小于所述第一最大厚度变化的第一厚度变化，其中，所述第一厚度变化被定义为所述第一栅极氧化物的第一最薄部分和所述第一栅极氧化物的第一最厚部分之间的厚度差异。
CN201510262773.1A 2014-12-22 2015-05-21 具有共形氧化物层的鳍式场效应晶体管及其形成方法 Active CN106206686B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/579,955 2014-12-22
US14/579,955 US9515188B2 (en) 2014-12-22 2014-12-22 Fin field effect transistors having conformal oxide layers and methods of forming same

Publications (2)

Publication Number Publication Date
CN106206686A true CN106206686A (zh) 2016-12-07
CN106206686B CN106206686B (zh) 2019-06-21

Family

ID=56130437

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510262773.1A Active CN106206686B (zh) 2014-12-22 2015-05-21 具有共形氧化物层的鳍式场效应晶体管及其形成方法

Country Status (2)

Country Link
US (1) US9515188B2 (zh)
CN (1) CN106206686B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591363A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108336089A (zh) * 2016-12-27 2018-07-27 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269921B2 (en) 2014-12-22 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
US10079186B2 (en) * 2015-09-23 2018-09-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN106684145B (zh) * 2015-11-11 2019-09-17 上海新昇半导体科技有限公司 具有漂移区的高压无结场效应器件及其形成方法
US9425108B1 (en) 2015-12-05 2016-08-23 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
CN108091651B (zh) * 2016-11-23 2021-03-30 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
US10181426B1 (en) * 2017-08-30 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices
US11114348B2 (en) * 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device
US10847636B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Methods for forming semiconductor structure
US10937794B2 (en) * 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US10790372B2 (en) * 2019-01-10 2020-09-29 International Business Machines Corporation Direct gate metal cut using selective deposition to protect the gate end line from metal shorts
CN113675271A (zh) * 2020-05-13 2021-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US20040099903A1 (en) * 2002-11-26 2004-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel multiple-gate transistor
CN1619835A (zh) * 2003-11-20 2005-05-25 国际商业机器公司 场效应晶体管，集成电路以及形成集成电路的方法
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362040B1 (en) 2000-02-09 2002-03-26 Infineon Technologies Ag Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates
US6358867B1 (en) 2000-06-16 2002-03-19 Infineon Technologies Ag Orientation independent oxidation of silicon
US6355561B1 (en) 2000-11-21 2002-03-12 Micron Technology, Inc. ALD method to improve surface coverage
US6727142B1 (en) 2002-10-29 2004-04-27 International Business Machines Corporation Orientation independent oxidation of nitrided silicon
KR100486278B1 (ko) 2002-11-11 2005-04-29 삼성전자주식회사 신뢰성이 향상된 게이트 산화막 형성방법
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040099903A1 (en) * 2002-11-26 2004-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel multiple-gate transistor
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
CN1619835A (zh) * 2003-11-20 2005-05-25 国际商业机器公司 场效应晶体管，集成电路以及形成集成电路的方法
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591363A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107591363B (zh) * 2016-07-07 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108336089A (zh) * 2016-12-27 2018-07-27 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
CN108336089B (zh) * 2016-12-27 2023-08-25 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法

Also Published As

Publication number Publication date
US9515188B2 (en) 2016-12-06
CN106206686B (zh) 2019-06-21
US20160181428A1 (en) 2016-06-23

Similar Documents

Publication Publication Date Title
US9923094B2 (en) Source/drain regions for fin field effect transistors and methods of forming same
CN106033757B (zh) 具有抗穿通层的高迁移率器件及其形成方法
US10312369B2 (en) Semiconductor Fin FET device with epitaxial source/drain
CN106206686B (zh) 具有共形氧化物层的鳍式场效应晶体管及其形成方法
US8786019B2 (en) CMOS FinFET device
US20180277656A1 (en) Uniform low-k inner spacer module in gate-all-around (gaa) transistors
US10192985B2 (en) FinFET with doped isolation insulating layer
US10756199B2 (en) Fin field effect transistors having conformal oxide layers and methods of forming same
US11532519B2 (en) Semiconductor device and method
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
US20220216318A1 (en) Finfet having a work function material gradient
US20230035349A1 (en) Semiconductor Device and Method
US20230343595A1 (en) Semiconductor device
US11855092B2 (en) Semiconductor device and method of forming same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant