CN103390637A - FinFET及其制造方法 - Google Patents
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Abstract
本申请公开了一种FinFET及其制造方法，该FinFET包括：蚀刻停止层，位于半导体衬底上；半导体鳍片，位于蚀刻停止层上；栅极导体层，沿着垂直于鳍片的延伸方向而延伸，并且至少覆盖半导体鳍片的两个侧面；栅极介质层，夹在栅极导体层和半导体鳍片之间；源区和漏区，位于半导体鳍片的两端；以及绝缘间隔层，在栅极介质层的下方与蚀刻停止层邻接，用于将栅极导体层与蚀刻停止层和半导体鳍片电隔离。该FinFET的鳍片高度大致等于用于形成半导体鳍片的半导体层的厚度。
Description
技术领域
本发明涉及半导体集成电路，更具体地，涉及FinFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
在Chenming Hu等人的美国专利US6,413,802中公开了在SOI(Semiconductor On Insulator，绝缘体上半导体)上形成的FinFET，包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，从而可以抑制短沟道效应。因此，FinFET是满足MOSFET的进一步缩放要求的理想候选者。
不管在双栅结构(栅极位于鳍片的两个侧面)还是在三栅结构(栅极位于鳍片的两个侧面和顶部)的FinFET中，FinFET的栅极主要在鳍片的两个侧面上延伸，FinFET的沟道宽度取决于鳍片高度。然而，在常规的FinFET中，利用蚀刻从块体硅制造鳍片，难以精确地控制鳍片高度。结果，由于鳍片高度的工艺波动，FinFET的性能也受到不利影响。
发明内容
本发明的目的是提供一种可以控制鳍片高度的FinFET及其制造方法。根据本发明的一方面，提供一种FinFET，包括：蚀刻停止层，位于半导体衬底上；半导体鳍片，位于蚀刻停止层上；栅极导体层，沿着垂直于鳍片的延伸方向而延伸，并且至少覆盖半导体鳍片的两个侧面；栅极介质层，夹在栅极导体层和半导体鳍片之间；源区和漏区，位于半导体鳍片的两端；以及绝缘间隔层，在栅极介质层的下方与蚀刻停止层邻接，用于将栅极导体层与蚀刻停止层和半导体鳍片电隔离。
根据本发明的另一方面，提供一种制造FinFET的方法，包括：在半导体衬底上形成蚀刻停止层；在蚀刻停止层上形成半导体鳍片；在半导体鳍片和蚀刻停止层上形成栅极介质层；蚀刻去除栅极介质层和蚀刻停止层的一部分，以暴露半导体衬底的相应部分的表面；在半导体衬底的暴露表面上以及栅极介质层一部分的下方形成绝缘间隔层，使得绝缘间隔层在栅极介质层的下方与蚀刻停止层邻接；在栅极介质层和绝缘间隔层上形成栅极导体层，其中栅极导体层覆盖半导体鳍片的两个侧面的至少一部分；以及在半导体鳍片的两端执行离子注入，以形成源区和漏区。
该FinFET包括蚀刻停止层，在从半导体层形成半导体鳍片的步骤中，蚀刻停止在蚀刻停止层的顶部，半导体鳍片的高度将大致等于半导体层的厚度。由于可以控制半导体层的厚度，因此可以按照电路设计要求控制半导体鳍片的高度，从而精确地控制FinFET的沟道宽度。
此外，本发明的FinFET还包括将栅极导体层与蚀刻停止层和半导体鳍片电隔离的绝缘间隔层，从而阻断了经由蚀刻停止层的漏电路径。
在优选的实施例中，栅极介质层的至少一部分在半导体衬底上方横向延伸并且与绝缘间隔层和蚀刻停止层之间的界面交叠，使得蚀刻停止层的横向延伸大于鳍片的横向延伸，从而蚀刻停止层在制造工艺中为鳍片提供足够的机械支撑，提高了半导体器件的可靠性和产率。
附图说明
图1至9示出了根据本发明的制造FinFET的方法的第一实施方式的各个步骤中半导体结构的截面图。
图10示出了根据本发明的方法第一实施方式制造的FinFET的透视图。
图11至17示出了根据本发明的制造FinFET的方法的第二实施方式的一部分步骤中半导体结构的截面图。
图18示出了根据本发明的方法第二实施方式制造的FinFET的透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，非易失性存储器件中的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体层可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx|和所述各种导电材料的组合。栅极介质层可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极介质层的材料。
按照本发明的方法的第一实施方式，在先栅(gate-first)工艺中执行图1至9所示的以下步骤，在图中示出了各阶段的半导体结构的截面图。
参见图1，本发明的方法开始于半导体衬底101。在半导体衬底101上外延生长厚度约为10-50nm的SiGe层102，该SiGe层102中的Ge含量约为5-10％。在SiGe层102上外延生长厚度约为20-150nm的Si层103，该Si层103将形成FinFET的鳍片，可以根据设计需要控制Si层103的厚度，以控制鳍片的高度。
通过已知的沉积工艺，如CVD(化学气相沉积)、原子层沉积、溅射等，在Si层103上依次形成厚度约为2-5nm的氧化物层104和厚度约为10-50nm的氮化物层15，然后通过旋涂在氮化物层105上形成光致抗蚀剂层106，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层106形成条状图案。
然后，利用光致抗蚀剂层106作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次从上向下去除氮化物层105和氧化物层104的暴露部分，使得氮化物层105和氧化物层104形成用于鳍片的硬掩模。该蚀刻步骤停止在Si层103的顶部。然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层106，如图2所示。
在该步骤中，优选地通过反应离子蚀刻相对于Si层103选择性地去除氮化物层105和氧化物层104的暴露部分。
然后，利用氮化物层105和氧化物层104一起作为硬掩模，通过上述的干法蚀刻或湿法蚀刻去除Si层103的暴露部分，使得Si层103形成鳍片，如图3所示。该蚀刻步骤停止在SiGe层102的顶部。在图3中的水平方向上示出了该鳍片的宽度，在图3中的垂直方向上示出了该鳍片的高度，但未示出该鳍片的长度(沿着垂直于纸面的方向延伸)。
在该步骤中，优选地通过反应离子蚀刻相对于SiGe层102选择性地去除Si层103的暴露部分。
然后，在不使用掩模的情形下，通过上述的干法蚀刻或湿法蚀刻去除氮化物层105和氧化物层104。通过上述的已知的沉积工艺，在半导体结构的整个表面上依次形成共形的栅极介质层107以及功函数调节金属层108，如图4所示。栅极介质层107例如是厚度约为2-5nm的HfO2层。功函数调节金属层108例如是厚度约为3-15nm的TiN层。正如本领域的技术人员已知的那样，功函数调节金属层108是优选的层，包含功函数调节金属层108的栅极叠层(如HfO2/TiN)可以有利地获得减小的栅极漏电流。
然而，功函数调节金属层108还可以采用其他的导电材料形成，例如，TiN、TiAlN、TaN、TaAlN、TaC等材料或其他材料，本发明对此不做限制。
然后，通过旋涂在功函数调节金属层108上形成光致抗蚀剂层109，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层109形成条状图案。光致抗蚀剂层109至少遮挡下面的鳍片区域。利用光致抗蚀剂层109作为掩模，通过上述的干法蚀刻或湿法蚀刻，从上至下依次去除功函数调节金属层108、栅极介质层107和SiGe层102的暴露部分，以限定FinFET的有源区域。该蚀刻步骤停止在半导体衬底101的顶部，如图5所示。
在该步骤中，优选地通过反应离子蚀刻相对于半导体衬底101选择性地去除功函数调节金属层108、栅极介质层107和SiGe层102的暴露部分。
栅极介质层107包括位于Si层103顶部上的第一部分、位于Si层103侧壁上的第二部分、以及在SiGe层上方横向延伸的第三部分。
然后，通过诸如SiGe干法/湿法蚀刻之类的各项同性蚀刻步骤来进一步蚀刻SiGe层102。由于蚀刻的选择性，仅仅SiGe层102受到蚀刻，并且从其侧面开始横向蚀刻，形成底切部分，如图6所示。该底切部分延伸至栅极介质层107的第三部分下方，使得SiGe层102的剩余部分横向延伸大于Si层103的横向延伸，从而在随后的制造工艺中为Si层103提供足够的机械支撑。并且，SiGe层102的剩余部分的横向延伸提供了足够的余量，使得在横向蚀刻中不至于完全去除SiGe层102而发生穿通。
如下文将描述的那样，该底切部分将填充绝缘材料，使得SiGe层102与随后形成的栅极导体之间电隔离。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层109，接着通过上述已知的沉积工艺，在半导体结构的整个表面上形成HDP氧化物层110，如图7所示。HDP氧化物层110的厚度在6000nm到1000nm的范围内，并且填充位于SiGe层102两侧的底切部分。HDP氧化物层110在栅极介质层107的第三部分下方邻接SiGe层102。也即，栅极介质层107的第三部分在半导体衬底101上方横向延伸并且与HDP氧化物层110和SiGe层102之间的界面交叠。
然后，在不使用掩模的情形下，通过上述的干法蚀刻或湿法蚀刻去除HDP氧化物层110的一部分。由于蚀刻的选择性，仅仅HDP氧化物层110受到蚀刻。在暴露功函数调节金属层108之后，功函数调节金属层108作为硬掩模，该蚀刻步骤进一步去除HDP氧化物层110的暴露部分。控制蚀刻时间以避免HDP氧化物层110受到过蚀刻。该蚀刻步骤至少应当保留HDP氧化物层110位于半导体衬底101表面上以及填充SiGe层102的底切部分的部分，使得半导体衬底101和SiGe层102与随后形成的栅极导体之间电隔离。
然后，通过上述已知的沉积工艺，在半导体结构的整个表面上形成覆盖的栅极导体层111。对栅极导体层111执行化学机械平面化(CMP)以获得平整的表面，如图9所示。
尽管在图9中未示出，但根据本发明的方法的第一实施方式还包括使用光致抗蚀剂掩模或硬掩模，将栅极导体层111形成与鳍片的延伸方向垂直的条状图案(沿着纸面的横向方向延伸)，以及进一步去除栅极介质层107和功函数调节金属层108的暴露部分。进一步地，按照常规的工艺对鳍片的两端执行源/漏注入，然后例如在约1000-1080℃的温度下执行尖峰退火(spike anneal)，以激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤，从而形成源区和漏区(在图10中将示出)。
图10示出了根据本发明的方法第一实施方式制造的FinFET的透视图。FinFET 100包括位于半导体衬底101上的SiGe层102以及位于SiGe层102上的Si层103。Si层103形成FinFET的鳍片。FinFET 100还包括沿着垂直于鳍片的延伸方向而延伸的栅极导体层111，该栅极导体层111至少覆盖鳍片的两个侧面，在栅极导体层111和鳍片之间夹有栅极介质层107和功函数调节金属层108。栅极导体层111与鳍片和SiGe层102之间由HDP氧化物层110电隔离。在鳍片的两端形成了源区112和漏区113。
按照本发明的方法的第二实施方式，在后栅(gate-last)工艺中执行图1至3以及图11至17所示的以下步骤，在图中示出了各阶段的半导体结构的截面图。在描述第二实施方式时，采用相同的附图标记表示与第一实施方式相同的部分，并且简要描述与第一实施方式相同的步骤。
本发明的方法经过图1至3所示的步骤，形成半导体衬底101、外延的SiGe层102以及外延的Si层103的叠层，其中Si层103已经形成鳍片。在Si层103的顶部仍然保留着氧化物层104和氮化物层105。
然后，在不使用掩模的情形下，通过上述的干法蚀刻或湿法蚀刻从上向下去除氮化物层105和氧化物层104。通过上述的已知的沉积工艺，在半导体结构的整个表面上依次形成共形的栅极介质层107以及多晶硅层114，如图11所示。
然后，通过旋涂在多晶硅层114上形成光致抗蚀剂层109，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层109形成条状图案。光致抗蚀剂层109至少遮挡下面的鳍片区域。利用光致抗蚀剂层109作为掩模，通过上述的干法蚀刻或湿法蚀刻，从上至下依次去除多晶硅层114、栅极介质层107和SiGe层102的暴露部分。该蚀刻步骤停止在半导体衬底101的顶部，如图12所示。
在该步骤中，优选地通过反应离子蚀刻相对于半导体衬底101选择性地去除多晶硅层114、栅极介质层107和SiGe层102的暴露部分。
栅极介质层107包括位于Si层103顶部上的第一部分、位于Si层103侧壁上的第二部分、以及在SiGe层上方横向延伸的第三部分。
然后，通过诸如SiGe干法/湿法蚀刻之类的各项同性蚀刻步骤来进一步蚀刻SiGe层102。由于蚀刻的选择性，仅仅SiGe层102受到蚀刻，并且从其侧面开始横向蚀刻，形成底切部分，如图13所示。该底切部分延伸至栅极介质层107的第三部分下方，使得SiGe层102的剩余部分横向延伸大于Si层103的横向延伸，从而在随后的制造工艺中为Si层103提供足够的机械支撑。并且，SiGe层102的剩余部分的横向延伸提供了足够的余量，使得在横向蚀刻中不至于完全去除SiGe层102而发生穿通，同时也避免了在两次刻蚀中，对SiGe造成过量刻蚀，以至于无法和上面的鳍片对应。如下文将描述的那样，该底切部分将填充绝缘材料，使得SiGe层102与随后形成的栅极导体之间电隔离。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层109，接着通过上述已知的沉积工艺，在半导体结构的整个表面上形成HDP氧化物层110，如图14所示。HDP氧化物层的厚度在6000nm到1000nm的范围内，并且填充位于SiGe层102两侧的底切部分。HDP氧化物层110在栅极介质层107的第三部分下方邻接SiGe层102。也即，栅极介质层107的第三部分在半导体衬底101上方横向延伸并且与HDP氧化物层110和SiGe层102之间的界面交叠。
然后，在不使用掩模的情形下，通过上述的干法蚀刻或湿法蚀刻去除HDP氧化物层110的一部分。由于蚀刻的选择性，仅仅HDP氧化物层110受到蚀刻。在暴露多晶硅层114之后，多晶硅层114作为硬掩模，该蚀刻步骤进一步去除HDP氧化物层110的暴露部分。控制蚀刻时间以避免HDP氧化物层110受到过蚀刻。该蚀刻步骤至少应当保留HDP氧化物层110位于半导体衬底101表面上以及填充SiGe层102的底切部分的部分，使得半导体衬底101和SiGe层102与随后形成的栅极导体之间电隔离。
然后，通过上述已知的沉积工艺，在半导体结构的整个表面上形成覆盖的多晶硅层，该多晶硅层与之前形成的多晶硅层一起形成假栅114’。对假栅114’执行化学机械平面化(CMP)以获得平整的表面，如图16所示。
然后，按照替代栅工艺将假栅114’替换成金属栅115，如图17所示。
优选地，也可以将栅极介质层107替换成新的高K材料。在优选的实施方式中，该替代栅工艺包括使用光致抗蚀剂掩模，通过蚀刻去除多晶硅栅114’，进一步去除栅极介质层107，形成栅极开口；在栅极开口内通过上述已知的沉积方法形成共形的高K栅极介质层，进一步通过上述已知的沉积方法形成覆盖的金属层；对金属层执行化学机械平面化(CMP)以形成金属栅115，并且获得平整的表面，
尽管在图17中未示出，但根据本发明的方法的第二实施方式还包括使用光致抗蚀剂掩模或硬掩模，将金属栅115形成与鳍片的延伸方向垂直的条状图案(沿着纸面的横向方向延伸)，以及进一步去除栅极介质层107的暴露部分。进一步地，按照常规的工艺对鳍片的两端执行源/漏注入，然后例如在约1000-1080℃的温度下执行尖峰退火(spikeanneal)，以激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤，从而形成源区和漏区(在图18中将示出)。
图18示出了根据本发明的方法第二实施方式制造的FinFET的透视图。FinFET 200包括位于半导体衬底101上的SiGe层102以及位于SiGe层102上的Si层103。Si层103形成FinFET的鳍片。FinFET 100还包括沿着垂直于鳍片的延伸方向而延伸的金属栅115，该金属栅115至少覆盖鳍片的两个侧面，在金属栅115和鳍片之间夹有栅极介质层107。金属栅115与鳍片和SiGe层102之间由HDP氧化物层110电隔离。在鳍片的两端形成了源区112和漏区113。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。例如，尽管在上述实施方式中描述了利用SiGe层102作为停止层，蚀刻Si层103以形成FinFET的鳍片，但该鳍片可以由任意的半导体材料组成，该停止层也可以由在用于形成鳍片的蚀刻步骤中基本上不受影响的任意材料组成。例如，尽管在上述实施方式中描述了HDP氧化物层110将栅极导体层111与鳍片和SiGe层102电隔离，但该HDP氧化物层110作为绝缘间隔层，可以由任意的绝缘材料组成。
因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (16)
1.一种FinFET，包括：
蚀刻停止层，位于半导体衬底上；
半导体鳍片，位于蚀刻停止层上；
栅极导体层，沿着垂直于鳍片的延伸方向而延伸，并且至少覆盖半导体鳍片的两个侧面；
栅极介质层，夹在栅极导体层和半导体鳍片之间；
源区和漏区，位于半导体鳍片的两端；以及
绝缘间隔层，在栅极介质层的下方与蚀刻停止层邻接，用于将栅极导体层与蚀刻停止层和半导体鳍片电隔离。
2.根据权利要求1所述的FinFET，其中所述栅极介质层的至少一部分在所述半导体衬底上方横向延伸并且与所述绝缘间隔层和所述蚀刻停止层之间的界面交叠。
3.根据权利要求1所述的FinFET，其中所述栅极导体层覆盖半导体鳍片的上表面和两个侧面。
4.根据权利要求1所述的FinFET，其中所述蚀刻停止层和所述半导体鳍片相对于彼此具有蚀刻选择性。
5.根据权利要求4所述的FinFET，其中所述蚀刻停止层由SiGe组成，所述半导体鳍片由Si组成。
6.根据权利要求1所述的FinFET，还包括功函数调节金属层，所述功函数调节金属层夹在栅极导体层和栅极介质层之间。
7.一种制造FinFET的方法，包括：
在半导体衬底上形成蚀刻停止层；
在蚀刻停止层上形成半导体鳍片；
在半导体鳍片和蚀刻停止层上形成栅极介质层；
蚀刻去除栅极介质层和蚀刻停止层的一部分，以暴露半导体衬底的相应部分的表面；
在半导体衬底的暴露表面上以及栅极介质层一部分的下方形成绝缘间隔层，使得绝缘间隔层在栅极介质层的下方与蚀刻停止层邻接；
在栅极介质层和绝缘间隔层上形成栅极导体层，其中栅极导体层覆盖半导体鳍片的两个侧面的至少一部分；以及
在半导体鳍片的两端执行离子注入，以形成源区和漏区。
8.根据权利要求7所述的方法，其中，在蚀刻去除栅极介质层和蚀刻停止层的一部分的步骤中，所述栅极介质层的至少一部分在所述半导体衬底上方横向延伸。
9.根据权利要求8所述的方法，其中在形成绝缘间隔层的步骤中，所述栅极介质层的所述至少一部分与所述绝缘间隔层和所述蚀刻停止层之间的界面交叠。
10.根据权利要求7所述的方法，其中所述栅极导体层覆盖半导体鳍片的上表面和两个侧面。
11.根据权利要求7所述的方法，其中形成半导体鳍片包括：
在蚀刻停止层上形成半导体层；
在半导体层上形成硬掩模；以及
蚀刻去除半导体层的暴露部分，使得半导体层的剩余部分形成鳍片。
12.根据权利要求11所述的方法，其中所述蚀刻停止层和所述半导体鳍片相对于彼此具有蚀刻选择性。
13.根据权利要求11所述的方法，其中形成硬掩模包括：
在半导体层上形成氧化物层；
在氧化物层上形成氮化物层；
在氮化物层上形成光致抗蚀剂掩模；以及
蚀刻去除氮化物层和氧化物层的暴露部分，使得氮化物层和氧化物层的剩余部分一起作为硬掩模。
14.根据权利要求7所述的方法，其中形成绝缘间隔层包括：
限定FinFET的有源区域，并暴露半导体衬底的表面和蚀刻阻挡层的侧面；
在栅极介质层的下方，从侧面开始蚀刻去除蚀刻阻挡层的一部分，以形成底切部分；以及
形成绝缘间隔层，以填充位于蚀刻阻挡层两侧的底切部分。
15.根据权利要求7所述的方法，在形成栅极介质层和绝缘间隔层的步骤之间，还包括：
形成功函数调节金属层，所述功函数调节金属层夹在栅极导体层和栅极介质层之间。
16.根据权利要求7所述的方法，其中在形成栅极导体层中形成假栅，并且在形成源区和漏区的步骤之后还包括：
采用金属栅替代假栅。
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