TWI591831B - 非揮發性記憶體裝置及其製造方法 - Google Patents

非揮發性記憶體裝置及其製造方法 Download PDF

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Description

非揮發性記憶體裝置及其製造方法 [相關案件之參照]
本申請案主張對2012年12月21日提出申請之韓國專利申請案第10-2012-00151093號之優先權，其全文係併入於此以供參照。
本發明之實施例係關於一半導體裝置製造技術，更具體地，係關於一非揮發性記憶體裝置及其製造方法。
生活環境的改變致使任何人可在任何時間與任何地點方便地使用所需資訊，感謝近來發展的數位媒體裝置。隨著從類比轉換為數位，各式各樣迅速蔓延的數位裝置需要儲存媒體，其能夠方便地儲存所擷取的影像、錄下的音樂及各種資料。為了滿足此需求，根據針對非記憶體半導體之高整合度的趨向，在系統單晶片(SoC)領域中得到越來越多的關注，且半導體製造商競相投資SoC領域，努力增強以SoC為基礎的技術。在SoC中，多個系統技術係整合在一半導體中。
在整合複雜技術的SoC領域中，對微調類比 裝置或儲存內部操作演算法之嵌入式記憶體的需求漸增，因為在其中混合數位電路及類比電路之具有複合功能的晶片變得更加常見。特別地，受關注的嵌入式記憶體為快閃電可抹除可程式化唯讀記憶體(EEPROM)。這是因為快閃EEPROM為高度整合的非揮發性記憶體裝置，其可像ROM一樣，甚至在電源關閉的狀態下亦能儲存資料，並能夠電抹除及程式化資料。EEPROM包括單閘極EEPROM，其具有一個閘極(例如，浮動閘極)；堆疊閘極(ETOX)EEPROM，其中兩個閘極(例如，浮動閘極與控制閘極)係垂直地堆疊；雙閘極EEPROM；及分裂閘極EEPROM。
由於類比裝置的特性可受到對應於用來產生該裝置之製程數的變異影響，因此欲應用至包括類比裝置之系統單晶片的嵌入式記憶體必須使用CMOS製程或邏輯製程來製造，同時最小化額外製程，以便最小化製程變異。
不過，在習知技術中，由於堆疊閘極EEPROM、雙閘極EEPROM及分裂閘極EEPROM需要額外製程來產生額外結構，要將堆疊閘極EEPROM、雙閘極EEPROM及分裂閘極EEPROM應用至嵌入式記憶體存在限制。反之，雖然單閘極EERPOM可以較少的製程步驟形成，由於浮動閘極係使用形成在基板中的井來耦合，因此單閘極EEPROM的整合度受限。
因此，對能夠在不增加整合度的情況下遵照類似單閘極EEPROM的邏輯製程製造的非揮發性記憶體 裝置有所需求。
各種實施例係關於一非揮發性記憶體裝置，其使用少數處理步驟；及其製造方法。
同樣地，各種實施例係關於一非揮發性記憶體裝置，其可改善整合度；及其製造方法。
在一實施例中，一非揮發性記憶體裝置包括一浮動閘極，其係形成在一基板上方；一接觸插塞，其係形成在該浮動閘極之一第一側上，並配置為平行該浮動閘極，且具有一定義於其間的間隙；及一間隔物，其係形成在該浮動閘極之一側壁上，並填充該間隙，且該接觸插塞及該浮動閘極可具有一足夠大的重疊面積，以致能該接觸插塞操作如用於該浮動閘極之一控制閘極。
在一實施例中，一非揮發性記憶體裝置包括一浮動閘極，其係形成在一基板上方；一間隔物，其係形成在該浮動閘極之一側壁上；一第一接觸插塞，其係形成在該浮動閘極之一第一側上，並接觸該間隔物，該第一接觸插塞與該浮動閘極隔開一第一距離；及一第二接觸插塞，其係形成在該浮動閘極相對於該第一側之一第二側上，該第二接觸插塞與該浮動閘極隔開一第二距離，且該第一距離可小於該第二距離，且該第一接觸插塞及該浮動閘極可具有一足夠大的重疊面積，而該第一距離足夠小，以致能該第一接觸插塞操作如用於該浮動閘極之一控制閘極。
在一實施例中，一非揮發性記憶體裝置包括 一選擇閘極，其係形成在一基板上方；一浮動閘極，其係形成在基板上方，並毗連該選擇閘極；一間隔物，其係形成在該浮動閘極與該選擇閘極的側壁上；及一接觸插塞，其接觸鄰接該浮動閘極之一部分的該間隔物。
在一實施例中，一用於製造非揮發性記憶體裝置的方法包含以下步驟：在一基板上方形成一浮動閘極；在該浮動閘極之一側壁上形成一間隔物；在該基板之一上表面上方形成一層間介電層；及在該浮動閘極之第一及第二側上形成通過該層間介電層之一第一接觸插塞及一第二接觸插塞，且該第一接觸插塞係形成為接觸該間隔物。該第一接觸插塞係形成為具有一面對該浮動閘極之一側壁的側壁。該第一接觸插塞及該第二接觸插塞係形成為具有不同形狀。該第一接觸插塞為棒型，且該第二接觸插塞為孔型。該浮動閘極與該第二接觸插塞間之一距離大於該浮動閘極與該第一接觸插塞間之一距離。該浮動閘極及該第一接觸插塞之側壁經此面對彼此之一第一面對面積，係定義為大於該浮動閘極及該第二接觸插塞之側壁經此面對彼此之一第二面對面積。
在一實施例中，一用於製造非揮發性記憶體裝置的方法包含以下步驟：在一基板上方形成一閘極導電層，該基板具有一邏輯區及一記憶體區；選擇性蝕刻該閘極導電層，並形成位於該邏輯區中之一閘極及位於該記憶體區中之一浮動閘極；在該閘極與該浮動閘極的側壁上形成間隔物；在該基板之一上表面上方形成一層間介電層；及形成一第一接觸插塞與一第二接觸插塞， 其通過該層間介電層，位於該浮動閘極的第一及第二側上，且該第一接觸插塞係形成為接觸該間隔物。該第一接觸插塞係形成為具有一面對該浮動閘極之一側壁的側壁。該第一接觸插塞及該第二接觸插塞係形成為具有不同形狀。該第一接觸插塞為棒型，且該第二接觸插塞為孔型。該浮動閘極與該第二接觸插塞間之一距離大於該浮動閘極與該第一接觸插塞間之一距離。該浮動閘極及該第一接觸插塞之側壁經此面對彼此之一第一面對面積大於該浮動閘極及該第二接觸插塞之側壁經此面對彼此之一第二面對面積。
在一實施例中，一非揮發性記憶體裝置包括一基板，其具有複數個主動區；浮動閘極，其係形成在該個別的主動區上方；間隔物，其係形成在該浮動閘極的側壁上；第一接觸插塞，其係形成在該浮動閘極的第一側上，並接觸該間隔物；第二接觸插塞，其係形成在該浮動閘極的第二相對側上；第一導線，其各自接觸複數個第一接觸插塞，且安排在一第一方向；及第二導線，其各自接觸複數個第二接觸插塞，且安排在一第二方向，與該第一導線交叉。該非揮發性記憶體裝置進一步包括一第一層間介電層，其係形成在該基板之一上表面上方；及一第二層間介電層，其係形成在該第一層間介電層上方，且該第一接觸插塞在該第二層間介電層上方藉由通過該第一及第二層間介電層接觸該第一導線，且該第二接觸插塞在該第一層間介電層上方藉由通過該第一層間介電層接觸該第二導線。該第一接觸插塞具有側 壁，其面對該浮動閘極的側壁。該第一接觸插塞及該第二接觸插塞具有不同形狀。該第一接觸插塞為棒型，且該第二接觸插塞為孔型。該浮動閘極與該第二接觸插塞間之一距離大於該浮動閘極與該第一接觸插塞間之一距離。該浮動閘極及該第一接觸插塞之側壁經此面對彼此之一第一面對面積大於該浮動閘極及該第二接觸插塞之側壁經此面對彼此之一第二面對面積。該浮動閘極係響應一施加至該第一接觸插塞的電壓進行耦合。該浮動閘極與該第一接觸插塞間之一耦合比隨著該第一接觸插塞與該浮動閘極間的距離減少而增加。
在一實施例中，一非揮發性記憶體裝置包括一基板，其具有複數個主動區；浮動閘極，其係形成在該個別的主動區上方；接觸插塞，其係形成在該浮動閘極的第一側上，並配置為平行該浮動閘極，且具有定義於其間的間隙；間隔物，其係形成在該浮動閘極的側壁上，並填充該間隙；第一導線，其各自接觸複數個接觸插塞，且安排在一第一方向；及第二導線，其各自接觸複數個主動區，且安排在一第二方向，與該第一導線交叉。該非揮發性記憶體裝置進一步包括一層間介電層，其係形成在該基板之一上表面上方；且該接觸插塞在該層間介電層上方藉由通過該層間介電層耦合至該第一導線。該非揮發性記憶體裝置進一步包括接面區，其係形成在該主動區中，位於該浮動閘極的該第一側及該浮動閘極的第二相對側上，且該第二導線包括連接部分，其連接形成在該浮動閘極之該第二側上的接面區。該連接 部分包括形成在該基板中的雜質區。該接觸插塞具有側壁，其面對該浮動閘極的側壁。該浮動閘極係響應一施加至該接觸插塞的電壓進行耦合。該浮動閘極與該接觸插塞間之一耦合比隨著該間隙的寬度減少而增加。
在一實施例中，一非揮發性記憶體裝置包括一選擇閘極，其係形成在一基板上方；一浮動閘極，其係形成在該基板上方，並毗連該選擇閘極；一間隔物，其係形成在該浮動閘極與該選擇閘極的側壁上，並填充該選擇閘極與該浮動閘極間之一間隙；及一接觸插塞，其接觸鄰接該浮動閘極之一部分的該間隔物。該接觸插塞具有一面對該浮動閘極之一側壁的側壁。該浮動閘極具有一面對該選擇閘極之一側壁的側壁。該浮動閘極係響應一施加至該接觸插塞的第一電壓進行耦合，且該浮動閘極亦響應一施加至該選擇閘極的第二電壓進行耦合。
11‧‧‧基板
12‧‧‧隔離結構
13‧‧‧井
14‧‧‧井
15‧‧‧井
16‧‧‧閘極介電層
17‧‧‧閘極導電層
18A‧‧‧第二雜質區
18B‧‧‧第二雜質區
18C‧‧‧第二雜質區
19‧‧‧第一雜質區
20‧‧‧間隔物
21‧‧‧第三雜質區
22A‧‧‧第四雜質區
22B‧‧‧第四雜質區
22C‧‧‧第四雜質區
23‧‧‧源極/汲極區
24‧‧‧源極/汲極區
25‧‧‧第一接面區
26‧‧‧第二接面區
27‧‧‧層間介電層
28‧‧‧接觸插塞
29‧‧‧接觸插塞
30‧‧‧接觸插塞
31‧‧‧接觸插塞
101‧‧‧基板
102‧‧‧第一導電型井
103‧‧‧閘極介電層
104‧‧‧浮動閘極
105‧‧‧間隔物
106‧‧‧間隙
107‧‧‧第一接觸插塞
107A‧‧‧第一插塞
107B‧‧‧第二插塞
108‧‧‧第二接觸插塞
109‧‧‧第一接面區
109A‧‧‧第一雜質區
109B‧‧‧第二雜質區
110‧‧‧第二接面區
110A‧‧‧第一雜質區
110B‧‧‧第二雜質區
111‧‧‧層間介電層
111A‧‧‧第一層間介電層
111B‧‧‧第二層間介電層
112‧‧‧主動區
113‧‧‧隔離結構
201‧‧‧第一導線
202‧‧‧第二導線
301‧‧‧第一導線
302‧‧‧第二導線
302A‧‧‧連接部分
303‧‧‧隔離結構
304‧‧‧主動區
305‧‧‧浮動閘極
306‧‧‧選擇閘極
307‧‧‧間隔物
308‧‧‧第一接面區
308A‧‧‧第一雜質區
308B‧‧‧第二雜質區
309‧‧‧第二接面區
309A‧‧‧第一雜質區
309B‧‧‧第二雜質區
310‧‧‧第三接面區
310A‧‧‧第一雜質區
310B‧‧‧第二雜質區
311‧‧‧層間介電層
312‧‧‧第一接觸插塞
313‧‧‧第二接觸插塞
314‧‧‧閘極介電層
315‧‧‧間隙
401‧‧‧基板
402‧‧‧井
403‧‧‧隔離結構
404‧‧‧主動區
405‧‧‧浮動閘極
406‧‧‧選擇閘極
407‧‧‧間隔物
408‧‧‧第一接面區
408A‧‧‧第一雜質區
408B‧‧‧第二雜質區
409‧‧‧第二接面區
409A‧‧‧第一雜質區
409B‧‧‧第二雜質區
410‧‧‧第三接面區
411‧‧‧層間介電層
412‧‧‧第一接觸插塞
413‧‧‧第二接觸插塞
414‧‧‧閘極介電層
415‧‧‧間隙
1000‧‧‧記憶體系統
1100‧‧‧非揮發性記憶體裝置
1200‧‧‧記憶體控制器
1210‧‧‧CPU
1220‧‧‧暫存器
1230‧‧‧ECC電路
1240‧‧‧ROM
1250‧‧‧主機介面
1260‧‧‧記憶體介面
第1A及1B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的圖。
第2A及2B圖為繪示根據本發明的實施例之非揮發性記憶體裝置之單位胞元變體的平面圖。
第3A至3E圖為繪示根據本發明之一實施例之一用於製造非揮發性記憶體裝置的單位胞元之方法的橫剖面圖。
第4A至4C圖為繪示根據本發明之一實施例之非揮發性記憶體裝置的單位胞元之操作的圖。
第5A及5B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之胞元陣列的圖。
第6A及6B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之胞元陣列的圖。
第7圖為根據本發明之一實施例之非揮發性記憶體裝置之胞元陣列的等效電路圖。
第8A及8B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的圖。
第9A及9B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的圖。
第10圖為根據本發明之一實施例之顯示包括非揮發性記憶體裝置之一記憶體系統的方塊圖。
各種實施例將在下文參照伴隨圖式更詳細地敘述。不過，本發明可以不同形式體現，且不應理解為受限於此處所提出的實施例。進一步而言，提供這些實施例，以便此揭示內容將更為深入而完整，並將充分地將本發明的範圍傳達予那些熟悉此項技術者。在本揭示內容的全文中，貫穿本發明的各個圖式與實施例之間，相似的元件符號指的是相似的零件。
圖式未必依照比例，且在一些例子中，可誇大比例，以清楚地繪示各實施例的特性。當稱一第一層位於一第二層「之上」或位於一基材「之上」時，不僅指的是該第一層直接形成在該第二層或該基材之上的情況，且亦指一第三層存在於該第一層及該第二層或該基 材之間的情況。
將於下文敘述之本發明的實施例提供一非揮發性記憶體裝置，其可應用至一嵌入式記憶體；及其製造方法。特別地，本發明的實施例提供一非揮發性記憶體裝置，其可應用至包括一類比裝置之系統單晶片(SoC)中的嵌入式記憶體；及其製造方法。為此目的，本發明之實施例提供非揮發性記憶體裝置，其可使用和單閘極EEPROM相同的製程步驟數製造，同時達成較高的整合度；及其製造方法。
作為參考，在習知的單閘極EEPROM中，由於例如井之形成在基板中的雜質區係用來耦合一浮動閘極，其製造製程需要相對少的製程步驟。不過，在單閘極EEPROM中，欲增加整合度存在限制。在浮動閘極與控制閘極垂直堆疊的堆疊閘極EEPROM、控制閘極與浮動閘極並排配置的雙閘極EEPROM、以及控制閘極覆蓋浮動閘極之一側的分裂閘極EEPROM中，由於提供用於耦合浮動閘極的控制閘極，因此可增加整合度。不過，由於浮動閘極與控制閘極無法同時形成，因此需要分開的額外製程來形成控制閘極。
考慮到習知裝置的限制，將在下文敘述之本發明的實施例提供一非揮發性記憶體裝置，其具有一浮動閘極與一作為用於耦合浮動閘極之控制閘極的接觸插塞，從而增加整合度卻不需要用於形成控制閘極之分開的額外製程；及其製造方法。
與此同時，在下列敘述中，一第一導電型及 一第二導電型指的是互補的導電型。即是，若第一導電型為P型，則第二導電型為N型，且若第一導電型為N型，則第二導電型為P型。因此，根據本發明之實施例的非揮發性記憶體裝置可為N通道型或P通道型。在下文中，為了方便解釋，第一導電型將敘述為P型，且第二導電型將敘述為N型。那就是說，在下文將基於N通道型非揮發性記憶體裝置的實施例進行敘述。
第1A及1B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之單位胞元(或記憶體胞元)的圖。詳細地，第1A圖為平面圖，且第1B圖為沿著第1A圖的線A-A’取得的橫剖面圖。
參照第1A及1B圖，第一導電型井102係形成在基板101之中。基板101可為半導體基板。半導體基板可為單晶狀態，並可包括矽。那就是說，半導體基板可包括單晶矽。例如，基板101可為大塊矽基板或絕緣體上有矽(SOI)的基板，支撐基板、埋入式介電層及單晶矽層係在其中循序地堆疊。井102提供一基底，在其上一單位胞元可操作，並可藉由離子佈植第一導電型雜質至基板101中來形成。
隔離結構113係以定義主動區112的方式形成在基板101中。隔離結構113可通過淺溝渠隔離(STI)製程形成，並可包括介電層。由隔離結構113所定義的主動區112可為棒型或線型，其具有一在一第一方向延伸的主軸及一在一與第一方向交叉(或垂直於第一方向)之第二方向延伸的次軸。接面區係在第一方向形成在主 動區112的兩末端部分之中。為了幫助接面區及接觸插塞(或導線)之間的接觸，主動區112可包括在第二方向突出的突出(未顯示)。
浮動閘極(FG)104係形成在基板101上。浮動閘極104執行儲存邏輯資訊的功能，並可為棒型。詳細地，在第一方向，浮動閘極104可具有安置於主動區112之中間部分的結構，其具有與主動區112重疊之外部邊緣。在第二方向，浮動閘極104可具有覆蓋主動區112的結構，且該結構兩端與隔離結構113重疊。換言之，浮動閘極104在第二方向的長度可與主動區112在第二方向的寬度相同或更大。
浮動閘極104可包括矽。在一實施例中，浮動閘極104可為多晶矽層。多晶矽層可為以雜質摻雜的摻雜的多晶矽層或未以雜質摻雜的未摻雜的多晶矽層。雖然第1B圖之實施例中的浮動閘極104為平面閘極，但在另一實施例中，浮動閘極104可具有三維閘極結構(例如，鰭狀閘極結構)。
閘極介電層103係形成在基板101及浮動閘極104之間，且間隔物105係形成在浮動閘極104的側壁上。每一閘極介電層103及間隔物105可包括一介電層。舉例來說，每一閘極介電層103及間隔物105可包括一氧化物層、一氮化物層、一氮氧化物層或其堆疊層。
第一接面區109及第二接面區110係形成在基板101中位於浮動閘極104的兩側上。詳細地，第一接面區109及第二接面區110係形成在主動區112中位 於浮動閘極104的相對側上。第一接面區109及第二接面區110可為雜質區，其係藉由離子佈植第二導電型雜質至基板101中所形成。第一接面區109及第二接面區110可分別作為汲極區和源極區，並可具有輕度摻雜的汲極(LDD)結構。詳細地，第一接面區109包括第二導電型的第一雜質區109A及第二導電型的第二雜質區109B。類似地，第二接面區110包括第二導電型的第一雜質區110A及第二導電型的第二雜質區110B。在一實施例中，第二雜質區109B及110B的雜質摻雜濃度大於第一雜質區109A及110A的雜質摻雜濃度。
層間介電層111係配置在基板101的表面上覆蓋浮動閘極104，且分別連接至第一接面區109及第二接面區110的第一接觸插塞107及第二接觸插塞108穿入層間介電層111。層間介電層111可包括一氧化物層、一氮化物層或一氮氧化物層。
第一接觸插塞107電連接層間介電層111上之一導線(未顯示)與第一接面區109，並執行在程式操作、抹除操作及讀取操作中耦合浮動閘極104之控制閘極的功能。浮動閘極104可響應施加至第一接觸插塞107之一偏壓(例如，一電壓)來進行耦合。為此目的，第一接觸插塞107可配置為平行並鄰接浮動閘極104，並具有定義於其間之間隙106，且可接觸形成在浮動閘極104之側壁上及間隙106中的間隔物105。在一實施例中，浮動閘極104及第一接觸插塞107的平行側壁可沿著每一結構的長軸伸展，以最大化面對面積。
換言之，第一接觸插塞107可具有一形狀，其具有面對浮動閘極104之至少一個側壁的側壁，且浮動閘極104及第一接觸插塞107之間的間隔物105，也就是形成在間隙106中的間隔物105作為一介電層(例如，多晶矽層間介電質(IPD))。在一實施例中，介電層為插入浮動閘極104及控制閘極間的介電材料。雖然在習知技術中，介電層係通過分開的製程形成，但形成在浮動閘極104之側壁上的間隔物105在本發明的實施例中係用作介電層。
在一實施例中，為了確保足夠大的耦合比來程式化浮動閘極104，第一接觸插塞107可為棒型，其具有相當於棒型浮動閘極104之整個側壁的側壁。隨著浮動閘極104與第一接觸插塞107面對彼此之側壁面積在設計餘裕容許的範圍內增加，可增加其間的耦合比。在一實施例中，第一接觸插塞107具有面對浮動閘極104之至少兩側壁的側壁。在一實施例中，第一接觸插塞107具有面對浮動閘極104之至少三個側壁的側壁。
間隙106係定義在第一接觸插塞107面對浮動閘極104之側壁的側壁之間，且間隙106的寬度在第一方向可沿著第二方向恆定。那就是說，間隙106在浮動閘極104及第一接觸插塞107之間維持恆定寬度。間隙106的寬度可與間隔物105的寬度相同或更小。詳細地，在間隙106的寬度與間隔物105的寬度相同之一實施例中，第一接觸插塞107可具有接觸間隔物105之側壁的形狀，且在間隙106的寬度小於間隔物105的寬度 之一實施例中，第一接觸插塞107可具有部分覆蓋間隔物105的形狀。
與此同時，在浮動閘極104及第一接觸插塞107間之相應面積，也就是浮動閘極104及第一接觸插塞107之面對面積(或重疊面積)大，因此確保相對高的耦合比之一實施例中，間隙106的寬度可大於間隔物105的寬度。換言之，耦合比為重疊面積量及間隙寬度兩者之一函數，因此具有大重疊面積之一實施例可使用較寬的間隙，而具有窄間隙之一實施例可使用較小的面對面積，以確保相同的耦合比。本發明的實施例可根據這些原理變化。
第二接觸插塞108連接一導線(未顯示)與第二接面區110，且施加至第二接觸插塞108之一偏壓(例如，一電壓)不會對浮動閘極104施加任何影響。換言之，浮動閘極104並未響應第二接觸插塞108的偏壓進行耦合。為此目的，第二接觸插塞108面對浮動閘極104之側壁的側壁面積可小於第一接觸插塞107與浮動閘極104的側壁的重疊面積。例如，第二接觸插塞108可為孔型。另外，第二接觸插塞108及浮動閘極104間的間隙可大於浮動閘極104及第一接觸插塞107間的間隙。例如，第二接觸插塞108可不接觸間隔物105，並可與間隔物105分開一預定距離。
由於具有上述結構的非揮發性記憶體裝置具有浮動閘極104及作為用於耦合浮動閘極104之控制閘極的第一接觸插塞107，因此非揮發性記憶體裝置的整 合度及操作特性與單閘極EEPROM相比可獲得改善。
同樣地，在具有上述結構的非揮發性記憶體裝置中，由於浮動閘極104及第一接觸插塞107間的耦合比隨著浮動閘極104及第一接觸插塞107間之間隙106的寬度減少而增加，因此可減少設計規則，且非揮發性記憶體裝置的整合度及操作特性可隨著非揮發性記憶體裝置的整合度增加而獲得進一步的改善。那就是說，隨著用於製造非揮發性記憶體裝置之邏輯製程的設計規則減少，耦合比隨著浮動閘極104及第一接觸插塞107間的間隙減少而增加，且非揮發性記憶體裝置的整合度及操作特性可獲得進一步的改善。
此外，在具有上述結構的非揮發性記憶體裝置中，由於第一接觸插塞107係用作控制閘極，且第一接觸插塞107與浮動閘極104間的間隔物105作為介電層，可製成不需要用於形成控制閘極之分開製程的非揮發性記憶體裝置。此將於稍後連同根據本發明之一實施例之一用於製造非揮發性記憶體裝置的方法詳細敘述。
第2A及2B圖為平面圖，其繪示根據本發明之實施例的非揮發性記憶體裝置。為了說明方便，與第1A及1B圖相同的元件符號將用在第2A及2B圖中。由於沿著第2A及2B圖之線A-A’取得的橫剖面圖顯示類似於沿著第1A圖之線A-A’取得之橫剖面圖類似的特徵，因此將參照第1B圖。
參照第2A圖，為了增加浮動閘極104及第一接觸插塞107之間的耦合比，第一接觸插塞107可具 有一形狀，其所具有的側壁面對(或重疊)浮動閘極104之除了浮動閘極104面對第二接觸插塞108之側壁以外的所有側壁。詳細地，浮動閘極104可為棒型，且第一接觸插塞107可具有一形狀，其所具有的側壁在第一方向面對浮動閘極104之一個側壁，且在第二方向面對浮動閘極104的兩個側壁。間隙106的寬度在第一方向及第二方向可為恆定。
或者是，第一接觸插塞107可具有一形狀，其所具有的側壁在第一方向面對浮動閘極104之一個側壁，且在第二方向僅面對浮動閘極104之一個側壁。換言之，一實施例可包括一組在第一方向的面對側壁，及至少一組在第二方向的面對側壁。
參照第2B圖，為了進一步增加浮動閘極104及第一接觸插塞107之間的耦合比，浮動閘極104可具有一形狀，在其中相對的末端部分突出，且第一接觸插塞107可具有一形狀，其所具有的側壁面對所有個別的剩餘側壁，包括浮動閘極104的突出側壁，但不包括浮動閘極104之面對第二接觸插塞108的側壁。換言之，在一實施例中，浮動閘極104可包括至少一個突出部分，其從面對第二接觸插塞108的側壁沿著接觸插塞108的方向突出。在包括兩個突出部分之一實施例中，浮動閘極可具有「C」形或「[」形，其具有一面對第二接觸插塞108的開口。因此，第一接觸插塞107可具有「C」形或「[」形，其在一實施例中具有一面對第二接觸插塞108的開口。開口的尺寸可根據實施方式變化。
在一實施例中，浮動閘極104可具有一形狀，在其中僅個末端部分突出，且第一接觸插塞107可具有一形狀，其所具有的側壁面對所有個別側壁，包括浮動閘極104的突出側壁，但不包括浮動閘極104之面對第二接觸插塞108的側壁。
如上文所述，藉由調整浮動閘極104及第一接觸插塞107的形狀，可增加浮動閘極104及第一接觸插塞107之間的耦合比，結果，非揮發性記憶體裝置的整合度及操作特性可獲得改善。
根據一實施例，一用於形成非揮發性記憶體裝置的方法係在下文參照第3A至3E圖敘述。
第3A至3E圖為繪示根據本發明之一實施例之一用於製造非揮發性記憶體裝置之單位胞元之方法的橫剖面圖。在這些圖中，橫剖面圖相當於第1A圖的線A-A’。
參照第3A圖，提供具有邏輯區及記憶體區的基板11。邏輯區可包括NMOS區及PMOS區。基板11可為半導體基板。半導體基板可為單晶狀態，並可包括矽。換言之，半導體基板可包括單晶矽。舉例來說，大塊矽基板或絕緣體上有矽(SOI)的基板可用作基板11。
第一井13、第二井14及第三井15係形成在基板11中，分別對應NMOS區、PMOS區及記憶體區。第一井13可藉由離子佈植第一導電型雜質(在一實施例中，P型雜質)至基板11中來形成，且第二井14可藉由離子佈植第二導電型雜質(在一實施例中，N型雜質)至基 板11中來形成。對應記憶體區的第三井15可具有根據一單位胞元之通道型的導電型。例如，在單位胞元為N通道型之一實施例中，第三井15可藉由離子佈植第一導電型雜質(也就是P型雜質)至基板11中來形成。第一井13、第二井14及第三井15可彼此接觸，且由於其個別的導電型彼此相異，因此接面隔離區係形成在其間。
隔離結構12係形成在基板11中，從而在個別區域中定義主動區。隔離結構12的深度可小於每一第一井13、第二井14及第三井15的深度。隔離結構12可通過淺溝渠隔離(STI)製程形成。STI製程包含藉由定義用於在基板11中隔離的溝渠以及在溝渠中填充介電物質之一連串用來形成隔離結構12的製程。與此同時，在一些實施例中，第一井13、第二井14及第三井15可在形成隔離結構12之後形成。
參照第3B圖，閘極介電層16可形成在基板11的整個表面上方。閘極介電層16可形成為一氧化物層、一氮化物層、一氮氧化物層或其堆疊層。在另一實施例中，閘極介電層16可僅形成在基板11之上面未形成隔離結構12之部分上。
閘極導電層17係形成在閘極介電層16上。閘極導電層17可包括矽。例如，閘極導電層17可形成為多晶矽層。
雜質係離子佈植至部分的閘極導電層17中，其分別對應NMOS區、PMOS區及記憶體區。這是為了提供閘極導電層17對個別區域而言特定的特性(例 如，工作函數)。舉例來說，第一導電型雜質可離子佈植至對應PMOS區之一部分的閘極導電層17中，且第二導電型雜質可離子佈植至對應NMOS區的閘極導電層17中。雜質可不被離子佈植至對應記憶體區之一部分的閘極導電層17中，或者預定的雜質可根據記憶體的通道型進行離子佈植。例如，第二導電型雜質可被離子佈植至對應記憶體區之一部分的閘極導電層17中。
參照第3C圖，在閘極導電層17上形成遮罩圖案(未顯示)後，複數個閘極NG、PG及FG係藉由使用遮罩圖案作為蝕刻阻障循序地蝕刻閘極導電層17及閘極介電層16來形成。詳細地，第一閘極NG及第二閘極PG係分別形成在NMOS區及PMOS區中，且浮動閘極FG係形成在記憶體區中。在一實施例中，所有的第一閘極NG、第二閘極PG及浮動閘極FG係通過相同的蝕刻製程同時形成。
參照第3D圖，藉由在第二閘極PG的兩側上離子佈植第一導電型雜質至部分的基板11中，形成第一雜質區19。之後，藉由在第一閘極NG及浮動閘極FG的兩側上離子佈植第二導電型雜質至部分的基板11中，形成第二導電型的第二雜質區18A、18B及18C。
間隔物20係形成在第一閘極NG、第二閘極PG及浮動閘極FG的側壁上。間隔物20可形成為介電層。介電層可為一氧化物層、一氮化物層、一氮氧化物層或其堆疊層。間隔物20可通過一連串製程形成，其包括在包括第一閘極NG、第二閘極PG及浮動閘極FG的 結構的表面上沈積介電層，之後執行例如回蝕製程的全面性蝕刻。
藉由在包括間隔物20之第二閘極PG的兩側上離子佈植第一導電型雜質至基板11中，形成第三雜質區21。第四雜質區22A、22B及22C係於包括間隔物20之第一閘極NG的兩側上以及包括間隔物20之浮動閘極FG的兩側上形成在基板11中。第三雜質區21可形成為具有大於第一雜質區19的雜質摻雜濃度，且第四雜質區22A、22B及22C可形成為具有大於第二雜質區18A、18B及18C之濃度的雜質摻雜濃度。
通過上述製程，可於NMOS區中形成具有LDD結構之第二導電型源極/汲極區24，其包括第二雜質區18A及第四雜質區22A。可在PMOS區中形成具有LDD結構之第一導電型源極/汲極區23，其包括第一雜質區19及第三雜質區21。可在記憶體區中形成具有LDD結構之第一接面區25及第二接面區26，其包括第二雜質區18B和18C及第四雜質區22B和22C。
雖然在圖中未顯示，一金屬矽化物(未顯示)可形成在複數個閘極NG、PG及FG的上表面、NMOS區之源極/汲極區24的表面、PMOS區之源極/汲極區23的表面、以及記憶體區之第一接面區25及第二接面區26的表面上。金屬矽化物執行降低電阻及改善訊號傳輸特性的功能。金屬矽化物可通過一連串製程形成，其係在包括複數個閘極NG、PG及FG之結構的整個表面上形成金屬層；執行退火以形成金屬矽化物；及在退火後 移除金屬層的剩餘部分。
參照第3E圖，層間介電層27係形成在基板11的整個表面上，以覆蓋第一閘極NG、第二閘極PG及浮動閘極FG。層間介電層27可由一氧化物層、一氮化物層或一氮氧化物層組成。
複數個接觸插塞28、29、30及31係形成為通過層間介電層27，以分別接觸記憶體區的第一接面區25及第二接面區26、NMOS區的源極/汲極區24、及PMOS區的源極/汲極區23。詳細地，可同時形成接觸記憶體區之第一接面區25的第一接觸插塞28、接觸記憶體區之第二接面區26的第二接觸插塞29、接觸NMOS區之源極/汲極區24的第三接觸插塞30、及接觸PMOS區之源極/汲極區23的第四接觸插塞31。第一接觸插塞28至第四接觸插塞31可通過一連串製程同時形成，其係藉由選擇性蝕刻層間介電層27來定義接觸孔以及在接觸孔中填充導電物質。在另一實施例中，第一接觸插塞28至第四接觸插塞31可彼此獨立地形成。
第一接觸插塞28至第四接觸插塞31係與形成在層間介電層27上的導線連接，並執行傳輸電訊號的功能。第一接觸插塞28不僅執行傳輸電訊號的功能，且亦作為用於耦合浮動閘極FG的控制閘極。與此同時，由於浮動閘極FG、第一接面區25、第二接面區26、第一接觸插塞28及第二接觸插塞29在記憶體區中的形狀及佈局已在上文參照第1A、1B、2A及2B圖詳細敘述，因此其詳細敘述將不再重複。
雖然在圖中未顯示，但導線可以選擇性接觸複數個接觸插塞28、29、30及31的這一類方式形成在層間介電層27上。
如同可從上文敘述所見，在根據本發明之一實施例之一用於製造非揮發性記憶體裝置的方法中，可在沒有用於形成控制閘極之分開額外製程的情況下，製造具有浮動閘極FG及用作控制閘極之第一接觸插塞28的非揮發性記憶體裝置。
此外，在根據本發明之一實施例之一用於製造非揮發性記憶體裝置的方法中，由於第一接觸插塞28係用作用於浮動閘極FG的控制閘極，且間隔物20係用作介電層，因此與習知的EEPROM相比可簡化製程，並可減少製程步驟數，以便可增加生產率及良率。
在下文，根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的操作方法將參照表1及第4A至4C圖敘述。為了方便解釋，與第1B圖相同的元件符號將用在第4A至4C圖中。
第4A至4C圖為繪示根據本發明之一實施例之非揮發性記憶體裝置的單位胞元(或記憶體胞元)之操作的圖。詳細地，第4A圖為繪示程式操作的橫剖面圖，第4B圖為繪示抹除操作的橫剖面圖，且第4C圖為繪示讀取操作的橫剖面圖。表1顯示根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的操作條件。
根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的程式操作將參照表1及第4A圖在下文敘述。
程式操作可使用熱載子注入(HCI)。詳細地，當程式電壓及接地電壓GND分別施加至第一接觸插塞107及第二接觸插塞108時，電荷(例如，電子)便注入浮動閘極104。注入浮動閘極104的電子增加記憶體胞元與浮動閘極104的定限電壓(threshold voltage)。程式電壓可為正電壓。例如，程式電壓可為抽取電壓(pumping voltage)VPP。抽取電壓VPP為藉由使供應自外部源的電源電壓VCC升壓所產生的電壓。
詳細敘述程式操作，一通道係形成在一部分的主動區112中，位於與第一接觸插塞107電容耦合的浮動閘極104之下。第一接觸插塞107接收抽取電壓VPP，且夾止(pinch-off)發生在浮動閘極104之下的通道中。所產生或在夾止發生的區域中流動的熱電子遂注入浮動閘極104。由於熱電子係注入浮動閘極104，因此記 憶體胞元與浮動閘極104的定限電壓增加，從而程式化記憶體胞元。此程式操作提供的優點在於當與Fowler-Nordheim(FN)穿隧相比時，程式可輕易執行，即使浮動閘極104及第一接觸插塞107間的耦合比小亦然。
根據本發明之實施例之非揮發性記憶體裝置之單位胞元的抹除操作將參照表1及第4B圖在下文敘述。
抹除操作可使用能帶間穿隧(BTBT)。詳細地，當接地電壓GND及抹除電壓分別施加至第一接觸插塞107及第二接觸插塞108時，電荷(例如，電洞)便注入浮動閘極104。電子係從浮動閘極104噴出並注入導電區(例如，第二導電區110)，且因此，單位胞元可以降低記憶體胞元與浮動閘極104之定限電壓的這一類方式抹除。抹除電壓可為正電壓。例如，抹除電壓可為抽取電壓VPP。
詳細敘述抹除操作，抹除操作可劃分為程式化胞元的抹除操作及未程式化胞元的抹除操作。
在程式化胞元的抹除操作中，浮動閘極104在抹除操作期間並未藉由施以接地電壓GND之第一接觸插塞107來耦合。不過，由於連接至施以抽取電壓VPP之第二接觸插塞108的第二接面區110及因其中的電子而具有負電位的浮動閘極104之間的電位差，因此BTBT在其間發生。由於藉由第二接面區110及浮動閘極104間發生BTBT所產生的熱電洞係注入浮動閘極104，且注入的熱電洞係與電子耦合，因此單位胞元可通過一連串 經此降低浮動閘極104之定限電壓的行為抹除。
如那些熟悉此項技術者所知，能帶間穿隧(band-to-band tunneling)發生在一給定的導電型(例如，p型區)的價帶及另一導電型(例如，n型區)的導帶之間。若半導體穿隧之價帶中的電子在無阱的輔助的情況下橫跨帶隙至導帶，則能帶間穿隧發生。
在未程式化胞元的抹除操作中，浮動閘極104在抹除操作期間並未耦合，因為第一接觸插塞107係施以接地電壓GND。在此狀態下，未程式化胞元的浮動閘極104具有接地(GND)電位，因為浮動閘極104中之額外電子的量可忽略不計，且因此，在浮動閘極104及第二接面區110之間不會發生BTBT，即使第二接觸插塞108係施以抽取電壓VPP。因此，未程式化胞元的定限電壓保持相同。
根據本發明之一實施例之非揮發性記憶體裝置之單位胞元的讀取操作將參照表1及第4C圖在下文敘述。
讀取操作可使用順向讀取，在其中通過沿著與程式操作中之電荷遷移方向相同方向的電荷遷移執行讀取。讀取操作可藉由分別施加讀取電壓VREAD及接地電壓GND至第一接觸插塞107和第二接觸插塞108來執行。讀取電壓VREAD可為正電壓，其小於程式電壓Vpp。例如，讀取電壓VREAD可為等於或小於1V的電壓(~1V)。作為參考，由於順向讀取可實現具有簡單結構的胞元陣列，因此其提供的優點在於容易改善整合度及 減少處理的困難度。
詳細地，浮動閘極104係藉由施加至第一接觸插塞107的讀取電壓VREAD來耦合，且通道是否欲形成在浮動閘極104下方係依據電子是否存在於浮動閘極104中來決定。單位胞元可以感測此事的這一類方式進行讀取。
在下文，將敘述非揮發性記憶體裝置之一胞元陣列及其操作方法，該胞元陣列可基於上述之根據本發明之一實施例的非揮發性記憶體裝置的單位胞元來實現。在下列針對胞元陣列的實施例中，與第1A及1B圖相同的元件符號將用來解釋單位胞元，並將在此處省略針對具有相同元件符號之部件的詳細敘述。
第5A及5B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之胞元陣列的圖。詳細地，第5A圖為平面圖，且第5B圖為沿著第5A圖的線A-A’取得的橫剖面圖。
參照第5A及5B圖，根據本發明之一實施例的非揮發性記憶體裝置包括基板101，其包括複數個主動區112；浮動閘極104，其係形成在個別的主動區112上；間隔物105，其係形成在浮動閘極104的側壁上；第一接觸插塞107，其係形成在浮動閘極104的第一側上並接觸間隔物105；第二接觸插塞108，其係形成在浮動閘極104的第二相對側上；第一導線201，其各自接觸複數個第一接觸插塞107並配置在第一方向；及第二導線202，其各自接觸複數個第二接觸插塞108並配置 在第二方向。
根據本發明之一實施例的非揮發性記憶體裝置可進一步包括第一接面區109，其係形成在主動區112中，位於浮動閘極104的第一側上，並接觸第一接觸插塞107；第二接面區110，其係形成在主動區112中，位於浮動閘極104的第二側上，並接觸第二接觸插塞108；第一層間介電層111A，其係形成在基板101的表面上方；及第二層間介電層111B，其係形成在第一層間介電層111A上。第一接觸插塞107可藉由通過層間介電層111來接觸第一導線201，且第二接觸插塞108可藉由通過第一層間介電層111A來接觸第二導線202。
複數個主動區112可藉由在第一方向及第二方向彼此分開預定距離而具有矩陣型佈局結構，並可藉由形成在基板101中的隔離結構113來定義。每一主動區112可為棒型或線型，其具有在第一方向延伸的主軸及在第二方向延伸的次軸。
第一接觸插塞107執行將層間介電層111上的第一導線201與第一接面區109連接的功能，並作為用於耦合浮動閘極104的控制閘極。浮動閘極104可響應通過第一導線201施加至第一接觸插塞107之一偏壓(例如，一電壓)進行耦合。為此目的，第一接觸插塞107可配置為平行並鄰接浮動閘極104，且具有定義於其間的間隙106，並可接觸形成在浮動閘極104之側壁上的間隔物105。換言之，第一接觸插塞107可具有面對浮 動閘極104之至少一個側壁的側壁，且浮動閘極104及第一接觸插塞107間的間隔物105，也就是形成在間隙106中的間隔物105作為介電層(例如，IPD)。
通過層間介電層111的第一接觸插塞107可包括第一插塞107A，其通過第一層間介電層111A；及第二插塞107B，其通過第二層間介電層111B。第一插塞107A可為棒型，且第二插塞107B可為棒型或孔型。
接觸第一接觸插塞107的第一導線201可為位元線。在第一方向延伸的第一導線201可根據第一接觸插塞107的類型在第二方向控制其寬度。詳細地，雖然第一導線201具有覆蓋第二插塞107B的形狀，但第一導線201在第二方向的寬度在第二插塞107B為棒型之一實施例中可大於在第二插塞107B為孔型之一實施例中者。
第二接觸插塞108可具有異於第一接觸插塞107的形狀。例如，第二接觸插塞108可為孔型。第二接觸插塞108將第二導線202與第二接面區110連接，且通過第二導線202施加至第二接觸插塞108之一偏壓(例如，一電壓)並未對浮動閘極104直接施予影響。具體地，浮動閘極104並未響應由第二接觸插塞108所施加的偏壓進行耦合。為此目的，第二接觸插塞108之一側壁與浮動閘極104之一側壁經此面對彼此的面積，可比第一接觸插塞107之一或多個側壁與浮動閘極104之一或多個側壁經此面對彼此的面積更小。此外，第二接觸插塞108及浮動閘極104間的距離可比浮動閘極104 及第一接觸插塞107間的距離更長。在一實施例中，第一接觸插塞107具有平行基板101之主表面面積(參見第5A圖)的橫剖面面積，也就是至少是第二接觸插塞108之面積的3倍大，以便浮動閘極104及第一接觸插塞107間將是高耦合比。在一實施例中，第一接觸插塞107具有平行基板101之主表面面積(參見第5A圖)的橫剖面面積，也就是第二接觸插塞108之面積的至少4、5、6、7或10或更多倍大，以便浮動閘極104及第一接觸插塞107間將是高耦合比。舉例來說，第一接觸插塞107可如第5A圖般為單一棒型，或者是二或三個棒形連接在一起，或者可具有「C」形，其在面對第二接觸插塞108的側上具有一開口。
接觸第二接觸插塞108的第二導線202可為字元線。第二導線202可為線型圖案，其在第二方向延伸。第一導線201及第二導線202可包括一或多個金屬層。
由於具有上述結構的非揮發性記憶體裝置具有浮動閘極104及作為用於耦合浮動閘極104之控制閘極的第一接觸插塞107，因此非揮發性記憶體裝置的整合度及操作特性在與單閘極EEPROM相比時可獲得改善。
此外，在具有上述結構的非揮發性記憶體裝置中，由於第一接觸插塞107係用作控制閘極，且第一接觸插塞107與浮動閘極104間的間隔物105作為介電層，因此可在沒有用於形成控制閘極之分開的額外製程 的情況下製成非揮發性記憶體裝置。
第6A及6B圖為繪示根據本發明之一實施例之非揮發性記憶體裝置之胞元陣列的圖。詳細地，第6A圖為平面圖，且第6B圖為沿著第6A圖的線A-A’取得的橫剖面圖。
參照第6A及6B圖，根據本發明之一實施例的非揮發性記憶體裝置包括基板101，其包括複數個主動區112；浮動閘極104，其係形成在個別的主動區112上；接觸插塞107，其係形成在浮動閘極104的第一側上，並配置為平行浮動閘極104，並具有定義於其間的間隙106；間隔物105，其係形成在浮動閘極104的側壁上，並填充間隙106；第一導線301，其各自接觸複數個接觸插塞107並配置在第一方向；及第二導線302，其在第二方向各自連接複數個主動區112。
根據本發明之一實施例的非揮發性記憶體裝置可進一步包括第一接面區109，其係形成在主動區112中，位於浮動閘極104的第一側上，並接觸接觸插塞107；第二接面區110，其係形成在主動區112中，位於浮動閘極104的第二相對側上；連接部分302A，其連接在第二方向彼此鄰接的第二接面區110；及層間介電層111，其係形成在基板101的表面上。連接部分302A可為雜質區，其係形成在基板101中，且接觸插塞107可藉由通過層間介電層111來接觸第一導線301。
複數個主動區112可藉由在第一及第二方向彼此分開預定距離而具有矩陣型佈局結構，並可藉由形 成在基板101中的隔離結構113來定義。每一主動區112可為棒型或線型，其具有在第一方向延伸的主軸及在第二方向延伸的次軸。
接觸插塞107執行將層間介電層111上的第一導線301與第一接面區109連接的功能，並作為用於耦合浮動閘極104的控制閘極。那就是說，浮動閘極104可響應通過第一導線301施加至接觸插塞107的偏壓(例如，一電壓)進行耦合。為此目的，接觸插塞107可配置為平行並鄰接浮動閘極104，且具有定義於其間的間隙106，並可具有接觸形成在浮動閘極104之側壁上的間隔物105的形狀。換言之，接觸插塞107可具有具有面對浮動閘極104之至少一個側壁之側壁的形狀，且浮動閘極104及接觸插塞107間的間隔物105，也就是形成在間隙106中的間隔物105作為介電層(例如，IPD)。
接觸接觸插塞107的第一導線301可為位元線。在第一方向延伸之線型第一導線301可具有覆蓋接觸插塞107的形狀。那就是說，第一導線301的寬度在第二方向可大於接觸插塞107的尺寸。第一導線301可包括一金屬層。
第二導線302可為字元線。第二導線302可包括形成在基板101中的雜質區。詳細地，第二導線302可包括連接部分302A，其連接形成在主動區112中之鄰接的第二接面區110，並可具有第二接面區110及連接部分302A在其中交替配置的形狀。
由於具有上述結構的非揮發性記憶體裝置具 有浮動閘極104及作為用於耦合浮動閘極104之控制閘極的接觸插塞107，因此非揮發性記憶體裝置的整合度及操作特性在與單閘極EEPROM相比時可獲得改善。
此外，在具有上述結構的非揮發性記憶體裝置中，由於接觸插塞107係用作控制閘極，且接觸插塞107與浮動閘極104間的間隔物105作為介電層的事實，因此可在沒有用於形成控制閘極之分開額外製程的情況下製成非揮發性記憶體裝置。
之後，程式操作、抹除操作及讀取操作將參照第7圖及表2敘述，第7圖概略地顯示用於第5A圖所示之胞元陣列及第6A圖所示之胞元陣列的等效電路圖，表2顯示根據本發明之一實施例之非揮發性記憶體裝置的胞元陣列操作條件。為了方便解釋，與第5A及5B圖相同的元件符號將用在第7圖中。
首先，程式操作可使用HCI。詳細地，當程式電壓及接地電壓GND分別施加至連接到選定胞元A之第一導線201及第二導線202時，電荷(例如，電子)便注入浮動閘極104，且因此可程式化選定胞元A，以便記憶體胞元A的定限電壓增加。程式電壓可為正電壓。例如，程式電壓可為抽取電壓VPP。
在共享連接至選定胞元A之第一導線201的未選定胞元B中，雖然浮動閘極104係藉由程式電壓來耦合，但由於連接至未選定胞元B的第二導線202浮接，因此不會程式化未選定胞元B。進一步地，在共享連接至選定胞元A之第二導線202的未選定胞元C中，接地電壓GND係施加至連接到未選定胞元C的第一導線201，且因此未耦合浮動閘極104，所以不會程式化未選定胞元C。
接下來，抹除操作可使用BTBT。詳細地，當接地電壓GND及抹除電壓分別施加至連接到選定胞元A之第一導線201及第二導線202時，電荷(例如，電洞)便注入浮動閘極104，且因此可抹除選定胞元A，以便選定胞元A的定限電壓降低。抹除電壓可為正電壓。例如，抹除電壓可為抽取電壓VPP。
在共享連接至選定胞元A之第一導線201的未選定胞元B中，由於浮動閘極104並未藉由施加至第一導線201之接地電壓GND來耦合，且連接至未選定胞元B的第二導線202浮接，因此不會抹除未選定胞元B。在一實施例中，共享連接至選定胞元A之第二導線202 的未選定胞元C可以和選定胞元A相同的方式抹除。在這方面，共享第二導線202的複數個單位胞元可在相同的抹除操作中共同抹除。
讀取操作可使用順向讀取，在其中通過沿著與程式操作中之電荷遷移方向相同方向的電荷遷移執行讀取。詳細地，當讀取電壓VREAD及接地電壓GND分別施加至第一導線201及連接至選定胞元A的第二導線202時，選定胞元A可以感測通道是否形成在浮動閘極104下方(或記憶體胞元是否開啟)的這一類方式進行讀取。讀取電壓可為正電壓。例如，讀取電壓VREAD可為等於或小於1V的電壓(~1V)。
在共享連接至選定胞元A之第一導線201的未選定胞元B中，雖然浮動閘極104係藉由讀取電壓VREAD來耦合，但由於連接至未選定胞元B的第二導線202浮接，因此不會讀取未選定胞元B。進一步地，在共享連接至選定胞元A之第二導線202的未選定胞元C中，由於接地電壓GND係施加至連接到未選定胞元C的第一導線201，因此浮動閘極104並未耦合，且未讀取未選定胞元C。
第8A及8B圖為繪示根據本發明的實施例之非揮發性記憶體裝置之單位胞元變體的圖。詳細地，第8A圖為平面圖，且第8B圖為沿著第8A圖的線A-A’取得的橫剖面圖。
參照第8A及8B圖，根據本發明之一實施例之非揮發性記憶體裝置的單位胞元之一變體包括選擇閘 極306，其係形成在基板301上；浮動閘極305，其毗鄰形成在基板301上的選擇閘極306；間隔物307，其係形成在浮動閘極305與選擇閘極306的側壁上；及第一接觸插塞312，其接觸鄰接浮動閘極305的間隔物307。
定義第一導電型之井302的隔離結構303及主動區304係形成在基板301中。基板301可為大塊矽基板或絕緣體上有矽(SOI)基板。隔離結構303可通過淺溝渠隔離(STI)製程形成，並可包括介電層。由隔離結構303所定義的主動區304可為棒型或線型，其具有在第一方向延伸的主軸及在與第一方向交叉(或垂直於第一方向)之第二方向延伸的次軸。
選擇閘極306執行防止過抹除的功能，且浮動閘極305執行儲存資訊的功能。選擇閘極306及浮動閘極305可同時形成。選擇閘極306及浮動閘極305可為棒型。選擇閘極306及浮動閘極305可包括含矽物質。詳細地，選擇閘極306及浮動閘極305可為多晶矽層。多晶矽層可包括以雜質摻雜的摻雜的多晶矽層或未以雜質摻雜的未摻雜的多晶矽層。雖然選擇閘極306及浮動閘極305在第8A及8B圖所示的實施例中為平面閘極，但在另一實施例中，選擇閘極306及浮動閘極305可具有三維閘極結構(例如，鰭狀閘極結構)。
形成在選擇閘極306及浮動閘極305之側壁上的間隔物307可包括介電層，其可類似於閘極介電層314。詳細地，閘極介電層314及間隔物307可包括一氧化物層、一氮化物層、一氮氧化物層或其堆疊層。
第一接面區308係形成在基板301中位於浮動閘極305的第一側上，第二接面區309係形成在選擇閘極306的第二相對側上，且第三接面區310係形成在浮動閘極305及選擇閘極306之間。第一接面區308至第三接面區310可為雜質區，其係藉由離子佈植第二導電型雜質至基板301中來形成，並可具有LDD結構。詳細地，第一接面區308至第三接面區310包括第二導電型的第一雜質區308A、309A及310A及第二導電型的第二雜質區308B、309B及310B。第二雜質區308B、309B及310B的雜質摻雜濃度可大於第一雜質區308A、309A及310A的雜質摻雜濃度。
層間介電層311係形成在基板301的整個表面上，且第一接觸插塞312及第二接觸插塞313可藉由通過層間介電層311分別連接至第一接面區308及第二接面區309。第一接觸插塞312可為棒型，且第二接觸插塞313可為孔型。
第一接觸插塞312作為用於耦合浮動閘極305的控制閘極。換言之，浮動閘極305可響應由第一接觸插塞312施加的偏壓(例如，一電壓)進行耦合。為此目的，第一接觸插塞312可配置為平行並鄰接浮動閘極305，並具有定義於其間的間隙315，且可具有接觸形成在浮動閘極305之側壁上之間隔物307的形狀。第一接觸插塞312可具有一形狀，其具有面對浮動閘極305之至少一個側壁的側壁，且浮動閘極305及第一接觸插塞312間的間隔物307，也就是形成在間隙315中的間 隔物307作為介電層(例如，IPD)。
由於具有上述結構的非揮發性記憶體裝置具有浮動閘極305及作為用於耦合浮動閘極305之控制閘極的第一接觸插塞312，因此非揮發性記憶體裝置的整合度及操作特性在與單閘極EEPROM相比時可獲得改善。
同樣地，由於具有上述結構的非揮發性記憶體裝置具有防止過抹除的選擇閘極306，因此非揮發性記憶體裝置的操作特性可進一步獲得改善。
此外，在具有上述結構的非揮發性記憶體裝置中，由於第一接觸插塞312係用作控制閘極，且第一接觸插塞312與浮動閘極305間的間隔物307係用作介電層，因此可在沒有用於形成控制閘極之分開的額外製程的情況下製成非揮發性記憶體裝置。
第9A及9B圖為繪示根據本發明的實施例之非揮發性記憶體裝置之單位胞元之另一變體的圖。詳細地，第9A圖為平面圖，且第9B圖為沿著第9A圖的線A-A’取得的橫剖面圖。
參照第9A及9B圖，根據本發明之一實施例的單位胞元包括選擇閘極406，其係形成在基板401上；浮動閘極405，其係形成在基板401上並毗鄰選擇閘極406；間隔物407，其係形成在浮動閘極405與選擇閘極406的側壁上，並填充選擇閘極406及浮動閘極405間的空隙；及第一接觸插塞412，其接觸鄰接浮動閘極405的間隔物407。
定義第一導電型之井402的隔離結構403及主動區404係形成在基板401中。基板401可為大塊矽基板或絕緣體上有矽(SOI)基板。隔離結構403可通過淺溝渠隔離(STI)製程形成，並可包括介電層。由隔離結構403所定義的主動區404可為棒型或線型，其具有在第一方向延伸的主軸及在與第一方向交叉(或垂直於第一方向)之第二方向延伸的次軸。
選擇閘極406防止過抹除，並作為用於耦合浮動閘極405的控制閘極，且浮動閘極405執行儲存資訊的功能。由於間隔物407的第一部分填充選擇閘極406及浮動閘極405間的空隙，且形成在選擇閘極406及浮動閘極405間之間隔物407的第一部分作為介電層(例如，IPD)，以便浮動閘極405可響應施加至選擇閘極406的偏壓(例如，一電壓)進行耦合。浮動閘極405可具有面對選擇閘極406之至少一個側壁的側壁。
選擇閘極406及浮動閘極405可同時形成。選擇閘極406及浮動閘極405可為棒型。選擇閘極406及浮動閘極405可包括含矽物質。詳細地，選擇閘極406及浮動閘極405可為多晶矽層。多晶矽層可為以雜質摻雜的摻雜的多晶矽層或未以雜質摻雜的未摻雜的多晶矽層。雖然選擇閘極406及浮動閘極405在第9A及9B所示的實施例中為平面閘極，但在另一實施例中，選擇閘極406及浮動閘極405可具有三維閘極結構(例如，鰭狀閘極結構)。
形成在選擇閘極406及浮動閘極405之側壁 上之間隔物407的第一部分可包括介電層，類似於形成在選擇閘極406及浮動閘極405與基板401之間的閘極介電層414。詳細地，閘極介電層414及間隔物407可包括一氧化物層、一氮化物層、一氮氧化物層或其堆疊層。
第一接面區408係形成在基板401中位於浮動閘極405的第一側上，第二接面區409係形成在選擇閘極406的第二相對側上，且第三接面區410係形成在浮動閘極405及選擇閘極406之間。第一接面區408、第二接面區409及第三接面區410可為雜質區，其係藉由離子佈植第二導電型雜質至基板401中來形成。第一接面區408及第二接面區409可具有LDD結構。
詳細地，第一接面區408及第二接面區409包括第二導電型的第一雜質區408A及409A與第二導電型的第二雜質區408B及409B。第二雜質區408B及409B的雜質摻雜濃度可大於第一雜質區408A及409A的雜質摻雜濃度。第三接面區410可在用於形成第一雜質區408A及409A之一製程期間形成。
層間介電層411係形成在基板401的表面上，且第一接觸插塞412及第二接觸插塞413可藉由通過層間介電層411分別連接至第一接面區408及第二接面區409。第一接觸插塞412可為棒型，且第二接觸插塞413可為孔型。
第一接觸插塞412與選擇閘極406合作作為用於耦合浮動閘極405的控制閘極。換言之，浮動閘極 405可響應由第一接觸插塞412施加的偏壓(例如，一電壓)進行耦合。為此目的，第一接觸插塞412可配置為平行並鄰接浮動閘極405，並具有定義於其間的間隙415，且可具有接觸形成在浮動閘極405之側壁上之間隔物407的形狀。第一接觸插塞412可具有一形狀，其具有面對浮動閘極405之至少一個側壁的側壁，且浮動閘極405及第一接觸插塞412間之間隔物407的第二部分，也就是形成在間隙415中之間隔物407的第二部分作為介電層(例如，IPD)。
由於具有上述結構的非揮發性記憶體裝置具有浮動閘極405及作為用於耦合浮動閘極405之控制閘極的第一接觸插塞412，因此非揮發性記憶體裝置的整合度及操作特性在與單閘極EEPROM相比時可獲得改善。
同樣地，由於具有上述結構的非揮發性記憶體裝置具有防止過抹除的選擇閘極406，因此非揮發性記憶體裝置的操作特性可進一步獲得改善。
此外，由於間隔物407具有填充選擇閘極406及浮動閘極405間之間隙的形狀，因此選擇閘極406可與第一接觸插塞412合作作為控制閘極，藉此可進一步改善非揮發性記憶體裝置的操作特性。
此外，在具有上述結構的非揮發性記憶體裝置中，由於第一接觸插塞412係用作控制閘極，且第一接觸插塞412與浮動閘極405間的間隔物407作為介電層，因此可在沒有用於形成控制閘極之分開的額外製程 的情況下製成非揮發性記憶體裝置。
第10圖為根據本發明之一實施例之顯示包括非揮發性記憶體裝置之一記憶體系統的方塊圖。
參照第10圖，記憶體系統1000可包括非揮發性記憶體裝置1100、及記憶體控制器1200，其係建構為控制在主機HOST及非揮發性記憶體裝置1100之間交換的資料。非揮發性記憶體裝置1100係藉由包括根據本發明之實施例之非揮發性記憶體裝置的單位胞元、操作方法及胞元陣列來實現。記憶體控制器1200可包括CPU 1210、暫存器1220、ECC電路1230、ROM 1240、主機介面1250、及記憶體介面1260。
記憶體系統1000可以個人數位助理(PDA)、可攜式電腦、聯網平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡、在無線環境中能夠傳輸及/或接收資訊的電子產品、固態驅動器、相機影像感測器、及應用晶片組的形式設置。
根據本發明之一實施例的非揮發性記憶體裝置及將其包含在內之一應用裝置可包含在各種類型的封裝體中。舉例來說，非揮發性記憶體裝置及將其包含在內的應用裝置可以下列形式封裝及安裝：堆疊式封裝(PoP)、球柵陣列(BGAs)、晶片級封裝(CSPs)、塑膠晶粒承載封裝(PLCC)、塑膠雙直列封裝(PDIP)、窩伏爾組件中的晶粒、晶圓形式的晶粒、晶片直接封裝(COB)、陶瓷雙直列封裝(CERDIP)、塑膠公制四面扁平封裝(MQFP)、小外形積體電路(SOIC)、收縮小外形封裝(SSOP)、薄小 外形封裝(TSOP)、薄四面扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)、以及晶圓級晶片尺寸封裝(WLCSPs)。
從上列敘述當明白，在本發明的實施例中，由於使用接觸插塞做為控制閘極，且第一接觸插塞及浮動閘極間的間隔物作為介電層，因此非揮發性記憶體裝置可在沒有用於形成控制閘極之分開的額外製程的情況下製成。
同樣地，在本發明的實施例中，由於揮發性記憶體裝置具有浮動閘極及作為用於耦合浮動閘極之控制閘極的接觸插塞，因此非揮發性記憶體裝置的整合度及操作特性可獲得改善。
進一步地，在本發明的實施例中，由於浮動閘極及接觸插塞間的間隔物作為介電層，因此可簡化製造製程並可增加整合度，且浮動閘極及接觸插塞間的耦合比可隨著整合度增加而增加。
雖然本發明已為了說明目的敘述各種實施例，但那些熟悉此項技術者當明白，在不偏離由下列之申請專利範圍所定義之本發明的精神與範圍的情況下，可作出各種變化及修改。
104‧‧‧浮動閘極
105‧‧‧間隔物
106‧‧‧間隙
107‧‧‧第一接觸插塞
108‧‧‧第二接觸插塞
112‧‧‧主動區

Claims (20)

  1. 一種非揮發性記憶體裝置，包括：一浮動閘極，其係形成在一基板上方；一接觸插塞，其係形成在該浮動閘極之一第一側上，並配置為平行該浮動閘極，且具有一定義於其間的間隙；及一間隔物，其係形成在該浮動閘極之一側壁上，並填充該間隙，其中該接觸插塞及該浮動閘極具有一足夠大的重疊面積，以使該接觸插塞能夠操作作為用於該浮動閘極之一控制閘極。
  2. 如申請專利範圍第1項所述之非揮發性記憶裝置，其進一步包括：一層間介電層，其係形成在該基板上方，其中該接觸插塞通過該層間介電層。
  3. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該接觸插塞具有一側壁，該側壁面對該浮動閘極之一側壁。
  4. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中基於一施加至該接觸插塞的電壓，該浮動閘極被施以一足以用於程式化操作或讀取操作的電壓。
  5. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該浮動閘極及該接觸插塞間之一耦合比隨著該間隙寬度減少而增加。
  6. 一種非揮發性記憶體裝置，包括： 一浮動閘極，其係形成在一基板上方；一間隔物，其係形成在該浮動閘極之一側壁上；一第一接觸插塞，其係形成在該浮動閘極之一第一側上並接觸該間隔物，該第一接觸插塞與該浮動閘極隔開一第一距離；及一第二接觸插塞，其係形成在該浮動閘極之一相對該第一側的第二側上，該第二接觸插塞與該浮動閘極隔開一第二距離，其中該第一距離小於該第二距離，且其中該第一接觸插塞及該浮動閘極具有一足夠大的重疊面積，且該第一距離足夠小，以使該接觸插塞能夠操作作為用於該浮動閘極之一控制閘極。
  7. 如申請專利範圍第6項所述之非揮發性記憶裝置，其進一步包括：一層間介電層，其係形成在該基板上方，其中該第一及第二接觸插塞通過該層間介電層。
  8. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該第一接觸插塞具有一側壁，該側壁面對該浮動閘極之一側壁。
  9. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該第一接觸插塞及該第二接觸插塞具有不同形狀。
  10. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該第一接觸插塞為棒型，且該第二接觸插塞為孔型。
  11. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該浮動閘極與該第二接觸插塞間之一距離大於該浮動閘極與該第一接觸插塞間之一距離。
  12. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中一第一面對面積係大於一第二面對面積，該浮動閘極及該第一接觸插塞之側壁經由該第一面對面積面對彼此，該浮動閘極及該第二接觸插塞之側壁經由該第二面對面積面對彼此。
  13. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該浮動閘極係響應一施加至該第一接觸插塞的電壓進行耦合。
  14. 如申請專利範圍第6項所述之非揮發性記憶體裝置，其中該浮動閘極及該第一接觸插塞間之一耦合比隨著該第一接觸插塞及該浮動閘極間之該距離減少而增加。
  15. 一種非揮發性記憶體裝置，包括：一選擇閘極，其係形成在一基板上方；一浮動閘極，其係形成在該基板上方，並毗連該選擇閘極；一間隔物，其係形成在該浮動閘極及該選擇閘極的側壁上；及一接觸插塞，其接觸鄰接該浮動閘極之該間隔物的一部分；其中該接觸插塞及該浮動閘極具有一足夠大的重疊面積，以使該接觸插塞能夠操作作為用於該浮動閘 極之一控制閘極。
  16. 如申請專利範圍第15項所述之非揮發性記憶體裝置，其中該接觸插塞具有一側壁，該側壁面對該浮動閘極之一側壁。
  17. 如申請專利範圍第15項所述之非揮發性記憶體裝置，其中該浮動閘極係響應一施加至該接觸插塞的電壓進行耦合。
  18. 如申請專利範圍第15項所述之非揮發性記憶體裝置，其中該間隔物填充該選擇閘極及該浮動閘極間之一間隙。
  19. 如申請專利範圍第18項所述之非揮發性記憶體裝置，其中該浮動閘極具有一側壁，該側壁面對該選擇閘極之一側壁。
  20. 如申請專利範圍第18項所述之非揮發性記憶體裝置，其中該浮動閘極係響應一施加至該接觸插塞的第一電壓進行耦合，且該浮動閘極亦響應一施加至該選擇閘極的第二電壓進行耦合。
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