CN103871969B - 电可擦可编程只读存储器及其形成方法、擦除方法 - Google Patents
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Abstract
一种电可擦可编程只读存储器及其形成方法、擦除方法，其中，所述电可擦可编程只读存储器，包括：半导体衬底，位于半导体衬底内具有沿第一方向排布的若干有源区；位于有源区上的字线；分别位于字线两侧的有源区上的浮栅介质层、位于浮栅介质层上的浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，所述浮栅的宽度大于有源区的宽度；位于字线和浮栅与控制栅之间的隔离氧化层；分别位于浮栅和控制栅的远离字线一侧的有源区内的位线掺杂区。本发明电可擦可编程只读存储器通过位线端擦除的方式，结构上改善浮栅对控制删和位线掺杂区的耦合系数，在实现按位擦写功能的同时提高擦写的性能。
Description
技术领域
本发明涉及存储器领域，特别涉及一种电可擦可编程只读存储器及其形成方法、擦除方法。
背景技术
只读存储器（Read Only Merory，ROM）为一种永久性的存储器（Non-volatileMemory），所存入的信息和数据不会因为电源供应的中断而消失。可擦除和编程只读存储器（Erasable Programmable ROM，ERPOM）则是将只读存储器的应用推广到可以进行数据的擦除与重新写入，但是擦除的动作需要用到紫外线，因此制作EPROM的成本较高。此外，EPROM进行数据擦除时，将把所以存储在EPROM的程度或数据全部清除，这使得每次数据修改时，需重新编程，相当耗时。
另一种可以让数据修改的可擦除可编程只读存储器（Electrically ErasableProgrammable ROM，EEPROM）则无上述缺点，在进行数据的擦除与重新输入时，可以“一个存储单元一个存储单元的进行”的进行，数据可以进行多次的存入、读出和清除等操作。
图1为现有的可擦除可编程只读存储器的结构示意图，所述可擦除可编程只读存储器包括：半导体衬底200，位于半导体衬底200上的字线201；分别位于字线201两侧的半导体衬底200上的浮栅介质层202、位于浮栅介质层202上的浮栅203、位于浮栅203上的控制栅介质层204、位于控制栅介质层204上的控制栅205；位于字线201与浮栅203和控制栅205之间的隧穿氧化层206；位于浮栅203和控制栅205远离字线201一侧的侧壁上的侧墙210；位于侧墙210一侧的半导体衬底上的选择栅介质层207；位于选择栅介质层207上的选择栅208；位于选择栅208的远离字线201一侧的半导体衬底200内的位线掺杂区209。
现有的可擦除可编程只读存储器的性能仍有待提高。
更多关于存储器的介绍请参考公开号为CN101202311A的中国专利。
发明内容
本发明解决的问题是怎样提高电可擦可编程只读存储器擦写的性能，并实现对单个浮栅的擦除。
为解决上述问题，本发明提供一种电可擦可编程只读存储器的形成方法，包括：提供半导体衬底，所述半导体衬底具有沿第一方向排布的若干有源区；在半导体衬底的有源区上形成浮栅多晶硅层，所述浮栅多晶硅层的宽度大于有源区的宽度；在所述浮栅多晶硅层的侧壁和顶部表面形成控制栅介质材料层；形成覆盖所述半导体衬底和控制栅介质材料层的控制栅多晶硅层；在所述控制栅多晶硅层上形成硬掩膜层，所述硬掩膜层中具有若干沿第二方向排布的第一开口，所述第一开口底部暴露出控制栅多晶硅层的表面，第二方向垂直于第一方向；在所述第一开口的侧壁形成第一侧墙；沿第一开口以所述第一侧墙为掩膜刻蚀所述控制栅多晶硅层、控制栅介质材料层和浮栅多晶硅层，形成第二开口；在所述第二开口的侧壁和底部形成隔离氧化层；在所述第一开口和第二开口内形成字线；去除所述硬掩膜层，以所述第一侧墙为掩膜，刻蚀剩余的控制栅多晶硅层、控制栅介质材料层和浮栅多晶硅层，形成位于字线两侧的有源区上的浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，所述浮栅的宽度大于有源区的宽度。
可选的，所述有源区和浮栅多晶硅层的形成过程为：刻蚀所述半导体衬底，在半导体衬底中形成若干沿第一方向排布的凹槽；在凹槽中填充隔离材料，形成若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间为有源区；在所述有源区上形成浮栅介质层；形成覆盖所述浮栅介质层和浅沟槽隔离结构的第一多晶硅层；刻蚀所述第一多晶硅层，在所述浮栅介质层和部分浅沟槽隔离结构上形成浮栅多晶硅层，所述浮栅多晶硅层的宽度大于有源区的宽度。
可选的，所述浮栅多晶硅层的边缘与有源区边缘的距离为0.05～0.25微米。
可选的，还包括：在所述浮栅和控制栅的远离字线一侧的侧壁上形成第二侧墙。
可选的，还包括：在所述浮栅和控制栅的远离字线一侧的有源区内形成位线掺杂区，所述位线掺杂区的宽度小于浮栅的宽度。
本发明还提供了一种电可擦可编程只读存储器，包括：半导体衬底，位于半导体衬底内具有沿第一方向排布的若干有源区；位于有源区上的字线；分别位于字线两侧的有源区上的浮栅介质层、位于浮栅介质层上的浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，所述浮栅的宽度大于有源区的宽度；位于字线和浮栅与控制栅之间的隔离氧化层；分别位于浮栅和控制栅的远离字线一侧的有源区内的位线掺杂区。
可选的，所述浮栅的边缘与有源区边缘的距离为0.05～0.25微米。
可选的，相邻有源区之间的半导体衬底内的还形成有浅沟槽隔离结构。
本发明还提供一种上述电可擦可编程只读存储器的擦除方法，包括：在所述字线上施加零电压；在字线一侧的控制栅上施加负电压，字线另一侧的控制栅上施加零电压；在施加负电压的控制栅一侧的位线掺杂区上施加正电压，在施加零电压的控制栅一侧的位线掺杂区上施加零电压；对施加负电压的控制栅底部的浮栅进行擦除。
可选的，所述控制栅上施加的负电压的大小为-6～-8伏，所述位线掺杂区上施加正电压的大小为3～5伏。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的电可擦可编程只读存储器的形成方法，在形成浮栅时，充分利用相邻有源区之间的隔离区域，在有源区上形成浮栅时，使得形成的浮栅的宽度大于有源区的宽度，在保证形成的电可擦可编程只读存储器的集成度的同时，使得形成的浮栅具有较大的体积或表面积，从而提高了控制栅对浮栅的耦合系数（浮栅与控制栅之间的电容与浮栅对外界总电容的比值），降低了擦除和编程时的操作电压，提高了擦除和编程操作时的稳定性和效率。另外，浮栅的宽度大于有源区的宽度，在浮栅两侧的有源区形成字线掺杂区时，相应的字线掺杂区的宽度会小于浮栅的宽度，从而使位线掺杂区对浮栅的耦合系数（浮栅与位线掺杂区之间的电容与浮栅对外界总电容的比值）减小，位线对浮栅的耦合系数越小，在对浮栅的数据进行擦除操作时，位线掺杂区上施加的高电压对浮栅的耦合就越小，位线掺杂区和浮栅之间的电压差就越大，就越容易产生FN隧穿而擦除浮栅内的电子。
本发明的电可擦可编程只读存储器，浮栅的宽度大于有源区的宽度，提高了控制栅对浮栅的耦合系数，减小了位线掺杂区对浮栅的耦合系数，使得擦除过程中的稳定性和效率提高。
进一步，所述浮栅的边缘与有源区边缘的距离为0.05～0.25微米，在保证电可擦可编程只读存储器具有较高集成度的同时，使得控制栅对浮栅的耦合系数增大，位线掺杂区对浮栅的耦合系数减小，提高了擦除过程中的稳定性和效率。
本发明对电可擦可编程只读存储器的擦除方法，实现按位擦除的功能，通过位线端擦除的方式，对单一浮栅进行擦除，满足了实际应用的需求
进一步，本发明的电可擦可编程只读存储器由于浮栅的宽度大于有源区的宽度，位线掺杂区的宽度等于有源区的宽度，使得控制栅对浮栅的耦合系数增大，位线掺杂区对浮栅的耦合系数减小，因此在进行擦除操作时，字线、控制栅和位线掺杂区上施加的电压较小，所述控制栅上施加的负电压的大小为-6～-8伏，所述位线掺杂区上施加正电压的大小为3～5伏，在擦除过程稳定性和效率提高的同时，减小了功耗。
附图说明
图1为现有的分栅快闪存储器的结构示意图；
图2～图17为本发明实施例电可擦可编程只读存储器的形成过程的结构示意图；
图18～图20为本发明实施例形成的电可擦可编程只读存储器在擦除、编程和读取过程时施加电压的示意图。
具体实施方式
现有的分栅快闪存储器在擦除和编程操作时需要更高的电压，擦除和编程效率较低，容易被干扰，分栅快闪存储器的稳定性受到较大的影响，并且不能实现对存储单元中的单个浮栅的擦除操作。
研究发现，分栅快闪存储器的控制栅对浮栅的耦合系数（浮栅与控制栅之间的电容与浮栅对外界总电容的比值）对擦除和编程操作时的稳定性和效率具有较大的影响，控制栅对浮栅的耦合系数越大，擦除和编程操作时的稳定性和效率更高。现有虽然可以通过增大控制栅和浮栅的体积以增大耦合系数，但是控制栅和浮栅的体积的增大会使得快闪存储器的集成度降低。
为此，本发明的提供了一种电可擦可编程只读存储器及其形成方法，本发明电可擦可编程只读存储器的形成方法，在形成浮栅时，充分利用相邻有源区之间的隔离区域，在有源区上形成浮栅时，使得形成的浮栅的宽度大于有源区的宽度，在保证形成的电可擦可编程只读存储器的集成度的同时，使得形成的浮栅具有较大的体积或表面积，从而提高了控制栅对浮栅的耦合系数，降低了擦除和编程时的操作电压，提高了擦除和编程操作时的稳定性和效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图17为本发明实施例电可擦可编程只读存储器的形成过程的结构示意图。
参考图2，提供半导体衬底300，所述半导体衬底200具有沿第一方向排布的若干有源区302。
所述半导体衬底300的材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底300还可以根据设计需求注入一定的掺杂离子以改变电学参数。
所述半导体衬底300内还形成有若干浅沟槽隔离结构301，若干浅沟槽隔离结构301沿第一方向平行排布，相邻浅沟槽隔离结构301之间的半导体衬底为有源区302，所述浅沟槽隔离结构301用于电学隔离相邻的浅沟槽隔离结构301。
所述有源区的宽度为0.1～0.3微米，所述有源区302上后续用于形成电可擦可编程只读存储器。
所述有源区302和浅沟槽隔离结构301的形成过程为：在所述半导体衬底300上形成硬掩膜层（图中未示出），所述硬掩膜层中具有暴露半导体衬底300的若干开口，开口的位置与后续形成的凹槽的位置对应；沿开口刻蚀所述半导体衬底300，在半导体衬底300中形成若干沿第一方向排布的凹槽；在凹槽中填充隔离材料，形成若干浅沟槽隔离结构301，相邻浅沟槽隔离结构301之间为有源区302。
所述隔离材料可以为氧化硅或氮化硅等，所述隔离材料也可以为单层或双层堆叠结构。
所述隔离材料的形成工艺为化学气相沉积，在形成隔离材料后，可以通过化学机械研磨工艺去除半导体衬底300表面的部分隔离材料和硬掩膜层，在凹槽中形成浅沟槽隔离结构。
参考图3，在所述有源区302上形成浮栅介质层304；形成覆盖所述浮栅介质层304和浅沟槽隔离结构301的第一多晶硅层303。
所述浮栅介质层304的材料为氧化硅，所述浮栅介质层304通过热氧化或湿法氧化工艺形成。在其他的实施例中，所述浮栅介质层304也可以通过沉积工艺形成。
所述第一多晶硅层303后续用于形成的浮栅多晶硅层，第一多晶硅层303的厚度为300～600埃。
参考图4，刻蚀所述第一多晶硅层303（参考图3），在所述浮栅介质层304和部分浅沟槽隔离结构301上形成浮栅多晶硅层305，所述浮栅多晶硅层305的宽度大于有源区302的宽度。
所述浮栅多晶层305后续用于形成电可擦可编程只读存储器的浮栅。所述浮栅多晶硅层305除了覆盖有源区302上的浮栅介质层304表面，还覆盖浮栅介质层304两侧的部分的浅沟槽隔离结构301的表面，若干浮栅多晶硅层305沿第一方向排布，相邻浮栅多晶硅层305之间是分立的。
参考图5，图5为图4的俯视结构示意图，图4为图5沿切割线AB方向的剖面结构示意图，若干浮栅多晶硅层305沿第一方向（本实施例中，第一方向是指y轴延伸的方向）排布，浮栅多晶硅层305的宽度大于有源区302的宽度，因此每个浮栅多晶硅层305除了覆盖相应的有源区302（或浮栅介质层），还覆盖有源区302两侧的部分浅沟槽隔离结构301。需要说明的是，本实施例中，浮栅多晶硅层305和有源区302的宽度是指浮栅多晶硅层305和有源区302沿x轴方向的尺寸。
浮栅多晶硅层305的宽度大于有源区302的宽度，使得后续通过刻蚀浮栅多晶硅层305形成的浮栅的宽度也会大于有源区的宽度。本发明实施例的电可擦可编程只读存储器的形成方法，充分利用了有源区302两侧的半导体衬底300内形成浅沟槽隔离结构301，使得形成的浮栅不仅覆盖有源区302上的浮栅介质层，还覆盖浮栅介质层两侧的部分浅沟槽隔离结构301，在保证电可擦可编程只读存储器的集成度较高（或者不变）的同时，使得形成的浮栅具有较大的体积（或者表面积），后续形成控制栅时，使得控制栅与浮栅的接触面积增大，控制栅对浮栅的耦合系数（浮栅与控制栅之间的电容与浮栅对外界总电容的比值）增大，降低了电可擦可编程只读存储器在擦除和编程时的操作电压，提高了擦除和编程操作时的稳定性和效率。
所述浮栅多晶硅层305的边缘与有源区302边缘的距离W为0.05～0.25微米。
参考图6，图6为图5沿切割线CD方向的剖面结构示意图，有源区302上形成有浮栅介质层304，浮栅介质层304上形成有浮栅多晶硅层305。
参考图7，在图4中所述的浮栅多晶硅层305的侧壁和顶部表面形成控制栅介质材料层306；形成覆盖所述半导体衬底300和控制栅介质材料层306的控制栅多晶硅层307。
所述控制栅介质材料层306可以为多层堆叠结构，本实施例中，所述控制栅介质材料层306为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
本实施例中，所述控制栅介质材料层306覆盖浮栅多晶硅层305的侧壁和顶部表面。在本发明的其他实施例中，所述控制栅介质层还可以覆盖半导体衬底和浅沟槽隔离结构的表面。
所述控制栅多晶硅层307后续用于形成电可擦可编程只读存储器的控制栅。
参考图8，图8中所示的为在图6中所述的浮栅多晶硅层305上形成控制栅介质材料层306，在控制栅介质材料层306上形成控制栅多晶硅层307。控制栅多晶硅层307的厚度为500～700埃。
请参考图9和图10，图9为图10沿切割线CD方向的剖面结构示意图，在所述控制栅多晶硅层307上形成硬掩膜层308，所述硬掩膜层308中具有若干沿第二方向排布的第一开口309，所述第一开口309底部暴露出控制栅多晶硅层的表面，第二方向垂直于第一方向；在所述第一开口309的侧壁形成第一侧墙310。
本实施例，所述第二方向是指图10中所述的x轴延伸的方向。图10中第一侧墙310未示出。
所述硬掩膜层308的材料可以为氮化硅等。
所述第一侧墙310的材料与硬掩膜层308的材料不相同，本实施例中所述第一侧墙310的材料为氧化硅。
第一侧墙310的形成过程为：在所述第一开口309的侧壁和底部以及硬掩膜层308的表面形成侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述侧墙材料层，在所述第一开口309的侧壁形成第一侧墙310。
参考图11，以所述第一侧墙310为掩膜沿第一开口309刻蚀所述控制栅多晶硅层307、控制栅介质材料层306和浮栅多晶硅层305，形成第二开口310。
刻蚀所述控制栅多晶硅层307、控制栅介质材料层306和浮栅多晶硅层305的工艺采用干法刻蚀工艺，干法刻蚀采用的气体为HBr、Cl2、SF6中的一种或几种。然后采用湿法刻蚀，将有源区302上残留的浮栅304刻蚀掉。
参考图12，在所述第二开口310的侧壁和底部形成隔离氧化层311。
所述隔离氧化层311通过化学气相沉积工艺形成，比如：原子层沉积工艺。在其他的实施例中，所述隔离氧化层可以通过氧化工艺形成。
本实施例中，所述隔离氧化层311还覆盖第一侧墙310和硬掩膜层308的表面。
参考图13，在所述第一开口309和第二开口310（参考图12）内形成字线312。
所述字线312的材料为多晶硅。
所述字线312的形成过程为：形成覆盖所述隔离氧化层311的第三多晶硅层，所述第三多晶硅层填充满第一开口和第二开口；以硬掩膜层308的表面为停止层，采用化学机械研磨工艺去除硬掩膜层308上的部分第三多晶硅层和隔离氧化层，在第一开口和第二开口内形成字线312。
在形成字线312后，还可以在字线312的表面形成保护层（图中未示出），所述保护层的材料为氧化硅，所述保护层在后续去除硬掩膜层308后，在以第一侧墙310为掩膜刻蚀控制栅多晶硅层307和浮栅多晶硅层305时，保护字线312不会被刻蚀，从而提高了形成的电可擦可编程只读存储器的性能。
所述保护层的形成工艺为热氧化，通过热氧化工艺可以自对准、选择性的在字线的表面形成氧化硅层（保护层），简化了工艺步骤并提高了工艺的精度。
参考图14，去除所述硬掩膜层308（参考图13）；以所述第一侧墙310为掩膜，刻蚀剩余的控制栅多晶硅层307、控制栅介质材料层305和浮栅多晶硅层304（参考图13），在字线312两侧的有源区302上形成浮栅313、位于浮栅313上的控制栅介质层314、位于控制栅介质层314上的控制栅315。
采用湿法刻蚀工艺去除所述硬掩膜层308。本实施例中，采用磷酸溶液刻蚀去除所述硬掩膜层308。
采用干法刻蚀工艺刻蚀所述控制栅多晶硅层307、控制栅介质材料层306和浮栅多晶硅层305，干法刻蚀采用的气体为HBr、Cl2、SF6中的一种或几种。
结合参考图15～图17，图15为图16沿切割线CD方向的剖面结构示意图，图17为图16沿切割线AB方向的剖面结构示意图，在所述浮栅313和控制栅315的远离字线312一侧的侧壁上形成第二侧墙316；在所述浮栅313和控制栅315的远离字线312一侧的有源区302内形成位线掺杂区317。
所述第二侧墙316为单层或多层堆叠结构，比如所述第二侧墙316可以为氧化硅侧墙和氮化硅侧墙的双层堆叠结构。
所述位线掺杂区317通过有角度的离子注入形成，所述位线掺杂区317与浮栅313具有部分交叠（位线掺杂区317部分位于浮栅313底部的有源区302内），位线掺杂区317的宽度（图17中沿x轴方向的尺寸）等于有源区302的宽度（图17中沿x轴方向的尺寸），并且本发明实施例的浮栅313的宽度要大于有源区302的宽度（参考图17），使得位线掺杂区317的面积会小于浮栅313的面积，从而使位线掺杂区317对浮栅313的耦合系数（浮栅与位线掺杂区之间的电容与浮栅对外界总电容的比值）减小，位线对浮栅的耦合系数越小，在对浮栅313的数据进行擦除操作时，在位线掺杂区317上施加高电压对浮栅的耦合就越小，位线掺杂区317和浮栅313之间的压差就越大，就越容易产生FN隧穿而擦除浮栅313内的电子。
参考图15，图15中的结构为电可擦可编程只读存储器的一个存储单元，每个存储单元包括：位于有源区302（或半导体衬底）上的字线312；分别位于字线312的两侧的有源区302上浮栅313、位于浮栅313上的控制栅介质层314、位于控制栅介质层314上的控制栅315；位于浮栅313和控制栅315与字线312之间的隔离氧化层311；位于浮栅313和有源区302之间的浮栅介质层304；分别位于浮栅313和控制栅315远离字线312一侧的有源区302内的位线掺杂区317。
参考图16，电可擦可编程只读存储器32中包括若干呈矩阵排布的存储单元11，为了实现对每个存储单元11中单个浮栅313的擦除，本发明实施例中，每个存储单元11中的两个位线掺杂区分别与不同的位线电连接，每个位线包括金属线（317a～317f）、将金属线（317a～317f）与位线掺杂区连接的插塞31、以及位线掺杂区，比如图16中第一列第一行中的存储单元11的其中一个位线掺杂区通过一个插塞31与金属线317a连接，该存储单元11的另一个位线掺杂区通过另一个插塞31与金属线317b连接，因此，因此在对存储单元11中的某一个浮栅313进行擦除操作时，可以通过金属线317a或金属线317b分别施加电压到对应的位线掺杂区，从而实现对存储单元11中对应的浮栅313的擦除。
结合参考图16和17，本发明的电可擦可编程只读存储器中，每一行（沿x轴方向或第二方向）中控制栅315是连接在一起的，比如图16中的控制栅315a～315d，每一行（沿x轴方向或第二方向）中的字线312也是连接在一起的，比如图16中的字线312a～312b。
上述方法形成的一种电可擦可编程只读存储器，请结合参考图15～17，包括：
半导体衬底300，位于半导体衬底300内具有沿第一方向（y轴方向）排布的若干有源区302；
位于有源区302上的字线312；
分别位于字线312两侧的有源区302上的浮栅介质层304、位于浮栅介质层304上的浮栅313、位于浮栅313上的控制栅介质层314、位于控制栅介质层314上的控制栅315，所述浮栅313的宽度大于有源区302的宽度；
位于字线312和浮栅313与控制栅315之间的隔离氧化层311；
分别位于浮栅313和控制栅315的远离字线312一侧的有源区302内的位线掺杂区317。
具体的，所述浮栅313的边缘与有源区302边缘的距离W为0.05～0.25微米，在保证电可擦可编程只读存储器具有较高集成度的同时，使得控制栅对浮栅的耦合系数增大，位线掺杂区对浮栅的耦合系数减小，提高了擦除过程中的稳定性和效率。
相邻有源区302之间的半导体衬底300内的还形成有浅沟槽隔离结构301。
所述位线掺杂区317的宽度小于浮栅302的宽度。
本发明还提供了一种上述的电可擦可编程只读存储器的擦除（erase）方法，包括：
在所述字线上施加零电压；
在字线一侧的控制栅上施加负电压，字线另一侧的控制栅上施加零电压；
在施加负电压的控制栅一侧的位线掺杂区上施加正电压，在施加零电压的控制栅一侧的位线掺杂区上施加零电压；
对施加负电压的控制栅底部的浮栅进行擦除。
所述控制栅上施加的负电压的大小为-6～-8伏，所述位线掺杂区上施加正电压的大小为3～5伏。
具体的，请参考图18，本发明实施例中以擦除图18中的目标浮栅31作为示例，在所述字线312a（目标字线，进行擦除操作的浮栅对应的字线）上施加零电压；在字线312a一侧的控制栅315b上施加负电压，比如-7伏电压，字线312a另一侧的控制栅315a上施加零电压；在施加负电压的控制栅315b一侧的位线掺杂区上施加正电压（通过金属线317d施加），比如4伏电压，在施加零电压的控制栅315a一侧的位线掺杂区上施加零电压（通过金属线317c施加）；对施加负电压的控制栅315b底部的目标浮栅31进行擦除。
在对目标浮栅31进行擦除时，其他的字线（比如字线312a）、其他的控制栅（比如控制栅315c和315d）、其他的位线或金属线（比如金属线317a、317b、317e和317f）均施加零电压或悬空。
通过上述擦除方法，可以实现电可擦可编程只读存储器中的单个浮栅上的数据的擦除，满足了实际应用的需求。
本发明的电可擦可编程只读存储器，由于控制栅对浮栅的耦合系数增大，位线掺杂区对浮栅的耦合系数减小，因此在字线、控制栅和位线掺杂区上施加的电压较小，在擦除过程稳定性和效率提高的同时，减小了功耗。
本发明实施例中，还提供了一种对上述电可擦可编程只读存储器进行编程（program）的方法，请参考图19，以对目标浮栅31进行编程作为示例，所述编程方法包括：在所述字线312a上施加第一正电压，比如1.5伏电压；在字线312a一侧的控制栅315b上施加第二正电压，第二正电压大于第一正电压，比如7伏电压，在字线312a另一侧的控制栅315a上施加第三正电压，所述第三正电压小于第二正电压且大于第一正电压，比如4伏电压；在施加第二正电压的控制栅315b一侧的位线掺杂区上施加第四正电压（通过金属线317d施加），所述第四正电压大于第一正电压且小于第二正电压，比如4伏电压，在施加第三正电压的控制栅315a一侧的位线掺杂区上施加零电压（通过金属线317c施加）；对施加第二正电压的控制栅315b底部的目标浮栅31进行编程。
在对目标浮栅31进行编程时，其他的字线（比如字线312a）、其他的控制栅（比如控制栅315c和315d）、其他的位线或金属线（比如金属线317a、317b、317e和317f）均施加零电压或悬空。
本发明实施例中，还提供了一种对上述电可擦可编程只读存储器进行读取（read）的方法，请参考图20，以对目标浮栅31进行读取作为示例，所述读取方法包括：在所述字线312a上施加第一正电压，比如2.5伏电压；在字线312a一侧的控制栅315b上施加零电压，在字线312a另一侧的控制栅315a上施加第二正电压，所述第二正电压小于第一正电压，比如2伏电压；在施加零电压的控制栅315b一侧的位线掺杂区上施加第三正电压（通过金属线317d施加），所述第三正电压小于第二正电压，比如1伏电压，在施加第二正电压的控制栅315a一侧的位线掺杂区上施加零电压（通过金属线317c施加）；对施加零电压的控制栅315b底部的目标浮栅31进行读取。
在对目标浮栅31进行读取时，其他的字线（比如字线312a）、其他的控制栅（比如控制栅315c和315d）、其他的位线或金属线（比如金属线317a、317b、317e和317f）均施加零电压或悬空。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种电可擦可编程只读存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有沿第一方向排布的若干有源区；
在所述半导体衬底的有源区上形成浮栅多晶硅层，所述浮栅多晶硅层的宽度大于有源区的宽度；
在所述浮栅多晶硅层的侧壁和顶部表面形成控制栅介质材料层；
形成覆盖所述半导体衬底和控制栅介质材料层的控制栅多晶硅层；
在所述控制栅多晶硅层上形成硬掩膜层，所述硬掩膜层中具有若干沿第二方向排布的第一开口，所述第一开口底部暴露出控制栅多晶硅层的表面，第二方向垂直于第一方向；
在所述第一开口的侧壁形成第一侧墙；
沿第一开口以所述第一侧墙为掩膜刻蚀所述控制栅多晶硅层、控制栅介质材料层和浮栅多晶硅层，形成第二开口；
在所述第二开口的侧壁和底部形成隔离氧化层；
在所述第一开口和第二开口内形成字线；
去除所述硬掩膜层，以所述第一侧墙为掩膜，刻蚀剩余的控制栅多晶硅层、控制栅介质材料层和浮栅多晶硅层，形成位于字线两侧的有源区上的浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，所述浮栅的宽度大于有源区的宽度；
在所述浮栅和控制栅的远离字线一侧的有源区内形成位线掺杂区，在进行擦除操作时，浮栅中的电子隧穿进入位线掺杂区。
2.如权利要求1所述的一种电可擦可编程只读存储器的形成方法，其特征在于，所述有源区和浮栅多晶硅层的形成过程为：刻蚀所述半导体衬底，在半导体衬底中形成若干沿第一方向排布的凹槽；在凹槽中填充隔离材料，形成若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间为有源区；在所述有源区上形成浮栅介质层；形成覆盖所述浮栅介质层和浅沟槽隔离结构的第一多晶硅层；刻蚀所述第一多晶硅层，在所述浮栅介质层和部分浅沟槽隔离结构上形成浮栅多晶硅层，所述浮栅多晶硅层的宽度大于有源区的宽度。
3.如权利要求2所述的一种电可擦可编程只读存储器的形成方法，其特征在于，所述浮栅多晶硅层的边缘与有源区边缘的距离为0.05～0.25微米。
4.如权利要求1所述的一种电可擦可编程只读存储器的形成方法，其特征在于，还包括：在所述浮栅和控制栅的远离字线一侧的侧壁上形成第二侧墙。
5.如权利要求4所述的一种电可擦可编程只读存储器的形成方法，其特征在于，还包括：在所述浮栅和控制栅的远离字线一侧的有源区内形成位线掺杂区，所述位线掺杂区的宽度小于浮栅的宽度。
6.一种电可擦可编程只读存储器，其特征在于，包括：
半导体衬底，位于半导体衬底内具有沿第一方向排布的若干有源区；
位于有源区上的字线；
分别位于字线两侧的有源区上的浮栅介质层、位于浮栅介质层上的浮栅、位于浮栅上的控制栅介质层、位于控制栅介质层上的控制栅，所述浮栅的宽度大于有源区的宽度；
位于字线和浮栅与控制栅之间的隔离氧化层；
分别位于浮栅和控制栅的远离字线一侧的有源区内的位线掺杂区，在进行擦除操作时，浮栅中的电子隧穿进入位线掺杂区。
7.如权利要求6所述的一种电可擦可编程只读存储器，其特征在于，所述浮栅的边缘与有源区边缘的距离为0.05～0.25微米。
8.如权利要求6所述的一种电可擦可编程只读存储器，其特征在于，相邻有源区之间的半导体衬底内的还形成有浅沟槽隔离结构。
9.一种如权利要求6所述的电可擦可编程只读存储器的擦除方法，其特征在于，包括：
在所述字线上施加零电压；
在字线一侧的控制栅上施加负电压，字线另一侧的控制栅上施加零电压；
在施加负电压的控制栅一侧的位线掺杂区上施加正电压，在施加零电压的控制栅一侧的位线掺杂区上施加零电压；
对施加负电压的控制栅底部的浮栅进行擦除，使浮栅中的电子隧穿进入位线掺杂区。
10.一种如权利要求9所述的擦除方法，其特征在于，所述控制栅上施加的负电压的大小为-6～-8伏，所述位线掺杂区上施加正电压的大小为3～5伏。
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