CN108231738A - 半导体器件结构及其制造方法 - Google Patents
半导体器件结构及其制造方法 Download PDFInfo
- Publication number
- CN108231738A CN108231738A CN201711480625.2A CN201711480625A CN108231738A CN 108231738 A CN108231738 A CN 108231738A CN 201711480625 A CN201711480625 A CN 201711480625A CN 108231738 A CN108231738 A CN 108231738A
- Authority
- CN
- China
- Prior art keywords
- bit line
- wordline
- active area
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 203
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 238000002955 isolation Methods 0.000 claims abstract description 103
- 238000010276 construction Methods 0.000 claims description 62
- 239000000463 material Substances 0.000 claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000009413 insulation Methods 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000002161 passivation Methods 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 4
- 150000003377 silicon compounds Chemical class 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 208000005189 Embolism Diseases 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 239000011135 tin Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体器件结构及其制造方法，半导体器件结构包括半导体衬底、字线、位线及导电栓塞。半导体衬底内形成有若干个浅沟槽隔离结构，浅沟槽隔离结构在半导体衬底内隔离出若干个间隔排布的有源区；字线位于半导体衬底内；位线位于半导体衬底上；位线包括第一部分、第二部分及第三部分，第三部分位于相邻字线之间且与相邻有源区之间的浅沟槽隔离结构交迭的区域上；导电栓塞包括位于相邻位线之间的填充部及自填充部的底部及侧壁延伸至位线第三部分下方的有源区内的延伸部。本发明通可以大大增加导电栓塞与有源区的接触面积，有效改善导电栓塞的电阻，进而提高半导体器件的良率及性能。
Description
技术领域
本发明属于半导体制造技术领域，特别是涉及一种半导体器件结构及其制造方法。
背景技术
随着半导体器件尺寸缩小，接触孔与有源区的接触面积越来越小，尤其是在类似与3×2单元(cell)的结构中，由于位线关键尺寸(CD)的增大或发生错位(即所述位线有些部分同时位于有源区及浅沟槽隔离结构的上方，而并非与有源区上下完全对应)，这就使得位于所述位线与该部分所述有源区相连接的接触孔刻蚀后与有源区接触的面积变小，甚至会使得接触孔不能与有源区接触，从而使得在接触孔中形成的导电栓塞的电阻变大或无法电导通，从而影响半导体器件结构的性能及良率。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制造方法，用于解决现有技术中位线发生错位或位线关键尺寸变大后使得位于位线之间的导电栓塞与有源区接触的面积变小，进而使得导电栓塞的电阻变大，从而影响半导体器件结构良率及性能的问题。
为实现上述目的及其它相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：
半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间，且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
导电栓塞，所述导电栓塞具有填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述导电栓塞和所述有源区之间的接合面为非平面。
作为本发明的一种优选方案，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述半导体器件结构还包括隔离绝缘层，所述隔离绝缘层位于所述位线的第三部分下方，且位于所述叠层结构与所述半导体衬底之间。
作为本发明的一种优选方案，所述导线黏附层的材料包含由硅化钨、氮化钛和导电型硅化物的其中一种，所述导线主体层的材料包含钨，所述顶层介质层的材料包含氮化硅。
作为本发明的一种优选方案，所述侧墙结构包括第一介质层、第二介质层及第三介质层，其中，所述第一介质层覆盖于所述叠层结构的外壁上，所述第二介质层覆盖于所述第一介质层的外壁上，所述第三介质层覆盖于所述第二介质层的外壁上。
作为本发明的一种优选方案，所述隔离绝缘层的材料包含非导电型掺杂多晶硅。
作为本发明的一种优选方案，所述半导体器件结构还包括位线接触，所述位线接触位于所述位线的第一部分下方，所述位线接触电连接所述叠层结构与所述有源区。
作为本发明的一种优选方案，所述位线接触的材料包含导电型掺杂多晶硅。
作为本发明的一种优选方案，所述位线接触和所述隔离绝缘层的基础材料构成于同一多晶硅层。
作为本发明的一种优选方案，对应于所述位线的第一部分，所述半导体衬底具有凹槽，由刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构所形成，所述凹槽的宽度大于所述位线接触的宽度，所述位线的所述侧墙结构的至少一介质层填满所述凹槽并连接所述浅沟槽隔离结构。
作为本发明的一种优选方案，所述导电栓塞的填充部的底部不低于所述凹槽的底部，且不高于所述有源区的顶面。
作为本发明的一种优选方案，所述延伸部截面的形状包括具有与所述填充部的底部及侧壁相连接的弧形。
作为本发明的一种优选方案，所述延伸部自所述填充部的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
本发明还提供一种在半导体器件结构的制造方法，所述半导体器件结构的制造方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
3)于所述半导体衬底的上表面形成若干个平行间隔排布的位线；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第一角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间，且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
4)于所述半导体衬底上形成填充介质层，所述填充介质层覆盖所述字线上并填满相邻所述位线之间的间隙；
5)于所述位线之间的所述填充介质层内形成接触孔，所述接触孔包括填充孔以及由所述填充孔侧向延伸的延伸孔，其中，至少一所述接触孔的所述填充孔位于一所述位线的第三部分与与其相邻的另一所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸孔由所述填充孔的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述填充孔与所述有源区之间的接合面为非平面；
6)于所述接触孔内填充导电材料，所述导电材料填满所述接触孔以形成所述导电栓塞。
作为本发明的一种优选方案，步骤3)包括如下步骤：
3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述叠层结构的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；
3-2)于所述叠层结构的外围形成侧墙结构。
作为本发明的一种优选方案，步骤3-1)之前还包括如下步骤：
刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构以形成凹槽，所述凹槽与步骤5)中形成的所述填充孔相邻近；
于所述凹槽底部及所述半导体衬底上形成多晶硅层，所述多晶硅层定义出所述叠层结构的位置及形状；所述多晶硅层位于所述凹槽底部的部分即为所述位线与所述有源区相连接的位线接触；
将所述多晶硅层对应于所述位线的第三部分下方的部分进行掺杂以形成隔离绝缘层。
作为本发明的一种优选方案，步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构的外围形成覆盖所述叠层结构外壁的第一介质层，所述第一介质层填满所述凹槽；
3-2-2)于所述第一介质层的外围形成覆盖所述第一介质层外壁的第二介质层；
3-2-3)于所述第二介质层的外围形成覆盖所述第二介质层外壁的第三介质层。
作为本发明的一种优选方案，步骤3-2-1)中，所述第一介质层填满所述凹槽，形成所述第一介质层的同时，于所述半导体衬底裸露的上表面形成钝化层。
作为本发明的一种优选方案，步骤3)中形成的所述位线中，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿各所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
作为本发明的一种优选方案，步骤5)包括如下步骤：
5-1)去除位于所述位线之间所述填充介质层，并去除位于所述位线的第三部分和所述位线的第一部分之间的部分所述有源区及部分所述浅沟槽隔离结构以形成所述填充孔；
5-2)自所述填充孔的底部及侧壁继续刻蚀位于所述位线的第三部分下方的所述有源区，以形成所述延伸孔。
作为本发明的一种优选方案，步骤5-2)中，采用各向同性刻蚀(Isotropic etch)工艺形成所述延伸孔。
作为本发明的一种优选方案，各向同性刻蚀工艺中形成的所述延伸孔自所述填充孔的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
本发明还提供一种半导体器件结构，所述半导体器件结构包括：
半导体衬底，形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；所述半导体衬底具有第一凹槽，位于所述位线的第一部分底部；所述半导体衬底还具有第二凹槽，位于所述位线的第一部分与相邻所述位线的第三部分之间的所述有源区内，所述第二凹槽与所述第一凹槽相邻近；
导电栓塞，具有填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，并填满所述第二凹槽，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述导电栓塞和所述有源区之间的接合面为非平面。
作为本发明的一种优选方案，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层。
作为本发明的一种优选方案，所述叠层结构的一介质层填满所述第一凹槽并连接所述浅沟槽隔离结构。
作为本发明的一种优选方案，所述侧墙结构包括第一介质层、第二介质层及第三介质层，其中，所述第一介质层覆盖于所述叠层结构的外壁上，且填满所述第一凹槽，所述第二介质层覆盖于所述第一介质层的外壁上，所述第三介质层覆盖于所述第二介质层的外壁上。
作为本发明的一种优选方案，所述半导体器件结构还包括隔离绝缘层，所述隔离绝缘层位于所述位线的第三部分下方，且位于所述叠层结构与所述半导体衬底之间。
作为本发明的一种优选方案，所述半导体器件结构还包括位线接触，所述位线接触位于所述第一凹槽内，且所述位线的第一部分下方，所述位线接触电连接所述叠层结构与位于所述第一凹槽底部的所述有源区。
作为本发明的一种优选方案，所述位线接触的材料包含导电型掺杂多晶硅，所述隔离绝缘层的材料包含非导电型掺杂多晶硅。
作为本发明的一种优选方案，所述位线接触和所述隔离绝缘层的基础材料构成于同一多晶硅层。
作为本发明的一种优选方案，所述导电栓塞的填充部的底部不低于所述第一凹槽的底部，且不高于所述有源区的顶面。
作为本发明的一种优选方案，所述延伸部截面的形状包括具有与所述填充部的底部及侧壁相连接的弧形。
作为本发明的一种优选方案，所述延伸部自所述填充部的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
如上所述，本发明提供的半导体器件结构及其制造方法，具有以下有益效果：本发明的半导体器件结构中，通过在位于位线之间的导电栓塞填充部下方增设延伸至位于位线的第三部分下方的有源区内的延伸部，可以大大增加导电栓塞与有源区的接触面积，有效改善导电栓塞的电阻，进而提高半导体器件的良率及性能。
附图说明
图1显示为本发明一实施例中提供的半导体器件结构的制造方法的流程图。
图2及图3显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤1)中提供的结构的局部截面结构示意图，其中，图2为俯视结构示意图，图3为图2中沿AA’方向的截面结构示意图。
图4显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤2)后得到结构的俯视结构示意图。
图5至图12显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤3)后得到结构的示意图，其中，图12为步骤3)后得到的结构的俯视结构示意图，图11为图12中沿AA’方向的截面结构示意图。
图13显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤4)后得到的结构的局部截面结构示意图。
图14至图15显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤5)后得到的结构的局部截面结构示意图。
图16显示为本发明一实施例中提供的半导体器件结构的制造方法的步骤6)后得到的结构的局部截面结构示意图。
图17显示为本发明一实施例中提供的半导体器件结构的截面结构示意图。
组件标号说明
10 半导体衬底
101 凹槽
11 沟槽隔离结构
12 有源区
13 字线
14 位线
141 第一部分
142 第二部分
143 第三部分
144 叠层结构
144a 导线黏附层
144b 导线主体层
144c 顶层介质层
145 侧墙结构
145a 第一介质层
145b 第二介质层
145c 第三介质层
146 位线接触
147 多晶硅层
148 隔离绝缘层
15 填充介质层
16 接触孔
161 填充孔
162 延伸孔
17 导电栓塞
171 填充部
172 延伸部
18 钝化层
19 第一凹槽
20 第二凹槽
d 延伸部向位线下方延伸的尺寸
α 第一角度
β 第二角度
γ 第三角度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
请参阅图1，本发明提供一种半导体器件结构的制造方法，所述半导体器件结构的制造方法包括如下步骤：
1)提供一半导体衬底，形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
3)于所述半导体衬底的上表面形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间与所有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间，且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
4)于所述半导体衬底上形成填充介质层，所述填充介质层覆盖所述字线上并填满相邻所述位线之间的间隙；
5)于所述位线之间的所述填充介质层内形成接触孔，所述接触孔包括填充孔以及由所述填充孔侧向延伸的延伸孔，其中，至少一所述接触孔的所述填充孔位于一所述位线的第三部分与与其相邻的另一所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所有源区；所述延伸孔由所述填充孔的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述填充孔与所述有源区之间的接合面为非平面；
6)于所述接触孔内填充导电材料，所述导电材料填满所述接触孔以形成所述导电栓塞。
在步骤1)中，请参阅图1中的S1步骤及图2至图3，提供一半导体衬底10，形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12。
作为示例，所述半导体衬底10可以包括硅衬底、氮化镓衬底、蓝宝石衬底等等，此处不做具体限定。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽后，再在沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅、氧化硅等等。所述浅沟槽隔离结构11截面的形状可以根据实际需要进行设定，图3中以所述浅沟槽隔离结构11截面的形状包括倒梯形作为示例，在实际示例中，所述浅沟槽隔离结构11截面的形状并不以此为限。
作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极；其中，所述源极与漏极分布位于所述栅极相对的两侧。
在步骤2)中，请参阅图1中的S2步骤及图4，于所述半导体衬底10内形成若干个平行间隔排布的字线13，且所述字线13的延伸方向与所述有源区12的延伸方向成第一角度α。
作为示例，于所述半导体衬底10内形成所述字线13的方法为本领域技术人员所知晓，此处不再累述。当所述有源区12内形成有所述MOS器件时，所述字线13与所述MOS器件的栅极相连接。
作为示例，所述第一角度α的数值可以小于90°，优选地，本实施例中，所述第一角度α的数值介于20°～60°之间。
在步骤3)中，请参阅图1中的S3步骤及图5至图12，于所述半导体衬底10的上表面形成若干个平行间隔排布的位线14；所述位线14的延伸方向与所述有源区12的延伸方向成第二角度β，且与所述字线13延伸的方向成第三角度γ；每一所述位线14具有第一部分141、第二部分142及第三部分143；其中，所述位线14的第一部分141位于相邻所述字线13之间且与所述有源区12交迭的区域上；所述位线14的第二部分142位于所述字线13上；所述位线14的第三部分143位于相邻所述字线13之间，且与相邻所述有源区12之间的所述浅沟槽隔离结构11交迭的区域上，所述位线14的第三部分143在所述半导体衬底10上的正投影还局部覆盖所述浅沟槽隔离结构11两侧所述有源区12的部分区域；沿所述字线13的延伸方向，所述位线14的第一部分141与相邻另一位线14的第三部分143同位于两相连所述字线13间的同一间隔中。
作为示例，于所述半导体衬底10的上表面形成若干个平行间隔排布的所述位线14之前还包括如下步骤：
采用光刻刻蚀工艺刻蚀去除所述漏极所在部分所述有源区12及部分所述浅沟槽隔离结构11以形成凹槽101，如图5所示；所述凹槽101与步骤5)中形成的所述填充孔相邻近；
于所述凹槽101底部及所述半导体衬底10上形成多晶硅层147，所述多晶硅层147定义出后续形成的叠层结构的位置及形状；所述多晶硅层147位于所述凹槽101底部的部分即为所述位线14与所述有源区12相连接的位线接触146，如图6所示；具体的，当所述有源区12内形成有所述MOS器件时，所述位线接触146与所述漏极相连接；
将所述多晶硅层147对应于所述位线14的第一部分141下方的部分进行导电型掺杂，以得到所述位线接触146；将所述多晶硅层147对应于所述位线14的第三部分143下方的部分进行非导电型掺杂以形成隔离绝缘层148，如图7所示。需要说明的是，可以通过对对应于所述位线14的第三部分143下方的所述多晶硅层147进行离子掺杂，以使得该处的所述多晶硅层147具有绝缘性；当然，在其他示例中，也可以在对应于所述位线14的第三部分143下方形成其他材料的绝缘层以作为所述隔离绝缘层148。
作为示例，当所述有源区12内形成有所述MOS器件时，所述位线14与所述漏极相连接，具体的，所述位线14的第一部分141与所述漏极相连接；所述位线14的第三部分143在所述半导体衬底10上的正投影覆盖相邻所述源极之间的所述浅沟槽隔离结构11及所述有源区12的部分区域。
作为示例，步骤3)包括如下步骤：
3-1)于所述半导体衬底10上形成若干个平行间隔排布的叠层结构144，所述叠层结构144包括由下至上依次叠置的导线黏附层144a、导线主体层144b及顶层介质层144c，如图8至图10所示；所述叠层结构144的延伸方向与所述有源区12的延伸方向成第二角度β，且与所述字线13延伸的方向成第三角度γ；
3-2)于所述叠层结构144的外围形成侧墙结构145，如图11所示。
作为示例，步骤3-1)中，所述导线黏附层144a的材料可以包含但不仅限于硅化钨(WSi)、氮化钛(TiN)和导电型硅化物的其中一种；所述导线主体层144b的材料可以包含但不仅限于钨(W)；所述顶层介质层143的材料可以包含但不仅限于氮化硅(SiN)。
具体的，步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构144的外围形成覆盖所述叠层结构144外壁的第一介质层145a；所述第一介质层145a的材料可以包括但不仅限于氮化硅，所述第一介质层145a填满所述凹槽101；填满所述凹槽101的所述第一介质层145a用于避免所述延伸孔162延伸到所述位线接触146的内部及下方，使得步骤6)中形成的所述导电栓塞的所述延伸部相对远离所述位线接触146，以控制所述延伸孔162的侧蚀方向。
3-2-2)于所述第一介质层145a的外围形成覆盖所述第一介质层145a外壁的第二介质层145b；所述第二介质层145b的材料可以包括但不仅限于氧化硅(SiOx)；
3-2-3)于所述第二介质层145b的外围形成覆盖所述第二介质层145b外壁的第三介质层145c；所述第三介质层145c的材料可以包括但不仅限于氮化硅。
作为示例，步骤3-2-1)中，所述第一介质层145a填满所述凹槽101，形成所述第一介质层145a的同时，于所述半导体衬底10裸露的上表面形成钝化层18。具体的，形成所述第一介质层145a时，所述第一介质层145a同时覆盖于所述半导体衬底10的表面，覆盖于所述半导体衬底10表面的所述第一介质层145a即为所述钝化层18。
作为示例，步骤3)后得到的结构的俯视图如图12所示，图11为图12中沿AA’方向的截面结构示意图，步骤3)中形成的所述位线14中，依据所述字线13的延伸方案，相邻所述位线14之间的宽幅间距大于所述浅沟槽隔离结构11沿各所述字线13延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构11沿各所述字线13延伸方向的宽度尺寸与所述有源区12沿各所述字线13延伸方向的宽度尺寸的两者和。
在步骤4)中，请参阅图1中的S4步骤及图13，于所述半导体衬底10上形成填充介质层15，所述填充介质层15覆盖所述字线13上并填满所述位线14之间的间隙。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺沉积所述填充介质层15，沉积完成之初，位于所述半导体衬底10上的所述填充介质层15的上表面可以高于所述位线14的上表面，也可以与所述位线14的上表面相平齐。
作为示例，所述填充介质层15的材料可以为但不仅限于SiOx。
作为示例，所述填充介质层15的形成位置对应于所述字线13，以与所述位线14区隔出阵列排列的源漏极接触区。
需要说明的是，若所述填充介质层15的上表面高于所述位线14的上表面，于所述半导体衬底10上形成填充介质层15之后还可以包括以对步骤4)得到的结构进行表面平坦化处理的步骤；具体的，可以采用化学机械抛光工艺(CMP)去除位于所述位线14上方的所述填充介质层15，使得保留的所述填充介质层15的上表面与所述位线14的上表面相平齐。
在步骤5)中，请参阅图1中的S5步骤及图14至图15，于所述位线14之间的所述填充介质层15内形成接触孔16，所述接触孔16包括填充孔161以及由所述填充孔161侧向延伸的延伸孔162，其中，至少一所述接触孔16的所述填充孔161位于一所述位线14的第三部分143与与其相邻的另一所述位线14的第一部分141之间，以电连接所述位线14的第三部分143局部遮盖的所述有源区12；所述延伸孔162由所述填充孔161的底部及侧壁延伸至所述位线14的第三部分143下方的所述有源区12内，使所述填充孔161与所述有源区12之间的接合面为非平面。
作为示例，所述有源区12内形成有所述MOS器件时，所述填充孔161与所述MOS器件的源极相接触。
作为示例，步骤5)包括如下步骤：
5-1)去除位于所述位线14之间所述填充介质层15，并去除位于相邻所述位线的第三部分和所述位线的第一部分之间的部分所述有源区12及部分所述浅沟槽隔离结构11以形成所述填充孔161，如图14所示；具体的，可以采用光刻及干法或湿法刻蚀工艺刻蚀去除位于所述位线14之间的所述填充介质层15，并继续刻蚀去除所述源极所在部分所述有源区12及部分所述浅沟槽隔离结构11以形成所述填充孔161；
5-2)自所述填充孔161的底部及侧壁继续刻蚀位于所述位线14的第三部分143下方的所述有源区12，以形成所述延伸孔162，如图15所示。
作为本发明的一种优选方案，步骤5-2)中，采用各向同性刻蚀(Isotropic etch)工艺形成所述延伸孔；具体的，采用各向同性刻蚀(Isotropic etch)工艺自所述填充孔161的底部及侧壁继续刻蚀位于所述位线14下方的所述有源区12形成所述延伸孔162。在各向同性刻蚀工艺过程中由于对各个方向刻蚀的速率相同，刻蚀后得到的所述延伸孔162截面的形状可以为具有与所述填充孔161相连接的弧形。当然，在其他示例中，还可以采用其他的刻蚀工艺形成所述延伸孔162，所述延伸孔162截面的形状也可以根据实际需要进行设定。
作为示例，所述延伸孔162自所述填充孔161的底部及侧壁向所述有源区12内延伸的尺寸可以根据实际需要进行设定，优选地，本实施例中，所述延伸孔162自所述填充孔161的底部及侧壁向所述有源区12内延伸的尺寸介于0.1nm～50nm。
在步骤6)中，请参阅图1中的S6步骤及图16，于所述接触孔16内填充导电材料，所述导电材料填满所述接触孔16以形成所述导电栓塞17。
作为示例，所述导电材料填满所述接触孔16中的所述填充孔161及所述延伸孔162，形成的所述导电栓塞17就包括位于所述填充孔161内的填充部171及位于所述延伸孔162内的延伸部1672，所述延伸部172与所述填充部171的底部及侧壁相连接，且自所述填充部171的底部及侧壁延伸至所述位线14的第三部分143下方的所述有源区12内。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺等向所述接触孔16内填充导电材料以形成所述导电栓塞17；所述导电栓塞17的材料可以包括铜、铝、银、锡、掺杂多晶硅等中的至少一种。
本发明的半导体器件结构的制造方法制造的所述半导体器件结构中，通过在位于所述位线14之间的所述导电栓塞17的填充部171下方增设延伸至位于所述位线14的第三部分143下方的所述有源区12内的延伸部172，可以大大增加所述导电栓塞17与所述有源区12的接触面积，有效改善所述导电栓塞17的电阻，进而提高半导体器件的良率及性能。
请继续参阅图1至图16，本发明还提供一种在半导体器件结构，所述半导体器件结构包括：半导体衬底10，所述半导体衬底10内形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12；若干个平行间隔排布的字线13，所述字线13位于所述半导体衬底10内，且所述字线的延伸方向与所述有源区12的延伸方向成第一角度α；若干个平行间隔排布的位线14，所述位线14位于所述半导体衬底10上；所述位线14的延伸方向与所述有源区12的延伸方向成第二角度β，且与所述字线13延伸的方向成第三角度γ；每一所述位线14具有第一部分141、第二部分142及第三部分143；其中，所述位线14的第一部分141位于相邻所述字线13之间且与所述有源区12交迭的区域上；所述位线14的第二部分142位于所述字线13上；所述位线14的第三部分143位于相邻所述字线13之间，且与相邻所述有源区12之间的所述浅沟槽隔离结构11交迭的区域上；所述位线14的第三部分143在所述半导体衬底10上的正投影还局部覆盖所述浅沟槽隔离结构11两侧所述有源区12的部分区域；沿所述字线13的延伸方向，所述位线14的第一部分141与相邻的另一所述位线14的第三部分143同位于两相邻所述字线13间的同一间隔中；导电栓塞17，所述导电栓塞17具有填充部171以及由所述填充部171侧向延伸的延伸部172，其中，至少一所述导电栓塞17的所述填充部171位于所述半导体衬底10上，且在所述位线14的第三部分143和相邻所述位线的第一部分141之间，以电连接被所述位线14的第三部分143局部遮盖的所述有源区12；所述延伸部172由所述填充部171的底部及侧壁延伸至所述位线14的第三部分143下方的所述有源区12内，使所述导电栓塞17和所述有源区12之间的接合面为非平面。
作为示例，所述半导体衬底10可以包括硅衬底、氮化镓衬底、蓝宝石衬底等等，此处不做具体限定。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽后，再在沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅、氧化硅等等。所述浅沟槽隔离结构11截面的形状可以根据实际需要进行设定，图16中以所述浅沟槽隔离结构11截面的形状包括倒梯形作为示例，在实际示例中，所述浅沟槽隔离结构11截面的形状并不以此为限。
作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极；其中，所述源极与漏极分布位于所述栅极相对的两侧。所述字线13与所述MOS器件的所述栅极相连接，所述位线14的第三部分143与所述MOS器件的漏极相连接，所述导电栓塞17与所述MOS器件的源极相连接。
作为示例，所述位线14包括叠层结构144及覆盖于所述叠层结构144外围的侧墙结构145，其中，所述叠层结构144包括由下至上依次叠置的导线黏附层144a、导线主体层144b及顶层介质层144c；所述半导体器件结构还包括隔离绝缘层148，所述隔离绝缘层148位于所述位线14的第三部分143下方，且位于所述叠层结构144与所述半导体衬底10之间，如图10所示。
作为示例，所述隔离绝缘层148的材料包含非导电型掺杂多晶硅。
作为示例，所述导线黏附层144a的材料包括WSi(硅化物)、氮化钛(TiN)和导电型硅化物的其中一种，所述导线主体层144b的材料包含W(钨)，所述顶层介质层144c的材料包含SiN(氮化硅)。
作为示例，所述侧墙结构145包括第一介质层145a、第二介质层145b及第三介质层145c，其中，所述第一介质层145a覆盖于所述叠层结构144的外壁上，所述第二介质层145b覆盖于所述第一介质层145a的外壁上，所述第三介质层145c覆盖于所述第二介质层145b的外壁上，如图11所示。
作为示例，所述第一介质层145a及所述第三介质层145c的材料均包括SiN；所述第二介质层145b的材料均包含氧化硅(SiOx)。
作为示例，依据所述字线13的延伸方案，相邻所述位线14之间的宽幅间距大于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸与所述有源区12沿所述字线13延伸方向的宽度尺寸的两者和。
作为示例，所述半导体器件结构还包括位线接触146，所述位线接触146位于所述位线14的第一部分141下方，所述位线接触146电连接所述叠层结构11与所述有源区12。具体的，所述位线接触146电连接所述叠层结构11与所述MOS器件的漏极；更为具体的，所述位线接触146的材料包含导电型掺杂多晶硅。
作为示例，对应于所述位线14的第一部分141，所述半导体衬底10具有凹槽101，由刻蚀去除部分所述有源区12及部分所述浅沟槽隔离结构11所形成，所述凹槽101的宽度大于所述位线接触146的宽度，所述位线14的所述侧墙结构145的至少一介质层填满所述凹槽101并连接所述浅沟槽隔离结构11。具体的，所述第一介质层145a填满所述凹槽101并连接所述浅沟槽隔离结构11。填满所述凹槽101的所述第一介质层145a用于避免所述导电栓塞17的延伸部172延伸到所述位线接触146的内部及下方，使得所述导电栓塞17的所述延伸部172相对远离所述位线接触146，以控制所述延伸部172的延伸方向，从而增加所述导电栓塞17与位于所述位线接触146下方的所述有源区12的隔离效果，避免二者误接短路。
作为示例，所述位线接触146与所述隔离绝缘层148的基础材料构成于同一多晶硅层。
作为示例，所述半导体器件结构还包括钝化层18，所述钝化层18覆盖于所述半导体衬底10裸露的上表面上，所述钝化层18的材料可以与所述第一介质层145a的材料相同，可以在形成所述第一介质层145a的同时形成。
作为示例，所述半导体器件结构还包括填充介质层15，所述填充介质层15位于所述钝化层18上，所述填充介质层15的材料可以包含氧化硅(SiOx)。所述填充介质层15的上表面可以与所述位线14的上表面相平齐，当然，所述填充介质层15的上表面也可以高于所述位线14的上表面，如图13所示。
作为示例，所述延伸部172截面的形状包括具有与所述填充部171的底部及侧壁相连接的弧形。当然，在其他示例中，所述延伸部172截面的形状还可以根据实际需要设定为其他任意形状，如图15所示。
作为示例，所述延伸部172自所述填充部171的底部及侧壁向所述有源区12内延伸的尺寸d可以根据实际需要进行设定，优选地，本实施中，所述延伸部172自所述填充部171的底部及侧壁向所述有源区12内延伸的尺寸d介于0.1nm～50nm。
作为示例，所述导电栓塞17的材料可以包括铜、铝、银、锡、掺杂多晶硅等中的至少一种。
作为示例，所述导电栓塞17的填充部171的底部不低于所述凹槽101的底部，且不高于所述有源区12的顶面。
请参阅图17，本发明还提供一种半导体器件结构，所述半导体器件结构包括：半导体衬底10，所述半导体衬底10形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12；若干个平行间隔排布的字线13，所述字线13位于所述半导体衬底10内，所述字线13的延伸方向与所述有源区12的延伸方向成第一角度α；若干个平行间隔排布的位线14，所述位线14位于所述半导体衬底10上；所述位线14的延伸方向与所述有源区12的延伸方向成第二角度β，且与所述字线13延伸的方向成第三角度γ；每一所述位线14具有第一部分141、第二部分142及第三部分143；其中，所述位线14的第一部分141位于相邻所述字线13之间且与所述有源区12交迭的区域上；所述位线14的第二部分142位于所述字线13上；所述位线14的第三部分143位于相邻所述字线13之间且与相邻所述有源区12之间的所述浅沟槽隔离结构11交迭的区域上，所述位线14的第三部分143在所述半导体衬底10上的正投影还局部覆盖所述浅沟槽隔离结构11两侧所述有源区12的部分区域；沿所述字线13的延伸方向，所述位线14的第一部分141与相邻的另一所述位线14的第三部分143同位于两相邻所述字线13间的同一间隔中；所述半导体衬底10具有第一凹槽19，所述第一凹槽19位于所述位线14的第一部分141底部；所述半导体衬底10还具有第二凹槽20，所述第二凹槽20位于所述位线14的第一部分141与相邻所述位线14的第三部分143之间的所述有源区12内，所述第二凹槽20与所述第一凹槽19相邻近；导电栓塞17，所述导电栓塞17具有填充部171以及由所述填充部171侧向延伸的延伸部172，其中，至少一所述导电栓塞17的所述填充部171位于所述半导体衬底10上且在所述位线14的第三部分143和相邻所述位线14的第一部分141之间，并填满所述第二凹槽20，以电连接被所述位线14的第三部分143局部遮盖的所述有源区12；所述延伸部172由所述填充部171的底部及侧壁延伸至所述位线14的第三部分143下方的所述有源区12内，使所述导电栓塞17和所述有源区12之间的接合面为非平面。
作为示例，所述半导体衬底10可以包括硅衬底、氮化镓衬底、蓝宝石衬底等等，此处不做具体限定。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽后，再在沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅、氧化硅等等。所述浅沟槽隔离结构11截面的形状可以根据实际需要进行设定，图16中以所述浅沟槽隔离结构11截面的形状包括倒梯形作为示例，在实际示例中，所述浅沟槽隔离结构11截面的形状并不以此为限。
作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极；其中，所述源极与漏极分布位于所述栅极相对的两侧。所述字线13与所述MOS器件的所述栅极相连接，所述位线14的第三部分143与所述MOS器件的漏极相连接，所述导电栓塞17与所述MOS器件的源极相连接。
作为示例，依据所述字线13的延伸方案，相邻所述位线14之间的宽幅间距大于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸加上所述有源区12沿所述字线13延伸方向的宽度尺寸的两者和。
作为示例，所述位线14包括叠层结构144及覆盖于所述叠层结构144外围的侧墙结构145，其中，所述叠层结构144包括由下至上依次叠置的导线黏附层144a、导线主体层144b及顶层介质层144c；所述叠层结构144的一介质层填满所述第一凹槽19并连接所述浅沟槽隔离结构11。
作为示例，所述导线黏附层144a的材料包括硅化物(WSi)、氮化钛(TiN)和导电型硅化物的其中一种，所述导线主体层144b的材料包含钨(W)，所述顶层介质层144c的材料包含氮化硅(SiN)。
作为示例，所述侧墙结构145包括第一介质层145a、第二介质层145b及第三介质层145c，其中，所述第一介质层145a覆盖于所述叠层结构144的外壁上，且填满所述第一凹槽19；所述第二介质层145b覆盖于所述第一介质层145a的外壁上，所述第三介质层145c覆盖于所述第二介质层145b的外壁上。
作为示例，所述第一介质层145a及所述第三介质层145c的材料均包括SiN；所述第二介质层145b的材料均包含氧化硅(SiOx)。
作为示例，所述半导体器件结构还包括隔离绝缘层148，所述隔离绝缘层148位于所述位线14的第三部分143下方，且位于所述叠层结构144与所述半导体衬底10之间。
作为示例，所述半导体器件结构还包括位线接触146，所述位线接触146位于所述第一凹槽19内，且位于所述位线14的第一部分141下方，所述位线接触146电连接所述叠层结构11与位于所述第一凹槽19底部的所述有源区12。具体的，所述位线接触146电连接所述叠层结构11与所述MOS器件的漏极。
作为示例，所述位线接触146的材料包含导电型掺杂多晶硅，所述隔离绝缘层148的材料包含非导电型掺杂多晶硅。
作为示例，所述位线接触146和所述隔离绝缘层148的基础材料构成于同一多晶硅层。
作为示例，所述第一凹槽19的宽度大于所述位线接触146的宽度，所述第一介质层145a填充与所述位线接触146与所述第一凹槽19的侧壁之间。填满所述第一凹槽19的所述第一介质层145a用于避免所述导电栓塞17的延伸部172延伸到所述位线接触146的内部及下方，使得所述导电栓塞17的所述延伸部172相对远离所述位线接触146，以控制所述延伸部172的延伸方向，从而增加所述导电栓塞17与位于所述位线接触146下方的所述有源区12的隔离效果，避免二者误接短路。
作为示例，所述半导体器件结构还包括钝化层18，所述钝化层18覆盖于所述半导体衬底10裸露的上表面上，所述钝化层18的材料可以与所述第一介质层145a的材料相同，可以在形成所述第一介质层145a的同时形成。
作为示例，所述填充介质层15位于所述钝化层18上，所述填充介质层15的材料可以包含氧化硅(SiOx)。所述填充介质层15的上表面可以与所述位线14的上表面相平齐，当然，所述填充介质层15的上表面也可以高于所述位线14的上表面。所述填充介质层15的形成位置对应于所述字线13，以与所述位线14区隔出阵列排列的漏极接触区。
作为示例，所述第二凹槽20的宽度与所述填充部171的宽度相同。所述第二凹槽20有助于所述延伸部172的形成。
作为示例，所述延伸部172截面的形状包括具有与所述填充部171的底部及侧壁相连接的弧形。当然，在其他示例中，所述延伸部172截面的形状还可以根据实际需要设定为其他任意形状。
作为示例，所述延伸部172自所述填充部171的底部及侧壁向所述有源区12内延伸的尺寸d可以根据实际需要进行设定，优选地，本实施中，所述延伸部172自所述填充部171的底部及侧壁向所述有源区12内延伸的尺寸d介于0.1nm～50nm。
作为示例，所述导电栓塞17的材料可以包括铜、铝、银、锡、掺杂多晶硅等中的至少一种。
作为示例，所述导电栓塞17的填充部171的底部不低于所述第一凹槽19的底部，且不高于所述有源区12的顶面。
综上所述，本发明提供一种半导体器件结构及其制造方法，所述半导体器件结构包括：半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；若干个平行间隔排布的字线，位于所述半导体衬底内，且所述字线的延伸方向与所述有源区的延伸方向成第一角度；若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线的上；所述位线的第三部分位于相邻所述字线之间，且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；导电栓塞，所述导电栓塞包括填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述导电栓塞和所述有源区之间的接合面为非平面。本发明的半导体器件结构中，通过在位于位线之间的导电栓塞填充部下方增设延伸至位于位线第三部分下方的有源区内的延伸部，可以大大增加导电栓塞与有源区的接触面积，有效改善导电栓塞的电阻，进而提高半导体器件的良率及性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (34)
1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体衬底，形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
导电栓塞，具有填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述导电栓塞和所述有源区之间的接合面为非平面。
2.根据权利要求1所述的半导体器件结构，其特征在于：依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
3.根据权利要求1所述的半导体器件结构，其特征在于：所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述半导体器件结构还包括隔离绝缘层，所述隔离绝缘层位于所述位线的第三部分下方，且位于所述叠层结构与所述半导体衬底之间。
4.根据权利要求3所述的半导体器件结构，其特征在于：所述导线黏附层的材料包含由硅化钨、氮化钛和导电型硅化物的其中一种，所述导线主体层的材料包含钨，所述顶层介质层的材料包含氮化硅。
5.根据权利要求3所述的半导体器件结构，其特征在于：所述侧墙结构包括第一介质层、第二介质层及第三介质层，其中，所述第一介质层覆盖于所述叠层结构的外壁上，所述第二介质层覆盖于所述第一介质层的外壁上，所述第三介质层覆盖于所述第二介质层的外壁上。
6.根据权利要求3所述的半导体器件结构，其特征在于：所述隔离绝缘层的材料包含非导电型掺杂多晶硅。
7.根据权利要求3所述的半导体器件结构，其特征在于：所述半导体器件结构还包括位线接触，所述位线接触位于所述位线的第一部分下方，所述位线接触电连接所述叠层结构与所述有源区。
8.根据权利要求7所述的半导体器件结构，其特征在于：所述位线接触的材料包含导电型掺杂多晶硅。
9.根据权利要求7所述的半导体器件结构，其特征在于：所述位线接触和所述隔离绝缘层的基础材料构成于同一多晶硅层。
10.根据权利要求7所述的半导体器件结构，其特征在于：对应于所述位线的第一部分，所述半导体衬底具有凹槽，由刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构所形成，所述凹槽的宽度大于所述位线接触的宽度，所述位线的所述侧墙结构的至少一介电层填满所述凹槽并连接所述浅沟槽隔离结构。
11.根据权利要求10所述的半导体器件结构，其特征在于：所述导电栓塞的填充部的底部不低于所述凹槽的底部，且不高于所述有源区的顶面。
12.根据权利要求1至11中任一项所述的半导体器件结构，其特征在于：所述延伸部截面的形状包括具有与所述填充部的底部及侧壁相连接的弧形。
13.根据权利要求1至11中任一项所述的半导体器件结构，其特征在于：所述延伸部自所述填充部的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
14.一种半导体器件结构的制造方法，其特征在于，所述半导体器件结构的制造方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
3)于所述半导体衬底的上表面形成若干个平行间隔排布的位线；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第一角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间，且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
4)于所述半导体衬底上形成填充介质层，所述填充介质层覆盖于所述字线上并填满相邻所述位线之间的间隙；
5)于所述位线之间的所述填充介质层内形成接触孔，所述接触孔包括填充孔以及由所述接触孔侧向延伸的延伸孔，其中，至少一所述接触孔的所述填充孔位于一所述位线的第三部分与与其相邻的另一所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸孔由所述填充孔的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述填充孔与所述有源区之间的接合面为非平面；
6)于所述接触孔内填充导电材料，所述导电材料填满所述接触孔以形成所述导电栓塞。
15.根据权利要求14所述的半导体器件结构的制造方法，其特征在于：步骤3)包括如下步骤：
3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述叠层结构的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；
3-2)于所述叠层结构的外围形成侧墙结构。
16.根据权利要求15所述的半导体器件结构的制造方法，其特征在于：步骤3-1)之前还包括如下步骤：
刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构以形成凹槽，所述凹槽与步骤5)中形成的所述填充孔相邻近；
于所述凹槽底部及所述半导体衬底上形成多晶硅层，所述多晶硅层定义出所述叠层结构的位置及形状；所述多晶硅层位于所述凹槽底部的部分即为所述位线与所述有源区相连接的位线接触；
将所述多晶硅层对应于所述位线的第三部分下方的部分进行掺杂以形成隔离绝缘层。
17.根据权利要求16所述的半导体器件结构的制造方法，其特征在于：步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构的外围形成覆盖所述叠层结构外壁的第一介质层；
3-2-2)于所述第一介质层的外围形成覆盖所述第一介质层外壁的第二介质层；
3-2-3)于所述第二介质层的外围形成覆盖所述第二介质层外壁的第三介质层。
18.根据权利要求17所述的半导体器件结构的制造方法，其特征在于：步骤3-2-1)中，所述第一介质层填满所述凹槽，形成所述第一介质层的同时，于所述半导体衬底裸露的上表面形成钝化层。
19.根据权利要求14所述的半导体器件结构的制造方法，其特征在于：步骤3)中形成的所述位线中，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿各所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
20.根据权利要求14至19中任一项所述的半导体器件结构的制造方法，其特征在于：步骤5)包括如下步骤：
5-1)去除位于所述位线之间所述填充介质层，位于一所述位线的第三部分与与其相邻的另一所述位线的第一部分之间的部分所述有源区及部分所述浅沟槽隔离结构以形成所述填充孔；
5-2)自所述填充孔的底部及侧壁继续刻蚀位于所述位线的第三部分下方的所述有源区，以形成所述延伸孔。
21.根据权利要求20所述的半导体器件结构的制造方法，其特征在于：步骤5-2)中，采用各向同性刻蚀工艺形成所述延伸孔。
22.根据权利要求21所述的半导体器件结构的制造方法，其特征在于：各向同性刻蚀工艺中形成的所述延伸孔自所述填充孔的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
23.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体衬底，形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向成第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度；每一所述位线具有第一部分、第二部分及第三部分；其中，所述位线的第一部分位于相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于相邻所述字线之间且与相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；所述半导体衬底具有第一凹槽，位于所述位线的第一部分底部；所述半导体衬底还具有第二凹槽，位于所述位线的第一部分与相邻所述位线的第三部分之间的所述有源区内，所述第二凹槽与所述第一凹槽相邻近；
导电栓塞，具有填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，并填满所述第二凹槽，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的底部及侧壁延伸至所述位线的第三部分下方的所述有源区内，使所述导电栓塞和所述有源区之间的接合面为非平面。
24.根据权利要求23所述的半导体器件结构，其特征在于：依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸与所述有源区沿所述字线延伸方向的宽度尺寸的两者和。
25.根据权利要求23所述的半导体器件结构，其特征在于：所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层。
26.根据权利要求25所述的半导体器件结构，其特征在于：所述叠层结构的一介质层填满所述第一凹槽并连接所述浅沟槽隔离结构。
27.根据权利要求26所述的半导体器件结构，其特征在于：所述侧墙结构包括第一介质层、第二介质层及第三介质层，其中，所述第一介质层覆盖于所述叠层结构的外壁上，且填满所述第一凹槽，所述第二介质层覆盖于所述第一介质层的外壁上，所述第三介质层覆盖于所述第二介质层的外壁上。
28.根据权利要求25所述的半导体器件结构，其特征在于：所述半导体器件结构还包括隔离绝缘层，所述隔离绝缘层位于所述位线的第三部分下方，且位于所述叠层结构与所述半导体衬底之间。
29.根据权利要求28所述的半导体器件结构，其特征在于：所述半导体器件结构还包括位线接触，所述位线接触位于所述第一凹槽内，且所述位线的第一部分下方，所述位线接触电连接所述叠层结构与位于所述第一凹槽底部的所述有源区。
30.根据权利要求29所述的半导体器件结构，其特征在于：所述位线接触的材料包含导电型掺杂多晶硅，所述隔离绝缘层的材料包含非导电型掺杂多晶硅。
31.根据权利要求30所述的半导体器件结构，其特征在于：所述位线接触和所述隔离绝缘层的基础材料构成于同一多晶硅层。
32.根据权利要求23所述的半导体器件结构，其特征在于：所述导电栓塞的填充部的底部不低于所述第一凹槽的底部，且不高于所述有源区的顶面。
33.根据权利要求23至32中任一项所述的半导体器件结构，其特征在于：所述延伸部截面的形状包括具有与所述填充部的底部及侧壁相连接的弧形。
34.根据权利要求23至32中任一项所述的半导体器件结构，其特征在于：所述延伸部自所述填充部的底部及侧壁向所述有源区内延伸的尺寸介于0.1nm～50nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711480625.2A CN108231738A (zh) | 2017-12-29 | 2017-12-29 | 半导体器件结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711480625.2A CN108231738A (zh) | 2017-12-29 | 2017-12-29 | 半导体器件结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108231738A true CN108231738A (zh) | 2018-06-29 |
Family
ID=62646271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711480625.2A Pending CN108231738A (zh) | 2017-12-29 | 2017-12-29 | 半导体器件结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108231738A (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110931485A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| CN110957320A (zh) * | 2018-09-27 | 2020-04-03 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN111081681A (zh) * | 2019-12-31 | 2020-04-28 | 长江存储科技有限责任公司 | 电迁移测试结构及其形成方法 |
| CN112018076A (zh) * | 2020-07-28 | 2020-12-01 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
| CN112151447A (zh) * | 2019-06-27 | 2020-12-29 | 福建省晋华集成电路有限公司 | 半导体元件及其制造方法 |
| WO2022033092A1 (zh) * | 2020-08-13 | 2022-02-17 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| WO2024092947A1 (zh) * | 2022-10-31 | 2024-05-10 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11991874B2 (en) | 2020-08-13 | 2024-05-21 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1855421A (zh) * | 2005-04-18 | 2006-11-01 | 力晶半导体股份有限公司 | 具有自行对准导线的结构及其制造方法 |
| CN1862764A (zh) * | 2005-05-10 | 2006-11-15 | 茂德科技股份有限公司 | 形成沟槽电容于衬底的方法及沟槽电容 |
| CN101236985A (zh) * | 2007-02-02 | 2008-08-06 | 旺宏电子股份有限公司 | 一种具有共平面电极表面的存储单元装置及其制造方法 |
| CN101241880A (zh) * | 2007-02-09 | 2008-08-13 | 奇梦达股份公司 | 集成半导体存储装置的制造方法及相应的半导体存储装置 |
| CN103871969A (zh) * | 2014-03-06 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 电可擦可编程只读存储器及其形成方法、擦除方法 |
-
2017
- 2017-12-29 CN CN201711480625.2A patent/CN108231738A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1855421A (zh) * | 2005-04-18 | 2006-11-01 | 力晶半导体股份有限公司 | 具有自行对准导线的结构及其制造方法 |
| CN1862764A (zh) * | 2005-05-10 | 2006-11-15 | 茂德科技股份有限公司 | 形成沟槽电容于衬底的方法及沟槽电容 |
| CN101236985A (zh) * | 2007-02-02 | 2008-08-06 | 旺宏电子股份有限公司 | 一种具有共平面电极表面的存储单元装置及其制造方法 |
| CN101241880A (zh) * | 2007-02-09 | 2008-08-13 | 奇梦达股份公司 | 集成半导体存储装置的制造方法及相应的半导体存储装置 |
| CN103871969A (zh) * | 2014-03-06 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 电可擦可编程只读存储器及其形成方法、擦除方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110931485A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| CN110931485B (zh) * | 2018-09-20 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| CN110957320A (zh) * | 2018-09-27 | 2020-04-03 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN110957320B (zh) * | 2018-09-27 | 2024-05-21 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN112151447A (zh) * | 2019-06-27 | 2020-12-29 | 福建省晋华集成电路有限公司 | 半导体元件及其制造方法 |
| CN112151447B (zh) * | 2019-06-27 | 2024-05-28 | 福建省晋华集成电路有限公司 | 半导体元件及其制造方法 |
| CN111081681A (zh) * | 2019-12-31 | 2020-04-28 | 长江存储科技有限责任公司 | 电迁移测试结构及其形成方法 |
| CN112018076A (zh) * | 2020-07-28 | 2020-12-01 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
| WO2022033092A1 (zh) * | 2020-08-13 | 2022-02-17 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US11991874B2 (en) | 2020-08-13 | 2024-05-21 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
| WO2024092947A1 (zh) * | 2022-10-31 | 2024-05-10 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108172620B (zh) | 半导体器件结构及其制造方法 | |
| CN108231738A (zh) | 半导体器件结构及其制造方法 | |
| TWI527153B (zh) | 具有氣隙之半導體裝置及其製造方法 | |
| CN109003938A (zh) | 半导体接触结构、存储器结构及其制备方法 | |
| KR102358460B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| KR20130110816A (ko) | 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법 | |
| US11088040B2 (en) | Cell-like floating-gate test structure | |
| CN102339830A (zh) | 半导体器件及其制造方法 | |
| TW201814921A (zh) | 半導體裝置及其製造方法 | |
| US8623727B2 (en) | Method for fabricating semiconductor device with buried gate | |
| CN108110005A (zh) | 晶体管结构、存储单元阵列及其制备方法 | |
| CN108063140A (zh) | 晶体管结构、存储单元阵列及其制备方法 | |
| CN211017075U (zh) | 半导体存储器件 | |
| CN207852674U (zh) | 晶体管及存储单元阵列 | |
| US10770464B2 (en) | Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same | |
| US11056175B1 (en) | Semiconductor device and manufacturing method thereof | |
| CN106356299A (zh) | 具有自我对准间隙壁的半导体结构及其制作方法 | |
| US20120217554A1 (en) | Semiconductor device and method for fabricating the same | |
| US20150214234A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100439034B1 (ko) | 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법 | |
| CN108987276B (zh) | 用于形成自对准接触物的扩大牺牲栅极覆盖物 | |
| CN102097374A (zh) | 相变随机存储器及其制作方法 | |
| US11264292B2 (en) | Cell-like floating-gate test structure | |
| EP1804294A1 (en) | Method for manufacturing non volatile memory cells | |
| TW202123424A (zh) | 記憶裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181009 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: Changxin Storage Technology Co., Ltd. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: Ever power integrated circuit Co Ltd |
|
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180629 |