CN1855421A - 具有自行对准导线的结构及其制造方法 - Google Patents

Abstract

一种具有自行对准导线的结构及其制造方法，首先，提供一基底，此基底中已形成多个隔离结构，且隔离结构突出于基底表面，而相邻隔离结构间定义出一有源区，此有源区中已形成多个元件。接着，于基底上形成一导体材料层以覆盖隔离结构与有源区。之后，以隔离结构为移除终止层，移除部分导体材料层至暴露出隔离结构表面，而在有源区上自行形成多个导线以电连接元件。当元件的尺寸往下限缩时，自行对准导线的尺寸将不会受到光刻工艺的设计定律的限制，而可以有效地电连接半导体元件。

Description

具有自行对准导线的结构及其制造方法

技术领域

本发明涉及一种半导体元件与半导体工艺，特别是涉及一种具有自行对准导线(self-aligned conductive line)的结构及其制造方法。

背景技术

现代半导体工业将许多电子元件与导线，利用半导体工艺制作于硅晶片基底当中。并且，由于光刻蚀刻工艺的导入，而可以将许多电子元件与导线缩小并制作于硅晶片上，以制作具有各式各样功能的半导体元件。

以在硅晶片上制作存储器为例，于硅晶片上制作完成存储单元后，必须再制作导线(字线)以连接各个存储单元，以使其正常运作。

图1A为一闪存阵列的上视示意图。请参照图1A，此闪存阵列的隔离结构110为条状布局，隔离结构110用以定义出有源区120，而在有源区120中已形成多个存储单元(未绘示)。导线140a(字线)制作于有源区120之上，以电连接各个存储单元。关于导线140a的作法，现有技术利用光刻蚀刻技术来加以制作。

图1B与图1C为图1A中沿着A-A’剖面线的剖面，绘示导线的制作流程的剖面示意图，请共同参照图1B与图1C。如图1B所绘示，在基底100中已经形成多个条状布局的隔离结构110，隔离结构110之间定义出有源区120，且在有源区120中已经形成多个存储单元元件(未绘示)。于形成隔离结构110之时，一垫氧化层130残留覆盖在有源区120上。接着，为了使不同层间的元件不会在未加电压的情形下，即产生短路现象，所以必须形成一层间介电层135(interlayer dielectric，ILD)于有源区120上，再继续于层间介电层135上制作导线或其它元件结构。

一般而言，于层间介电层135上制作导线140a时，先全面性地形成一导体材料层140于基底100上，以覆盖隔离结构110与有源区120、与层间介电层135。接着，再形成图案化光致抗蚀剂层150于导体材料层140上，并利用干式蚀刻工艺160，以图案化光致抗蚀剂层150为蚀刻掩模，蚀刻导体材料层140与层间介电层135，以制作出如图1C所绘示的图案化层间介电层135a，以及各条连接存储单元阵列的导线140a(字线)。

然而，上述的利用光刻蚀刻工艺制作导线140a的方法将会产生下列问题。首先，曝光光线的波长将会限制所能制作的导线140a的尺寸。伴随着元件集成度的提升，且存储单元越来越小的发展趋势，导线140a势必越来越细。而要制作较细的导线140a，所使用的曝光光线的波长必须减短，但是，另一方面，曝光光线的波长又会受限于光刻工艺的光学设计定律(opticaldesign rule)的瓶颈(bottle neck)，所以便无法进行较细尺寸的导线140a的制作。

此外，如果利用光刻工艺定义导线140a的图案，其图案的精确度也会受到曝光精度的影响。换言之，当曝光光掩模的位置或曝光光源的角度有所偏移时，曝光图案的位置亦会随的偏移，因此将会影响到形成导线140a位置的精确度。所以，元件之间的电连接可能会受到影响，而使元件无法正常运作。

发明内容

本发明的目的就是在提供一种具有自行对准导线的结构及其制造方法，其适于制作尺寸较细且位置精确度较高的导线。

基于上述目的或其它目的，本发明提出一种自行对准导线的制造方法，首先，提供一基底，此基底中已形成多个隔离结构，且隔离结构突出于基底表面，而相邻隔离结构间定义出一有源区，此有源区已形成多个元件。接着，于基底上形成一导体材料层以覆盖隔离结构与有源区。之后，以隔离结构为移除终止层，移除部分导体材料层至暴露出隔离结构表面，而在有源区上自行形成多个导线以电连接元件。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导体材料层的材料例如为多晶硅或金属。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导体材料层的形成方法包括物理气相沉积法或化学气相沉积法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的部分导体材料层的移除方法例如为化学机械研磨法或回蚀法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导线例如为存储器阵列中的多个字线。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的隔离结构的形成方法例如为浅沟槽隔离法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的元件例如为多个半导体元件，且此半导体元件例如为沟槽式元件。

本发明再提出一种自行对准导线的制造方法，首先，提供一基底，此基底中已形成多个隔离结构，且隔离结构突出于基底表面，而相邻隔离结构间定义出一有源区，且在有源区中形成多个沟槽式元件。此沟槽式元件例如包括一穿隧氧化层、一控制栅极、两浮置栅极以及一介电层，其中，穿隧氧化层形成于有源区中的一沟槽表面。两浮置栅极形成于控制栅极的两侧。介电层形成于控制栅极与两浮置栅极之间并覆盖其上。接着，于基底上形成一导体材料层以覆盖隔离结构与有源区。之后，以隔离结构为移除终止层，移除部分导体材料层至暴露出隔离结构表面，而在有源区上形成一导线以电连接有源区中的多个沟槽式元件。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导体材料层的材料例如为多晶硅或金属。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导体材料层的形成方法包括物理气相沉积法或化学气相沉积法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的部分导体材料层的移除方法例如为化学机械研磨法或回蚀法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的导线例如为存储器阵列中的多个字线。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的隔离结构的形成方法例如为浅沟槽隔离法。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的隔离结构高于沟槽式元件的顶面。

依照本发明的优选实施例所述的自行对准导线的制造方法，上述的沟槽式元件例如还包括一埋入式位线，配置于沟槽的基底中，且控制栅极位于埋入式位线的上方。

本发明又提出一种具有自行对准导线的结构，包括一基底、多个隔离结构以及一导线。隔离结构位于基底中，且每一隔离结构具有一凸出部，此凸出部突出于基底的表面，且两凸出部间形成一间隙，相邻隔离结构间定义出一有源区，而有源区中具有多个元件。且导线位于间隙中，并覆盖在有源区上，以电连接多个元件，且导线的表面与隔离结构同高。

依照本发明的优选实施例所述的自行对准导线的结构，上述导线的材料例如为多晶硅或金属。

依照本发明的优选实施例所述的自行对准导线的结构，上述元件例如包括多个半导体元件，且此半导体元件例如为沟槽式元件。

本发明提出一种半导体结构，包括基底、沟槽式元件隔离结构以及导线。隔离结构位于基底中，且每一隔离结构具有一凸出部，此凸出部突出于基底的表面，且两凸出部间形成一间隙。相邻隔离结构间定义出一有源区。沟槽式元件位于有源区中，每一沟槽式元件包括一穿隧氧化层、一控制栅极、二浮置栅极以及一介电层。穿隧氧化层配置于有源区的一沟槽表面。二浮置栅极配置于控制栅极的两侧。介电层位于控制栅极与两浮置栅极之间并覆盖于其上。导线位于间隙中并覆盖在有源区上以电连接多个沟槽式元件，且导线的表面与隔离结构同高。

依照本发明的优选实施例所述的半导体结构，上述的导线为位线。

依照本发明的优选实施例所述的半导体结构，上述的隔离结构为浅沟槽隔离结构。

依照本发明的优选实施例所述的半导体结构，上述的沟槽式元件例如更包括一源极/漏极区，位于沟槽的基底中，且位于控制栅极的下方。

依照本发明的优选实施例所述的半导体结构，上述的沟槽式元件例如还包括一埋入式位线，位于沟槽的基底中，且位于控制栅极的下方。

本发明利用已经制作于基底上并定义出有源区的隔离结构，以突出基底的隔离结构为移除终止层，再全面性地沉积一层导体材料层于基底上后，移除部分导体材料层至暴露出隔离结构表面。因此，可以在有源区上自行形成多个导线以电连接有源区中的半导体元件，并适于制作尺寸较细且位置精确度较高的自行对准导线。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。

附图说明

图1A为一闪存阵列的上视示意图。

图1B与图1C为图1A中沿着A-A’剖面线的剖面，绘示导线的制作流程的剖面示意图。

图2A～2C为本发明优选实施例中一种自行对准导线的制造流程剖面图，其剖面方向如图1中的沿A-A’剖面线的方向。

图2D绘示为本发明另一优选实施例中一种具有自行对准导线的结构。

图3A为一具有沟槽式元件的阵列的上视示意图。

图3B为图3A中沿B-B’剖面线的剖面，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的剖面示意图。

简单符号说明

100：基底

110：隔离结构

120：有源区

130：垫氧化层

135：层间介电层

135a：图案化层间介电层

140：导体材料层

140a：导线

150：图案化光致抗蚀剂层

160：干式蚀刻工艺

200：基底

210、212：隔离结构

212a：凸出部

220：有源区

230：垫氧化层

240：导体材料层

240a：导线

300：沟槽式元件

310：隔离结构

320：基底

330：有源区

340：控制栅极

350a、350b：浮置栅极

360：掺杂区

370：穿隧氧化层

380：栅间介电层

390：介电层

395：导体材料层

395a导线

d1、d2：厚度

A-A’、B-B’：剖面线

具体实施方式

【第一实施例】

图2A～2C为本发明优选实施例中一种自行对准导线的制造流程剖面图，其剖面方向如图1中的沿A-A’剖面线的方向，请共同参照图2A～2C。

请参照图2A，首先，提供基底200，此基底200中已形成多个隔离结构210，且隔离结构210突出于基底200表面，而相邻隔离结构210间定义出一有源区220，此有源区220中已形成多个元件(未绘示)，且隔离结构210远高于元件。在一优选实施例中，隔离结构210为条状布局，且隔离结构210的形成方法例如为浅沟槽隔离法(STI)。条状布局的隔离结构210之间定义出有源区220，而在有源区220中具有多个半导体元件，而此半导体元件例如为沟槽式元件(未绘示)。

另外，垫氧化层230位于基底200上并覆盖有源区220，此垫氧化层230可增加导体材料层240与基底200的附着性。

接着，请继续参照图2B，于基底200上形成一层导体材料层240以覆盖隔离结构210与有源区220。在一优选实施例中，导体材料层240的材料例如为多晶硅或金属，而导体材料层240的形成方法例如为物理气相沉积法(physical vapor deposition，PVD)或化学气相沉积法(chemical vapordeposition，CVD)。

之后，请参照图2C，以隔离结构210为移除终止层，移除部分导体材料层240至暴露出隔离结构210的表面，而在有源区220上自行形成多个导线240a以电连接元件。在一优选实施例中，部分导体材料层240的移除方法例如为化学机械研磨法(chemical mechanical polishing，CMP)或回蚀法(etching back)，且所形成的导线240a例如为存储器阵列中的字线(word line，WL)，以电连接位于有源区220中的多个存储单元(未绘示)。

值得注意的是，由于隔离结构210的顶面远高于基底200的表面，并且隔离结构210的顶面至少会高于有源区220中的存储单元，所以当使用化学机械研磨法移除导体材料层240时，研磨垫(未绘示)会先研磨到达隔离结构210，并于此时终止研磨过程，所以在不会伤害到位于有源区220的存储单元的情况下，而在各有源区220上自行形成导线240a。

图2D绘示为本发明另一优选实施例中一种具有自行对准导线的结构。请参照图2D，此具有自行对准导线的结构，例如包括一基底200、多个隔离结构212以及一导线240a。

隔离结构212位于基底200中，且每一隔离结构212具有一凸出部212a，此凸出部212a突出于基底200的表面，且两凸出部212a间形成一间隙，且相邻隔离结构212间定义出一有源区220，而有源区220中具有多个元件(未绘示)。导线240a位于间隙中，并覆盖在有源区220上，以电连接多个元件，且导线240a的表面与隔离结构212同高。

值得注意的是，隔离结构212的顶面远高于基底200的表面，在一实施例中，隔离结构212的剖面形状例如为“凸”形。如此一来，可利用隔离结构212的突出部212a，作为利用化学机械研磨法移除导体材料层时的移除终止层。所以，当研磨垫研磨到凸出部212a的顶面时即终止研磨，并进而形成自行对准的导线240a。

在本发明的一实施例中，导线240a的材料例如为多晶硅或金属。元件例如包括多个半导体元件，而此半导体元件例如为沟槽式元件。

为进一步说明上述的自行对准字线的制作方法，可实际应用于一沟槽式元件的制作，以下以另一第二实施例中的制作连接沟槽式元件的导线的过程来加以说明。

【第二实施例】

图3A为一具有沟槽式元件的阵列的上视示意图，图3B为图3A中沿B-B’剖面线的剖面，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的剖面示意图。请共同参照图3A与图3B。

如图3A与图3B所绘示，首先，提供一基底320，此基底320中已形成多个隔离结构310，且隔离结构310突出于基底320表面，而相邻隔离结构310间定义出一有源区330，且在有源区330中形成多个沟槽式元件300，此沟槽式元件300的形成方法，本领域技术人员可以知道其制作方法，在此不予以赘述。

请参照图3B，在本发明的一实施例中，沟槽式元件300例如为一沟槽式快闪存储单元，且沟槽式元件300至少包括一穿隧氧化层370、一控制栅极340、两浮置栅极350a、350b以及一介电层390等。

其中，穿隧氧化层370形成于有源区330中的一沟槽表面。两浮置栅极350a、350b形成于控制栅极340的两侧。介电层390形成于控制栅极340与两浮置栅极350a、350b之间并覆盖其上。在一优选实施例中，沟槽式元件300例如还包括一掺杂区360，形成于沟槽的基底320中，此掺杂区360可以是在一个沟槽式元件300中的源极/漏极区，而在一元件阵列中，此掺杂区360可以是连接各个沟槽式元件300的一埋入式位线。控制栅极340位于掺杂区360的上方。另外，在控制栅极340与两浮置栅极350a、350b之间，也可设置栅间介电层380。

接着，在导线395a(字线)的制作上，即可利用第一实施例的自行对准导线的制作方法。

也就是于基底320上形成一导体材料层395以覆盖隔离结构310与有源区330。之后，再以隔离结构310为移除终止层，移除部分导体材料层395至暴露出隔离结构310表面，而在有源区330上形成一导线395a以电连接有源区330中的多个沟槽式元件300，且导线395a与隔离结构310的表面同高。

为了更详细地说明，请同时参照图3A与图3B，由于隔离结构310以条状分布且远高于基底320，且隔离结构310至少会高于沟槽式元件300的顶面，而隔离结构的厚度为d2。接着，在基底320上可全面形成一厚度为d1+d2的导体材料层395，以覆盖隔离结构310与有源区330。在一优选实施例中，导体材料层395的材料例如为多晶硅或金属，而导体材料层395的形成方法例如为物理气相沉积法或化学气相沉积法。

之后，再以隔离结构310为移除终止层，移除了如图3B所绘示的d1厚度的部分导体材料层395，直到至暴露出隔离结构310的表面，也就是约到达隔离结构310的厚度d2。因此，导线395a即可在有源区330上自行形成以电连接元件。在一优选实施例中，部分导体材料层395的移除方法例如为化学机械研磨法或回蚀法，所形成的自行对准导线395a将可电连接位于有源区330中的多个沟槽式元件300。

接着说明本发明的一优选实施例的一种半导体元件的结构。请同时参照图3A与图3B，本发明的半导体元件的结构包括基底320、沟槽式元件300、多个隔离结构310以及导线395a。

隔离结构310位于基底320中，且每一隔离结构310具有如图2D所绘示的凸出部，此凸出部突出于基底320的表面，且两凸出部间形成一间隙。在本发明的一实施例中，隔离结构310例如为浅沟槽隔离结构。相邻隔离结构310间定义出一有源区330。

沟槽式元件300位于有源区330中。此沟槽式元件300例如包括一穿隧氧化层370、一控制栅极340、二浮置栅极350a、350b以及一介电层390。穿隧氧化层370配置于有源区330的一沟槽表面。二浮置栅极350a、350b配置于控制栅极340的两侧。介电层390位于控制栅极340与两浮置栅极350a、350b之间并覆盖于其上。另外，在控制栅极340与两浮置栅极350a、350b之间，也可设置栅间介电层380。在一优选实施例中，沟槽式元件300例如还包括一掺杂区360，配置于沟槽的基底320中。此掺杂区360可以是在一个沟槽式元件300中的源极/漏极区，其位于沟槽的基底320中，且位于控制栅极360的下方。而在一元件阵列中，此掺杂区360可以是连接各个沟槽式元件300的一埋入式位线，其位于沟槽的基底320中，且位于控制栅极340的下方。

导线395a位于间隙中并覆盖在有源区330上以电连接多个沟槽式元件300，且导线395a的表面与隔离结构310同高。在本发明的一优选实施例中，导线395a为位线。且导线395a的制作方法已如第二实施例中所述，在此将不再予以重述。

综上所述，本发明具有下列优点：

(1)本发明的自行对准导线的制造方法，是利用已形成于基底上，且远高于基底的隔离结构作为移除导体材料层的移除终止层，所以在移除过程进行后，即可形成自行对准导线，而用以电连接半导体元件。

(2)本发明的自行对准导线的制造方法也适用于连接制作于沟槽中的沟槽式元件。

(3)本发明的具有自行对准导线的结构，由于其具有远突出于基底表面的隔离结构，因此其可作为移除导体材料层时的移除终止层，而不至于伤害到已形成于有源区的元件。

(4)本发明的半导体结构，具有远高于基底表面的隔离结构，因此可在相邻隔离结构间定义的有源区，制作沟槽式元件，并因为隔离结构远高于基底，还可利用隔离结构制作自行对准导线，以电连接沟槽式元件。

(5)本发明可制作尺寸小且位置精确度高的导线，用以连接微小化的半导体元件。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (26)

1、一种自行对准导线的制造方法，包括：

提供一基底，该基底中已形成多个隔离结构，且该些隔离结构突出于该基底表面，而相邻该些隔离结构间定义出一有源区，该有源区中已形成多个元件；

于该基底上形成一导体材料层以覆盖该些隔离结构与该有源区；以及

以该些隔离结构为移除终止层，移除部分该导体材料层至暴露出该些隔离结构表面，而在该有源区上形成多个导线以电连接该些元件。

2、如权利要求1所述的自行对准导线的制造方法，其中该导体材料层的材料包括多晶硅或金属。

3、如权利要求1所述的自行对准导线的制造方法，其中该导体材料层的形成方法包括物理气相沉积法或化学气相沉积法。

4、如权利要求1所述的自行对准导线的制造方法，其中部分该导体材料层的移除方法包括化学机械研磨法或回蚀法。

5、如权利要求1所述的自行对准导线的制造方法，其中该些导线为字线。

6、如权利要求1所述的自行对准导线的制造方法，其中该些隔离结构的形成方法包括浅沟槽隔离法。

7、如权利要求1所述的自行对准导线的制造方法，其中该些元件包括多个半导体元件。

8、如权利要求7所述的自行对准导线的制造方法，其中该些半导体元件包括沟槽式元件。

9、一种自行对准导线的制造方法，包括：

提供一基底，该基底中已形成多个隔离结构，且该些隔离结构突出于该基底表面，而相邻该些隔离结构间定义出一有源区，且在该有源区中形成多个沟槽式元件，每一该些沟槽式元件包括：

一穿隧氧化层，形成于该有源区中的一沟槽表面；

一控制栅极；

两浮置栅极，形成于该控制栅极的两侧；

一介电层，形成于该控制栅极与两该些浮置栅极之间并覆盖其上；

于该基底上形成一导体材料层以覆盖该些隔离结构与该有源区；以及

以该些隔离结构为移除终止层，移除部分该导体材料层至暴露出该些隔离结构表面，而在该有源区上形成一导线以电连接该有源区中的该些沟槽式元件。

10、如权利要求9所述的自行对准导线的制造方法，其中该导体材料层的材料包括多晶硅或金属。

11、如权利要求9所述的自行对准导线的制造方法，其中该导体材料层的形成方法包括物理气相沉积法或化学气相沉积法。

12、如权利要求9所述的自行对准导线的制造方法，其中部分该导体材料层的移除方法包括化学机械研磨法或回蚀法。

13、如权利要求9所述的自行对准导线的制造方法，其中该导线为字线。

14、如权利要求9所述的自行对准导线的制造方法，其中该些隔离结构的形成方法包括浅沟槽隔离法。

15、如权利要求9所述的自行对准导线的制造方法，其中该些隔离结构高于该些沟槽式元件的顶面。

16、如权利要求9所述的自行对准导线的制造方法，其中每一该些沟槽式元件还包括一埋入式位线，配置于该沟槽的该基底中。

17、如权利要求16所述的自行对准导线的制造方法，其中该控制栅极位于该埋入式位线的上方。

18、一种具有自行对准导线的结构，包括：

一基底；

多个隔离结构，而该些隔离结构位于该基底中，且每一该些隔离结构具有一凸出部，该凸出部突出于该基底的表面，且两该些凸出部间形成一间隙，相邻该些隔离结构间定义出一有源区，而该有源区中具有多个元件；以及

一导线，位该间隙中，并覆盖在该有源区上，以电连接该些元件，且该导线的表面与该些隔离结构同高。

19、如权利要求18所述的具有自行对准导线的结构，其中该导线的材料包括多晶硅或金属。

20、如权利要求18所述的具有自行对准导线的结构，其中该些元件包括多个半导体元件。

21、如权利要求18所述的具有自行对准导线的结构，其中该些半导体元件包括沟槽式元件。

22、一种半导体结构，包括：

一基底；

多个隔离结构，而该些隔离结构位于该基底中，且每一该些隔离结构具有一凸出部，该凸出部突出于该基底的表面，且两该些凸出部间形成一间隙，相邻该些隔离结构间定义出一有源区；

多个沟槽式元件，位于该有源区中，每一该些沟槽式元件包括：

一穿隧氧化层，配置于该有源区的一沟槽表面；

一控制栅极；

二浮置栅极，配置于该控制栅极的两侧；

一介电层，位于该控制栅极与两该些浮置栅极之间并覆盖于其上；以及

一导线，位于该间隙中并覆盖在该有源区上以电连接该些沟槽式元件，且该导线的表面与该些隔离结构同高。

23、如权利要求22所述的半导体结构，其中该导线为位线。

24、如权利要求22所述的半导体结构，其中该些隔离结构为浅沟槽隔离结构。

25、如权利要求22所述的半导体结构，其中每一该些沟槽式元件还包括一源极/漏极区，位于该沟槽的该基底中，且位于该控制栅极的下方。

26、如权利要求22所述的半导体结构，其中每一该些沟槽式元件还包括一埋入式位线，位于该沟槽的该基底中，且位于该控制栅极的下方。

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