CN1725491A - 半导体装置 - Google Patents

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Abstract

提供一种抑制由光邻近效应引起的晶体管的栅极长度不均匀的半导体装置。本发明的半导体装置，横跨P型扩散区域、N型扩散区域以及元素分离区域形成，备有：具有位于扩散区域上的栅极电极单元(G21a～G21c)和位于元素分离区域上的栅极布线单元(G22a～G22c)的多个栅极多晶硅膜(G20a～G20c)。并且，贯通层间绝缘膜，设有连接在栅极布线单元(G22a～G22c)的栅极触点(C23a～C23c)，连接在各栅极触点(C23a～C23c)的布线(M21)。栅极触点(C23a～C23c)的直径R比栅极多晶硅膜(G20)的栅极长度L大。

Description

半导体装置
技术领域
本发明涉及具有微细化的晶体管的半导体装置，尤其是关于光邻近效应措施。
背景技术
半导体集成电路(LSI)设计中的传输延迟时间的不均匀的主要原因是工作电源电压、温度、工艺上的不均匀等。作为LSI必须设计成即使在最恶劣的情况下也能够保障其工作。晶体管的要素中特别是栅极长度是规定晶体管工作的重要要素，栅极长度的不均匀的影响，在工艺上的不均匀中占有非常大的比例。伴随着晶体管的微细化发展，栅极长度不断变短，栅极长度的不均匀度在变大。因此，传输延迟时间的不均匀度变大，由于设计差距变大，提供高性能的LSI变得困难。
另外，一般地，在半导体制造工艺中，通过反复进行包含抗蚀剂涂布、曝光、显影的光刻法(photolithography照相平板印刷术)工艺，通过利用抗蚀剂掩模进行要素图案形成的蚀刻工艺，以及抗蚀剂除去工艺，在半导体基板上形成集成电路。形成晶体管栅极时，也要进行光刻法工序、蚀刻工序、以及抗蚀剂除去工序。该光刻法工序的曝光时，图案尺寸若在曝光波长以下，由于因反射光引起的光邻近效应，设计时的布线图的尺寸和半导体基板上的图案尺寸的误差变大。
作为解决这种问题的技术是采用相位移位掩模的超解像技术，或通过修正在掩模上绘出的电路图案，校正光邻近效应之影响的OPC(OpticalProximity Correction)等技术(例如，参照专利文献1)。然而，由于不能从原理上避免光邻近效应，所以超解像技术和OPC等的制造，仅通过工序技术很难避免，希望有出自设计方面的光邻近效应良好的半导体装置的结构。
〔专利文献〕特开平8-272075号公报。
如前所述，伴随着晶体管的微细化的发展，栅极长度变短，对栅极曝光时，由反射光引起的光邻近效应的影响变大。栅极形成时的光邻近效应因晶体管的栅极布线图图案而产生，不仅成为晶体管间的栅极长度不均匀的原因，也成为沿栅极宽度方向栅极长度不均匀的原因。特别是，在连续的栅极多晶硅膜中，对于具有存在于活性区域的作为晶体管之要素的栅极电极单元、由栅极电极单元延伸至元素分离区域上的栅极布线单元、以及用于形成连接栅极布线和上层的布线的触点的焊盘(pad)单元的情况下，能在焊盘单元和栅极布线单元的边界部位形成的优角，由于光邻近效应会变圆，由于其对活性区域上栅极电极单元的尺寸的影响，即在晶体管的栅极长度上产生误差。
图7(a)、(b)依次分别为，表示以往的半导体装置(例如标准单元)的设计形状的平面图，以及表示以往的半导体装置制造后的形状的平面图。
如图7(a)所示，以往的半导体装置是横跨由STI等所形成元素分离区域围成的P型扩散区域及N型扩散区域而设的。因此，在横跨P型扩散区域、N型扩散区域以及元素分离区域形成的栅极多晶硅膜中，位于P型扩散区域或N型扩散区域表面的部分是栅极电极单元(栅极)G101，位于元素分离区域表面的部分是栅极布线单元G102，在栅极布线单元G102的中央附近被以大面积的矩形状扩大的部分是触点焊盘单元G103，在触点焊盘单元G103上设用于和上层布线连接的触点C103。于是，在P型扩散区域上配置有具有栅极宽度W1、栅极长度L的栅极G101的P型晶体管，在N型扩散区域上配置有具有栅极宽度W2、栅极长度L的栅极G101的N型晶体管。另外，在P型扩散区域和N型扩散区域上分别配置有源·漏极触点C101、C102、C104、C105。
图7(b)表示具有图7(a)所示的设计形状的半导体装置，经过光刻法工序、蚀刻工序以及抗蚀剂除去工序的半导体制造工艺后，实际在半导体基板上形成的形状。如图7(a)所示，在栅极布线单元G102和触点焊盘单元G103的边界部上有优角部分，曝光时，由于光邻近效应使优角会变圆。其结果如图7(b)所示，在触点焊盘单元的附近的扩散区域的一端，栅极长度变为L’+ΔL，会相对由设计尺寸所望的L’产生ΔL的误差。通过将从触点焊盘单元G103到扩散区域的距离做得足够大，可抑制由光邻近效应引起的栅极长度的误差，但相反，半导体装置的面积增大，且因集成度降低而不是现实的方法。
发明内容
本发明的目的为提供一种旨在抑制由光邻近效应引起的栅极长度的不均匀，在微细化工序中也实现高性能的LSI的半导体装置的结构。
本发明的半导体装置，设栅极长度方向尺寸恒定的栅极导体膜，所述栅极导体膜具有位于扩散区域表面的栅极电极单元和位于元素分离区域表面的栅极布线单元，栅极触点的栅极长度方向尺寸做得比栅极布线单元的栅极长度方向尺寸大。
藉此，由于在栅极导体膜的平面形状中不形成优角部分，因而能够得到抑制了由光邻近效应引起的MIS晶体管的栅极长度的不均匀的半导体装置。
对于栅极导体膜是在一个扩散区域上设有多个的情况下，多个设成使得栅极触点分别接触各栅极布线单元，并通过设接触栅极触点的一条布线，能够防止一般的梳形栅极中产生的因光邻近效应引起的MIS晶体管的栅极长度的不均匀，并且发挥同具有梳形栅极的MIS晶体管相同的功能。
另外，对于栅极导体膜是在一个扩散区域表面设有多个的情况下，通过使栅极触点为横跨各栅极布线单元而延伸的共通栅极触点，更加简化构成。
对于栅极导体膜是具有N型多晶硅膜和P型多晶硅膜的情况下，设个别地连接在N型多晶硅膜和P型多晶硅膜的各栅极布线单元的1对的栅极触点，通过设连接在1对的栅极触点的布线，即使存在P-N边界部分的栅极导体膜的断线，也能确保栅极导体膜的电连接。
另外，在本发明的半导体装置中，进而，在各栅极布线单元的表面，还设平面上的面积比栅极触点大的导体焊盘，通过使栅极触点接触导体焊盘，能够防止同时形成栅极触点孔和源·漏极触点孔时向栅极触点孔的元素分离区域的穿透。
根据本发明，由于能够抑制在各种MIS晶体管的光刻法工序中产生的由光邻近效应引起的MIS晶体管的栅极长度的不均匀，可减小设计差距，由此能够提供高性能的LSI。
附图说明
图1(a)、(b)依次分别表示第一实施方式的半导体装置的设计形状的平面图，以及表示第一实施方式的半导体装置制造后的形状的平面图。
图2(a)、(b)、(c)依次分别表示第二实施方式的半导体装置的布线形成前的元素分离区域上的栅极多晶硅膜的形状的平面图、表示布线形成后的栅极多晶硅膜等的形状的剖面图、表示布线形成后的栅极多晶硅膜的形状沿IIc-IIc线的剖面图。
图3(a)、(b)依次分别表示第三实施方式的半导体装置的栅极多晶硅膜的形状的平面图、以及沿IIc-IIc线的剖面图。
图4(a)、(b)依次分别表示第三实施方式的第一变形例的平面图，以及表示第三实施方式的第二变形例的剖面图。
图5(a)～(c)的左图表示第四实施方式的半导体装置的制造工序的一部分的剖面图，右图是表示第四实施方式的半导体装置制造工序的一部分的平面图。
图6(a)、(b)、(c)依次分别表示第四实施方式的变形例所涉及的半导体装置的布线形成前的元素分离区域上的栅极多晶硅膜的形状的平面图、表示布线形成后的栅极多晶硅膜的形状的平面图、表示布线形成后的栅极多晶硅膜等的形状沿VIc-VIc线的剖面图。
图7(a)、(b)依次分别表示以往的半导体装置(例如标准存储单元)的设计形状的平面图、以及表示以往的半导体装置的制造后的形状的平面图。
图中：G0、G10、G20、G30、G40-栅极多晶硅膜，G1、G11、G21、G31、G41-栅极电极单元，G2、G12、G22、G32、G42-栅极布线单元，C3、C13、C23-栅极触点，C1、C2、C4、C5、C6、C23-源·漏极触点，P21-共通栅极触点，31-源·漏极区域，35-侧面壁，36-第1层间绝缘膜，37-第2层间绝缘膜，38-焊盘，39-第3层间绝缘膜，40-栅极触点，41-源·漏极触点。
具体实施方式
(第一实施方式)
以下，参照附图说明关于本发明的第一实施方式。图1(a)、(b)顺次分别表示第一实施方式的半导体装置(例如标准存储单元)的设计形状的平面图、以及表示第一实施方式的半导体装置的制造后的形状的平面图。
如图1(a)所示，第1实施方式的半导体装置，跨接由STI等所形成的元素分离区域围成的P型扩散区域和N型扩散区域而设计的。因此，在跨接P型扩散区域，N型扩散区域以及元素分离区域形成的栅极导体膜的栅极多晶硅膜G0中，位于P型扩散区域或N型扩散区域上的部分是栅极电极单元(栅极)G1，位于元素分离区域上的部分是栅极布线单元G2，在栅极布线单元G2上设有用于同上层布线连接的触点C3。从而，在P型扩散区域上配置具有栅极宽W1，栅极长L的栅极G1的P型晶体管，在N型扩散区域上配置有具有栅极宽W2，栅极长L的栅极G1的N型晶体管。另外，在P型扩散区域以及N型扩散区域上分别配置有源·漏极触点C1、C2、C4、C5。
这里，如图1所示，本实施方式的半导体装置的设计形状的特征为不设在以往的半导体装置中设的栅极布线单元的触点焊盘单元，栅极多晶硅膜G0的平面形状是直线状(长方形)的点。另外，栅极多晶硅膜上的触点C3的直径(特别是栅极长度方向尺寸)，比栅极多晶硅膜G0的栅极长度方向尺寸要大。
图1(b)表示具有图1(a)所示形状的半导体装置，通过光刻法工序，蚀刻工序以及抗蚀剂除去工序的诸半导体装置制造工序后，实际地在半导体基板上所形成的形状。
如图1(b)所示，半导体基板上形成的栅极多晶硅膜G0，保持直线状(长方形)。这样，由于在图1(a)所示的栅极多晶硅膜G0的设计形状中没有优角部分，因而不产生光邻近效应。为此，在本实施方式的半导体装置中，所有元素分离区域、P型扩散区域以及N型扩散区域中，栅极长度方向尺寸成为大约恒定的值L’。
根据本实施方式，若将栅极晶体管膜G0的平面设计形状做成直线状(长方形)，通过固定栅极长度方向尺寸，即使不扩大与活性区域彼此隔离的元素分离区域的宽度，也能够使扩散区域上栅极电极单元G1’的栅极长度方向的尺寸保持固定。因此，在维持高的半导体装置集成度的同时，抑制光邻近效应引起的栅极长度方向尺寸的不均匀。
(第二实施方式)
在第一实施方式中，说明了通过将栅极电极形状做成直线状(长方形)，栅极长度方向的尺寸为恒定，抑制由光邻近效应引起的MIS晶体管的栅极长度的不均匀的结构。
然而，在具有双栅结构的CMOS器件中，在P沟道型MIS晶体管的栅极电极中掺杂P型杂质，在N沟道型MIS晶体管的栅极电极中掺杂P型杂质。也就是说，在位于栅极多晶硅膜中的P型阱区域表面的部分形成N型多晶硅膜，在位于栅极多晶硅膜中的N型阱区域表面的部分形成P型多晶硅膜。因此，在N型多晶硅膜和P型多晶硅膜的边界，若栅极长度方向尺寸比某一值小，多晶硅膜有断线的危险。
因此，在第二实施方式中，说明尽管将多晶硅膜的平面形状做成直线状(长方形)，即使多晶硅膜断线，也能保持电连接的结构。
图2(a)、(b)、(c)依次分别表示第二实施方式的半导体装置的布线形成前的元素分离区域上的栅极多晶硅膜的形状的平面图、表示布线形成后的栅极多晶硅膜及金属布线的形状的剖面图、表示布线形成后的栅极多晶硅膜和金属布线等的形状沿IIc-IIc线的剖面图。在图2(c)中省略了形成触点的层间绝缘膜的图示。
如图2(a)所示，作为栅极长度方向尺寸恒定的直线状(长方形)的栅极导体膜的栅极多晶硅膜G10的栅极布线单元G12，具有位于P型阱区域表面的N型多晶硅膜G12a，以及位于N型阱区域表面的P型多晶硅膜G12b。N型多晶硅膜G12a上设有第1触点C13a，P型多晶硅膜G12b上设有第2触点C13b。第1触点C13a和第2触点C13b的直径比栅极多晶硅膜G10的栅极长度方向的尺寸要大。
如图2(b)、(c)所示，布线形成后，在第1触点C13a和第2触点C13b的上方形成有用于连接两者的金属布线M11。
若借助本实施方式的半导体装置，通过设直线状(长方形)的栅极膜G10，即使N型多晶硅膜G12a和P型多晶硅膜G12b的边界产生断线，通过第1、第2触点C13a、C13b和金属布线M11，也能够确保N型多晶硅膜G12a和P型多晶硅膜G12b的电连接。
这样，对于栅极多晶硅膜G10的平面形状是直线状(长方形)，即使栅极长度方向尺寸恒定的情况下，也能够使P型阱区域和N型阱区域的边界区域上，也就是N型多晶硅膜和P型多晶硅膜的边界区域的栅极多晶硅膜G10的断线得到补偿。
(第三实施方式)
图3(a)、(b)依次分别表示第三实施方式的半导体装置的栅极多晶硅膜和金属布线的形状的平面图、以及沿IIIb-IIIb线的剖面图。在图3(b)中，省略形成触点的层间绝缘膜。
如图3(a)、(b)所示，在本实施方式中，采用作为梳型栅极的替代的多个直线状(长方形)栅极多晶硅膜G20a～G20c的各栅极布线单元G21a～G21c通过金属布线M21连接的结构。
第三实施方式的半导体装置，跨接由STI等所形成的元素分离区域围成的N型扩散区域和P型扩散区域而设着。因此，在横跨P型扩散区域，N型扩散区域以及元素分离区域形成的各栅极多晶硅膜G20a～G20c中，位于P型扩散区域或N型扩散区域上的部分是栅极电极单元(栅极)G21a～G21c，位于元素分离区域上的部分是栅极布线单元G22a～G22c。贯通层间绝缘膜，设有连接在栅极布线单元G22a～G22c上的、且用于连接上层布线和栅极多晶硅膜G20a～G20c的栅极触点C23a～C23c，以及连接各栅极触点C23a～C23c的金属布线M21。栅极触点C23a～C23的直径(特别是栅极长度方向尺寸)比栅极多晶硅膜20的栅极长度方向尺寸L大。
另外，在P型扩散区域上配置有具有栅极宽W1，栅极长L的栅极G21a～G21c的P型MIS晶体管，在N型扩散区域上配置有具有栅极宽W2，栅极长L的栅极G21a～G21c的N型MIS晶体管。另外，在P型扩散区域以及N型扩散区域上分别配置有源·漏极触点C26。
在以往的梳型电极结构中，由于在各栅极的连接部分存在必要的优角，在制造过程中，因光邻近效应而使MIS晶体管的栅极长度产生不均匀。与此相对，在本实施方式中，通过借助于各栅极布线单元表面的触点、用金属布线来进行多个栅极多晶硅膜间的电连接，可使各栅极多晶硅膜的形状为直线状(长方形)而使栅极长度方向的尺寸恒定。因而，可以抑制光邻近效应引起的MIS晶体管的长度不均匀度。
另外，第三实施方式对于时钟元件等MIS晶体管的栅极长度容许度严格的元件更适用，从而能够发挥显著的效果。
-第三实施方式的变形例-
图4(a)、(b)依次分别表示第三实施方式的第一变形例的平面图、以及第三实施方式的第二变形例的剖面图。
如图4(a)所示，在第三实施方式的第一变形例的半导体装置中，作为位于P型扩散区域-N型扩散区域的元素分离区域表面的栅极布线单元上的触点的替代，在位于夹持P型扩散区域、N型扩散区域的两侧的元素分离区域表面的栅极布线单元G22a～G22c之上，设有各一对的触点C23a～C23c，并且，在各一对的触点C23a～C23c之上，设有与对各一对的触点C23a～C23c电连接的金属布线M21。栅极多晶硅膜G20a～G20c、P型扩散区域、N型扩散区域以及源·漏极触点C26的结构与第三实施方式相同。
虽然图中未示出，但在P型扩散区域、N型扩散区域的下方，各自形成有N型阱区域，P型阱区域，栅极多晶硅膜G20a～G20c在N型阱区域上为P型多晶硅膜，在P型阱区域上为N型多晶硅膜。从而，在各栅极多晶硅膜G20a～G20c中，在N型阱区域和P型阱区域的中间点附近，存在P型多晶硅膜-N型多晶硅膜的边界。
通过该变形例，同第三实施方式一样，能够抑制如梳形栅极的因光邻近效应引起的MIS晶体管的栅极长度的不均匀。因此，除了第三实施形态的效果之外，同第二实施方式一样，即使N型多晶硅膜和P型多晶硅膜的边界区域产生断线，也能够确保各栅极多晶硅膜G20a～G20c的电连接。
另外，如图4(b)所示，在第三实施方式的第二变形例的半导体装置中，各栅极多晶硅膜G20a～G20c的栅极布线单元G22a～G22c，通过其上形成的共通的栅极触点P21电连接着。也就是说，作为第三实施方式的触点C23a～C23c以及金属布线单元M21的替代，设有共通的栅极触点P21。
通过该变形例，同第三实施方式一样，能够抑制如梳型电极的因光邻近效应引起的MIS晶体管的栅极长度不均匀。
另外，即使存向栅极多晶硅膜G20的双栅极用P型杂质和N型杂质的注入掩模的位置偏离，通过将与共通栅极触点P21的栅极长度方向垂直的方向的尺寸设定为使共通栅极触点P21跨接N型多晶硅膜及P型多晶硅膜的双方，除了第三实施方式的效果以外，同第二实施方式一样，即使N型多晶硅膜和P型多晶硅膜的边界区域产生断线，也能够确保各栅极多晶硅膜G20a～G20c的电连接。
另外，在第三实施方式中，在各栅极布线单元表面形成按后述第四实施方式中形成的焊盘，并设计其焊盘各自到达的多个栅极触点，除了发挥除了第四实施方式的效果之外，也能发挥第三实施方式的效果。
这种情况下，焊盘跨接在N型多晶硅膜和P型多晶硅模的边界区域，即使存在栅极多晶硅膜G20的双栅极用P型杂质和N型杂质的注入掩模的位置偏离，通过将与焊盘的栅极长度方向垂直的方向的尺寸设为使得焊盘跨接N型多晶硅膜及P型多晶硅膜的双方，即使存在栅极多晶硅膜G20的双栅极用P型杂质和N型杂质的注入掩模的位置偏离，同第二实施方式一样，即使N型多晶硅膜和P型多晶硅膜的边界区域产生断线，也能够确保各栅极多晶硅膜G20a～G20c的电连接。
(第四实施方式)
图5(a)～(c)的左图是表示第四实施方式的半导体装置的制造工序的一部分的剖面图，右图是表示第四实施方式的半导体装置的制造工序的一部分的平面图。其中，图5(a)～(c)的左图，依次分别表示右图的Va1-Va1线和Va2-Va2线，Vb1-Vb1线和Vb2-Vb2线，Vc1-Vc1线和Vc2-Vc2线的不同的两个位置(扩散区域和元素分离区域)中的剖面结构。
在图5(a)所示的工序中，形成横跨元素分离区域和活性区域的、宽度恒定而直线形状(长方形)的栅极多晶硅膜G30。位于栅极多晶硅膜G30中活性区域上的部分是栅极电极单元(栅极)G31，位于元素分离区域上的部分是栅极布线单元G32。因此，通过在形成栅极多晶硅膜G30的基板上沉积薄的氧化膜或氮化膜后，对氧化膜或氮化膜进行不同方向的蚀刻，在栅极多晶硅膜G30的侧面上形成侧面壁35。其后，将多晶硅膜G30以及侧面壁35作为掩模，在P沟道型MIS晶体管形成区域形成P型源·漏极区域(P型扩散区域)31a，在N沟道型MIS晶体管形成区域形成N型源·漏极区域(N型扩散区域)31b。其后，在基板上，沉积覆盖栅极多晶硅膜G30和侧面壁35的、由氧化膜形成的第一层间绝缘膜36，通过CMP(化学机械抛光)或干蚀刻进行平坦化处理，使第1层间绝缘膜36，栅极多晶硅膜G30以及侧面壁35的上表面一致。
接下来，在图5(b)所示的工序中，在第1层间绝缘膜36，栅极多晶硅膜G30以及侧面壁35的上面，形成由氧化膜构成的第2层间绝缘膜37，形成贯通第2层间绝缘膜37到达栅极多晶硅膜G30的栅极布线单元G32的孔。该孔具有比栅极多晶硅膜G30的栅极长度方向尺寸以及栅极触点的直径大的直径，并且，横跨栅极多晶硅膜G30的N型多晶硅膜和P型多晶硅膜。其次，通过CMP(化学机械抛光)或干蚀刻进行平坦化处理，在第2层间绝缘膜37的孔处形成由埋入金属膜而形成的焊盘38。
接下来，在图5(c)所示的工序中，形成由覆盖第2层间绝缘膜37和焊盘38的氧化膜构成的第3层间绝缘膜39，并形成贯通第3层间绝缘膜39到达焊盘38的栅极触点孔。此时，同时贯通第3层间绝缘膜39、第2层间绝缘膜37以及第1层间绝缘膜36，形成分别到达P型源·漏极区域31a和N型源·漏极区域31b的源·漏极触点孔。进而，通过用钨之类的填埋各触点孔，形成栅极触点40以及源·漏极触点41a、41b。
通过使栅极多晶硅膜G30作成栅极长度方向尺寸为恒定的直线状(长方形)，直接进行图5(c)所示的工序时，则存在到达栅极布线单元G32的栅极触点孔，贯通第1层间绝缘膜36和元素分离区域而到达阱区域之忧虑。
与此相对，根据本实施方式，在栅极布线单元G32的上面，形成其直径比栅极多晶硅膜的G30的栅极长度方向尺寸和栅极触点的直径大的焊盘38，其后，由于同时形成栅极触点孔和源·漏极触点孔，因此能够以栅极长度方向尺寸为恒定的直线状(长方形)来形成栅极多晶硅膜G30，也能切实防止向栅极触点孔的元素分离区域的穿透。
另外，即使存在栅极多晶硅膜G30的双栅极用P型杂质和N型杂质的注入掩模的位置偏离，通过将焊盘38设得较大以使得焊盘38跨接N型多晶硅膜及P型多晶硅膜的双方，和第二实施方式一样，即使N型多晶硅膜和P型多晶硅膜的边界区域产生断线，也能够确保各栅极多晶硅膜G30的电连接。
-第四实施方式的变形例-
图6(a)、(b)、(c)依次分别表示第四实施方式的变形例所涉及的半导体装置的布线形成前的元素分离区域上的栅极多晶硅膜的形状的平面图、表示布线形成后的栅极多晶硅膜及金属布线的形状的平面图、表示布线形成后的栅极多晶硅膜和金属布线的形状沿VIc-VIc线的剖面图。在图6(c)中，省略了由触点形成的层间绝缘膜的图示。
如图6(a)所示，直线状(长方形)的栅极多晶硅膜G40的栅极布线单元G42，具有位于P型阱区域上的N型多晶硅膜G42a以及位于N型阱区域上的P型多晶硅膜G42b。在N型多晶硅膜G42a的上面隔着焊盘P41a而设有第1触点C43a，在P型多晶硅膜G42b的上面隔着焊盘P41b而设有第2触点C43b。第1、第2触点C43a、C43b的直径R比栅极多晶硅膜G40的栅极长度方向尺寸L要大，焊盘P41a、P41a的直径比第1、第2触点C43a、C43b的直径R大。
如图6(b)、(c)所示，在布线形成后，在第1、第2触点C43a、C43b的表面，形成有用于连接两者的布线41M。
根据本实施方式的半导体装置，通过设直线状(长方形)的栅极多晶硅膜G40，即使在N型多晶硅膜G42a和P型多晶硅膜G42b的边界发生断线，通过第1、第2触点C43a、C43b以及金属布线41M，也能确保N型多晶硅膜G42a和P型多晶硅膜G42b的电连接。
这样，除了第四实施方式的效果之外，栅极多晶硅膜G40的平面形状是直线状(长方形)，即使对于栅极长度方向尺寸为恒定的情况下，也能够补偿P型阱和N型阱的边界区域上，即N型多晶硅膜和P型多晶硅膜的边界区域的栅极多晶硅膜G40的断线。
另外，在所述各实施方式中，作为栅极导体膜设计了栅极多晶硅膜，但本发明的导体膜并不限于多晶硅膜，即使是金属膜、将多晶硅膜和金属膜层叠而成的多晶金属膜等其他的半导体膜，也能发挥与所述各实施方式同样的效果。另外，所述各实施方式中，省略了说明，但适用本发明的情况下，通过所谓的salicade(Self-ALIgn siliCIDEサリサイド)工艺将栅极多晶硅膜的表面以及源·漏极区域的表面做成硅化物化的一般结构。
本发明的半导体装置能够作为各种电子机器中载置的LSI，特别是当作MIS晶体管的栅极长度不均匀性小的、高性能的LSI使用。

Claims (11)

1、一种半导体装置，其特征在于，包括：
半导体基板；
形成于所述半导体基板，作为MIS晶体管形成区域的扩散区域；
围绕所述扩散区域的元素分离区域；
栅极长度方向尺寸恒定的至少一个栅极导体膜，其具有横跨所述扩散区域和元素分离区域形成，位于所述扩散区域的栅极电极单元，以及位于所述元素分离区域的栅极布线单元；
覆盖所述栅极电极的层间绝缘膜；和
栅极触点，其贯通所述层间绝缘膜，连接所述栅极布线单元，并具有比所述栅极布线单元的栅极长度方向尺寸大的栅极长度方向尺寸。
2、根据权利要求1所述的半导体装置，其特征在于，
所述栅极导体膜在一个扩散区域上设多个；
设有多个所述栅极触点，以便分别连接在所述多个栅极导体膜的各栅极布线单元；
还备有形成于所述层间绝缘膜的表面、接触所述多个栅极触点的1条布线。
3、根据权利要求2所述的半导体装置，其特征在于，
还具备设于所述各栅极布线单元表面、其平面上的面积比所述栅极触点大的导体焊盘；
所述栅极触点接触着所述导体焊盘。
4、根据权利要求3所述的半导体装置，其特征在于，
所述栅极导体膜具有包含N型杂质的N型多晶硅膜、和包含P型杂质的P型多晶硅膜；
所述导体焊盘，在所述N型多晶硅膜和P型多晶硅膜的边界部位，横跨着所述N型多晶硅膜和P型多晶硅膜。
5、根据权利要求1所述的半导体装置，其特征在于，
所述栅极导体膜在一个扩散区域的上面设有多个；
所述栅极触点是跨着所述多个栅极导体膜的各个栅极布线单元而延伸的共通栅极触点。
6、根据权利要求5所述的半导体装置，其特征在于，
所述栅极导体膜，具有包含N型杂质的N型多晶硅膜、和包含P型杂质的P型多晶硅膜；
所述共通栅极触点，在所述N型多晶硅膜和所述P型多晶硅膜的边界部位，横跨着所述N型多晶硅膜和P型多晶硅膜。
7、根据权利要求2所述的半导体装置，其特征在于，
所述栅极导体膜，具有包含N型杂质的N型多晶硅膜，和包含P型杂质的P型多晶硅膜；
所述栅极触点，具有个别地连接在所述N型多晶硅膜和P型多晶硅膜的各栅极布线单元的各1对的栅极触点；
所述1条布线连接着所有的所述栅极触点。
8、根据权利要求1所述的半导体装置，其特征在于，
所述栅极导体膜，具有包含N型杂质的N型多晶硅膜、和包含P型杂质的P型多晶硅膜；
所述栅极触点，具有个别地连接在所述N型多晶硅膜和P型多晶硅膜的各栅极布线单元的各1对的栅极触点；
所述1条布线连接着所述1对栅极触点。
9、根据权利要求8所述的半导体装置，其特征在于，
还具备设于所述各栅极布线单元表面、其平面上的面积比所述栅极触点大的导体焊盘；
所述栅极触点接触着所述导体焊盘。
10、根据权利要求1所述的半导体装置，其特征在于，
还具备设于所述各栅极布线单元表面、其平面上的面积比所述栅极触点大的导体焊盘；
所述栅极触点接触着所述导体焊盘。
11、根据权利要求10所述的半导体装置，其特征在于，
还备有贯通所述层间绝缘膜而连接所述扩散区域的源·漏极触点。
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