JP4794030B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、半導体装置に関し、複数のゲート電極が一方向に沿って配列しながら、トランジスタの形成領域上に形成された半導体装置のパターン構成に関するものである。
【0002】
【従来の技術】
一般に、半導体装置内の半導体集積回路を設計する際には、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則のもとに複数組合せることにより、半導体集積回路を構築する。このようにスタンダードセルを複数組合せる手法は、セルベース設計と呼ばれている。
【0003】
スタンダードセルを用いたセルベース設計における半導体集積回路としては、インバータ回路、AND回路、NAND回路をはじめとする単純な基本ゲート回路の他に、フリップフロップ回路などのやや複雑なもの、さらに加算器などの比較的規模の大きいブロック回路など、さまざまな種類の回路が必要に応じて用いられる。
【0004】
セルベース設計のルールとしては、スタンダードセル同士をできるだけ近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、配線帯位置および入出力ピン位置などの統一が図られる。このようなスタンダードセルとして、たとえば図13に示すようなレイアウトパターンを有するスタンダードセルが用いられている。
【0005】
図13は、従来のスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。なお、スタンダードセルの領域を示すものとしてセル枠21を2点鎖線で示す。このスタンダードセルにおいては、ゲート長方向に配置されたゲート電極1,2,3,4と、イオンの注入によって不純物イオンがシリコン基板に導入されて形成される活性領域5,6,7とが設けられている。
【0006】
ゲート電極1〜4は活性領域5〜7上を通過し、ゲート電極1〜4のゲート幅方向の両端部には、所定形状の配線部15、16、17、18が設けられている。
【0007】
活性領域5〜7とゲート電極1〜4とにより囲まれた領域において、トランジスタのソース/ドレイン領域8〜14が規定される。たとえば、ゲート電極1を有するトランジスタは、ソース/ドレイン領域8,9を有し、ゲート電を有するトランジスタは、ソース/ドレイン領域9,10を有する。これら2つのトランジスタは、ソース/ドレイン領域9を共有化した構成となっている。また、ゲート電極3を有するトランジスタは、ソース/ドレイン領域11,12が設けられ、ゲート電極4を有するトランジスタは、ソース/ドレイン領域13,14が設けられる。
【0008】
配線部15〜18は、ゲート電極1〜4を、ゲート電極1〜4の上層に設けられる配線(図示省略)に電気的に接続するため設けられた領域で、通常はこの配線部と配線との間に接続されるコンタクトホールが設けられることにより、ゲート電極1〜4と上層の配線とが接続される。また、ソース/ドレイン領域8〜14も、これらの領域内にコンタクトホールを設け、ゲート電極と同様に、上層の配線に接続される。
【0009】
このように、各トランジスタのゲート電極およびソース/ドレイン領域が上層配線と電気的に接続されることによって論理回路を構成することができる。また、スタンダードセルはこのような構成を有することにより、トランジスタのサイズは、活性領域5〜7およびゲート電極1〜4のゲート幅方向寸法を変化させることによって、任意の大きさに設定することができる。その結果、半導体集積回路の性能を容易に最適化することができる。
【0010】
これに対して、いわゆるゲートアレイ構造の場合は、トランジスタの基本サイズが予め決められているために、その整数倍でしかサイズを調整することはできず、回路の最適化が困難となる。すなわち、セルベースによる設計はゲートアレイによる設計よりも高性能のLSIを実現できるメリットがある。
【0011】
【発明が解決しようとする課題】
しかし近年、素子寸法、配線寸法の微細化が飛躍的に進み、パターン寸法が露光装置の光源の波長以下となっており、これによるパターンの仕上がり寸法のばらつきが問題となり始めている。すなわち、規則的なパターンを露光する場合は、ほぼ同様のサイズで仕上げることができる。しかし、図13に示した従来のゲート電極の構造のように、不規則なパターンを露光する場合は、露光装置から照射される露光光の不規則な干渉による影響のために、各ゲート電極の仕上がり寸法が異なる問題が生じる。
【0012】
たとえば、図13に示すゲート電極2に着目した場合、ゲート電極2の上半分の領域には、左側にゲート電極1が存在し、ゲート電極2の下半分の領域には、左側にゲート電極1は存在しない。この場合、ゲート電極2の上半分と下半分とではゲート電極2の仕上がり寸法が異なってしまう。一般に、ゲート電極においてはゲート長がトランジスタの性能を左右する。ゲート長が設計値よりも長いと、トランジスタがオン状態のときの負荷駆動能力が低下するため、トランジスタの駆動速度が劣化する。逆に、ゲート長が設計値よりも短いと、トランジスタがオフ時のリーク電流が大きくなるために消費電力が増大する。
【0013】
したがって、セルベースによる設計の場合、不規則パターン形状を有するゲート電極の仕上がり寸法がばらつくために、半導体集積回路内のトランジスタの速度劣化、消費電力増加等の性能低下を引起こしてしまう。
【0014】
したがって、この発明の目的は、上記問題点を解決するためになされたものであり、トランジスタの性能低下を抑えるパターン構造を有する半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
この発明に基づいた半導体装置においては、半導体基板に形成された複数のソース/ドレイン領域と、第1の方向に沿って配列され、各々のゲート幅方向は上記第1の方向と垂直な第2の方向と一致する複数のゲート電極とを有するトランジスタ形成領域と、各々は、上記複数のゲート電極のうちの一つと、上記複数のソース/ドレイン領域のうちの二つとにより構成された、複数の電界効果トランジスタとを備える。さらに、上記複数の電界効果トランジスタは、上記複数のソース/ドレイン領域の第2の方向に沿った長さである活性領域幅が異なるものを2種以上含み、上記複数のゲート電極の各々のゲート幅は、最も長い活性領域幅以上に設けられる。
【0016】
このように、ゲート電極の各々のゲート幅が、最も長い活性領域幅以上に設けられることにより、ゲート長方向に隣合うゲート電極においては、活性領域幅において対向する側面が存在することなり、露光光の不規則な干渉による影響を低減させることが可能になり、各ゲート電極の仕上がり寸法の均一化を図ることが可能になる。
【0017】
また、上記発明において好まし形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔が略同一に設けられる。また、好ましくは、上記複数のゲート電極は、同一ゲート長を有する。
【0018】
この構成より、略同一形状のゲート電極が、第1の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0019】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を含み、上記トランジスタ形成領域が上記第2の方向に並んで配置される。
【0020】
このように、トランジスタ形成領域が第2の方向に配置される場合においても、各トランジスタ形成領域における各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0021】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を有し、上記トランジスタ形成領域が上記第1の方向に並んで配置され、上記トランジスタ形成領域の間には、第1補助パターン電極が設けられ、上記第1補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、両側の上記トランジスタ形成領域に設けられる上記ゲート電極のゲート長方向のピッチを同一とする位置に設けられ、上記第1補助パターン電極のゲート幅方向の両端部は、上記ゲート電極の上記第2の方向の両端部と同一またはそれを外側に超えるように設けられる。
【0022】
このように、トランジスタ形成領域が上記第1の方向に配置される場合において、各トランジスタ形成領域の間に、ゲート電極と略同一形状を有し、各ゲート電極と同一ピッチとなるように第1補助パターン電極を設けることにより、全てのゲート電極が、第1の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0023】
また、上記発明において好ましい形態として、上記第1の方向において、上記トランジスタ形成領域と隣接しない側の最も外側に位置する前記ゲート電極の外側には、第2補助パターン電極が設けられ、上記第2補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、上記ゲート電極の上記第1の方向のピッチと同一に配置され、上記第2補助パターン電極の上記第2の方向の両端部が、上記ゲート電極の上記第2の方向の両端部と同一またはそれを外側に超えるように設けられる。
【0024】
このように、トランジスタ形成領域と隣接しない側の最も外側に位置する上記ゲート電極の外側に、第2補助パターン電極を設けることにより、最も外側に位置するゲート電極と、中間に位置するゲート電極との、パターン形成時における露光工程時の条件が等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0025】
また、上記発明において好ましい形態として、選択された上記ゲート電極の上記第2の方向の端部に、任意形状のゲート配線部が設けられる。
【0026】
また、上記発明において好ましい形態として、上記複数のゲート電極は、電気的に孤立した少なくとも一つのゲート電極を含み、それ以外のゲート電極にはそのゲート電極の第1の方向に沿った長さよりも長い幅をもつ配線部が接続される。
【0027】
また、上記発明において好ましい形態として、上記トランジスタ形成領域内の上記ゲート電極は、半導体装置の動作に寄与する第1ゲート電極と、半導体装置の動作に寄与しない第2ゲート電極とを含む。
【0028】
このように、第1ゲート電極と第2ゲート電極とを混在させることにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0029】
また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第2の方向の一端から他端までが一部材で構成される。また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第2の方向の一端から他端にかけて2以上に分割される。これらの構成を採用することによっても、各ゲート電極の形状が略同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【0030】
また、上記発明において好ましい形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔がすべて同一に設けられる。
【0031】
この構成を採用することにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極の側壁パターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【0032】
また、上記発明において好ましい形態として、互いに隣接する上記活性領域の上記第1の方向の間隔がすべて同一間隔に設けられる。
【0033】
この構成を採用することにより、活性領域のパターン形成時における露光工程時に、隣接する活性領域の影響を相互に等しくすることができ、各活性領域の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【0034】
また、上記発明において好ましい形態として、上記トランジスタ形成領域に一つのスタンダードセルが構成される。
【0035】
この発明に基づいた半導体装置の局面においては、上述した半導体装置を、行方向および列方向に複数配置して、半導体集積回路を構成する。これにより、動作特性の信頼性の高い半導体装置を得ることが可能になる。
また、この発明の他の局面に基づいた半導体装置は、半導体基板上に形成され、それぞれがゲート電極およびソース/ドレイン領域を有する第1トランジスタ領域、第2トランジスタ領域、および第3トランジスタ領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース/ドレイン領域を有さない第1領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース/ドレイン領域を有さない第2領域とを備え、上記第1領域は、上記第1トランジスタ領域と上記第2トランジスタ領域との間に形成され、上記第2領域は、上記第2トランジスタ領域と上記第3トランジスタ領域との間に形成され、上記第1トランジスタ領域のゲート電極のゲート幅、上記第2トランジスタ領域のゲート電極のゲート幅、上記第3トランジスタ領域のゲート電極のゲート幅、上記第1領域のゲート電極のゲート幅、および上記第2領域のゲート電極のゲート幅は、ゲート幅方向が同一の方向になるように配置され、上記第1領域のゲート電極のゲート長は、上記第1トランジスタ領域のゲート電極のゲート長、上記第2トランジスタ領域のゲート電極のゲート長、上記第3トランジスタ領域のゲート電極のゲート長、および上記第2領域のゲート電極のゲート長よりも大きく、上記第2領域のゲート電極のゲート長は、上記第1トランジスタ領域のゲート電極のゲート長、上記第2トランジスタ領域のゲート電極のゲート長、および上記第3トランジスタ領域のゲート電極のゲート長よりも大きく、上記第1トランジスタ領域のゲート電極の上記第1領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第1領域のゲート電極の上記第1トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第2トランジスタ領域のゲート電極の上記第1領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第1領域のゲート電極の上記第2トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第2トランジスタ領域のゲート電極の上記第2領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第2領域のゲート電極の上記第2トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第3トランジスタ領域のゲート電極の上記第2領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第2領域のゲート電極の上記第3トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔とは、略同一である。
【0036】
【発明の実施の形態】
以下、本願発明に基づいた半導体装置の各実施の形態について、図を参照しながら説明する。なお、各図はスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。また、各図中において、説明の便宜上、スタンダードセルの領域を示すものとしてセル枠およびトランジスタ形成領域を2点鎖線で示す。また、上述した図13に示す従来技術におけるスタンダードセルと同一または相当部分については同一の参照符号を付して、詳細な説明は省略する。
【0037】
なお、以下の説明において、スタンダードセルに設けられるゲート電極のゲート長に沿う第1の方向をゲート長方向と称し、ゲート長方向に直交する第2の方向をゲート幅方向と称する。
【0038】
(実施の形態1)
(構成)
以下、本実施の形態におけるスタンダードセルの構造について説明する。図1を参照して、セル枠21内に設けられるトランジスタ形成領域101には、トランジスタの動作に寄与する第1ゲート電極1〜4、活性領域5〜7およびトランジスタの動作に寄与しない第2ゲート電極19,20が設けられている。
【0039】
第1ゲート電極1〜4および第2ゲート電極19,20は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。ここで、ピッチとは、図1中に示すように、2つのゲート電極の中心線間の距離を意味するものとする(図中P)。また、第1ゲート電極1〜4および第2ゲート電極19,20のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第1ゲート電極1〜4および第2ゲート電極19,20は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成され、同一長さを有している。
【0040】
第1ゲート電極1〜4の下方には、活性領域5,6,7が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域5はゲート幅方向において、2種の幅を有するように設けられているが、第1ゲート電極1は、最も長い活性領域幅以上となるように設けられている。
【0041】
トランジスタのサイズは、活性領域5〜7の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第1ゲート電極1〜4からの配線部15,16,17,18も、従来技術と同様に、必要に応じてトランジスタ形成領域101の外部において任意形状に設けることができる。なお、本実施の形態における配線部15,16,17,18は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【0042】
(作用・効果)
上記構成からなるスタンダードセルによれば、同一形状の第1ゲート電極1〜4および第2ゲート電極19,20が、ゲート長方向に規則正しく配置されることから、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、ゲート電極の仕上がりのばらつきに基づく半導体集積回路の動作速度劣化や消費電力増大を防止することが可能となる。
【0043】
なお、本実施の形態において、それぞれのトランジスタは、pMOSとnMOのいずれであってもよく、同様の作用・効果を得ることができる。また、同一形状の第1ゲート電極1〜4および第2ゲート電極19,20が混在する場合について説明したが、すべてのゲート電極がトランジスタの動作に寄与する第1ゲート電極であっても、同様の作用・効果を得ることができる。
【0044】
(実施の形態2)
(構成)
以下、本実施の形態におけるスタンダードセルの構造について説明する。図2を参照して、本実施の形態におけるスタンダードセルの構造は、1つのセル枠21の中にトランジスタ形成領域102およびトランジスタ形成領域103をゲート幅方向に配置している。
【0045】
(トランジスタ形成領域102)
トランジスタ形成領域102には、トランジスタの動作に寄与する第1ゲート電極31,32,34,36、およびトランジスタの動作に寄与しない第2ゲート電極33,35が設けられている。第1ゲート電極31,32,34,36および第2ゲート電極33,35は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【0046】
また、第1ゲート電極31,32,34,36および第2ゲート電極33,35のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第1ゲート電極31,32,34,36および第2ゲート電極33,35は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【0047】
第1ゲート電極31,32,34,36の下方には、活性領域50,51,52が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域50はゲート幅方向において、2種の幅を有するように設けられているが、第1ゲート電極31は、最も長い活性領域幅以上となるように設けられている。
【0048】
トランジスタのサイズは、活性領域5〜52の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第1ゲート電極31,32,34,36からの配線部43,44,45,48も、従来技術と同様に、必要に応じてトランジスタ形成領域102の外部において任意形状に設けることができる。なお、本実施の形態における配線部43,44,45,48は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【0049】
(トランジスタ形成領域103)
トランジスタ形成領域103には、トランジスタの動作に寄与する第1ゲート電極37,38,40,42、およびトランジスタの動作に寄与しない第2ゲート電極39,41が設けられている。第1ゲート電極37,38,40,42および第2ゲート電極39,41は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【0050】
また、第1ゲート電極37,38,40,42および第2ゲート電極39,41のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第1ゲート電極37,38,40,42および第2ゲート電極39,41は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【0051】
なお、トランジスタ形成領域102に設けられた第1ゲート電極31,32,34,36および第2ゲート電極33,35よりも、トランジスタ形成領域103に設けられた第1ゲート電極37,38,40,42および第2ゲート電極39,41のゲート幅の方が短く設定されている。
【0052】
第1ゲート電極37,38,40,42の下方には、活性領域53,54,55が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域53はゲート幅方向において、2種の幅を有するように設けられているが、第1ゲート電極37は、最も長い活性領域幅以上となるように設けられている。
【0053】
トランジスタのサイズは、活性領域53〜55の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第1ゲート電極37,38,40,42からの配線部46,47,48,49も、従来技術と同様に、必要に応じてトランジスタ形成領域103の外部において任意形状に設けることができる。なお、本実施の形態における配線部46,47,48,49は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。また、配線部48は、第1ゲート電極34と第1ゲート電極40との共有配線となっている。
【0054】
(作用・効果)
上記構成からなるスタンダードセルによれば、1つのセル枠21の中にトランジスタ形成領域102およびトランジスタ形成領域103をゲート幅方向に設けている場合であっても、上記実施の形態1と同様の作用・効果を得ることができる。
【0055】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート幅方向に2段構成とすることで、たとえば、pMOSトランジスタとnMOSトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、2つのトランジスタ形成領域のトランジスタサイズを個別に設定することができるので、たとえば第1ゲート電極34と第1ゲート電極40とのように活性領域外の余分なゲート領域を小さくすることが可能となるので、寄生容量を低減することができ、高速かつ低消費電力の半導体集積回路が実現可能となる。
【0056】
なお、本実施の形態においては、トランジスタ形成領域をゲート幅方向に2段設ける場合について説明したが、3段以上設ける場合であっても、同様の作用効果を得ることができる。
【0057】
また、トランジスタ形成領域102におけるゲート電極幅とトランジスタ形成領域103におけるゲート電極幅とを異ならせる構成を採用しているが、両領域のゲート電極幅を同一にすることによっても、同様の作用効果を得ることができる。
【0058】
(実施の形態3)
(構成)
図3に、本実施の形態における半導体装置を示す。図3を参照して、本実施の形態におけるスタンダードセルの構造は、1つのセル枠21の中にトランジスタ形成領域102およびトランジスタ形成領域103をゲート長方向に配置している。さらに、トランジスタ形成領域102とトランジスタ形成領域103との間には、第1補助パターン電極58が設けられている。
【0059】
(トランジスタ形成領域102,103)
トランジスタ形成領域102およびトランジスタ形成領域103の基本的構成は、上記実施の形態2における構成と同一である。異なる構成点は、トランジスタ形成領域102の第1ゲート電極34に配線部56が設けられ、トランジスタ形成領域103の第1ゲート電極40に配線部57が設けられている構成と、トランジスタ形成領域102およびトランジスタ形成領域103に設けられるゲート電極のゲート幅は全て同一幅に設けられている構成とである。なお、配線部56,57は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【0060】
(第1補助パターン電極58)
トランジスタ形成領域102およびトランジスタ形成領域103は、第1補助パターン電極58を挟んでゲート幅にずれて配置されており、第1補助パターン電極58のゲート幅方向の両端部は、トランジスタ形成領域102,103に設けられるゲート電極の両端部によって規定される仮想直線(図3においては、トランジスタ形成領域を規定する2点鎖線)を外側に超えるように設けられている。
【0061】
また、第1補助パターン電極58は、ゲート電極と同一長に設けられるとともに、トランジスタ形成領域102,103に設けられるゲート電極のゲート長方向のピッチを同一とする位置に設けられている。
【0062】
(作用・効果)
上記構成からなるスタンダードセルによれば、1つのセル枠21の中にトランジスタ形成領域102およびトランジスタ形成領域103をゲート長方向に設けている場合であっても、第1補助パターン電極58を設けることにより、上記実施の形態1と同様の作用・効果を得ることができる。
【0063】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート長方向に2段構成とすることで、たとえば、pMOSトランジスタとnMOSトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、図4に示すように、2つのトランジスタ形成領域のトランジスタサイズを個別に設定することができる。
【0064】
なお、本実施の形態においては、トランジスタ形成領域をゲート長方向に2段設ける場合について説明したが、3段以上設ける場合であっても、同様の作用効果を得ることができる。
【0065】
また、上記実施の形態2におけるスタンダードセル構造と組合せることにより、ゲート幅方向と横ゲート長方向に異なるゲート電極サイズのトランジスタ形成領域を任意の数形成することが可能となり、キメの細かいゲート電極サイズの決定が可能となり、より高速動作、および、低消費電力の半導体集積回路を実現することが可能となる。
【0066】
なお、第1補助パターン電極58のゲート幅方向の両端部は、トランジスタ形成領域102,103に設けられるゲート電極の両端部によって規定される仮想直線を外側に超えるように設けているが、仮想直線と同一位置であっても、同様の作用効果をえることができる。
【0067】
(実施の形態4)
(構成)
図5に、本実施の形態における半導体装置を示す。図5を参照して、本実施の形態におけるスタンダードセルの構造は、基本的構造は図1に示す実施の形態1におけるスタンダードセルの構造と同一であり、相違点は、実施の形態1で示したスタンダードセルの構造に対し、スタンダードセルのゲート長方向の外側の両側に第2補助パターン電極71,72が設けられている点にある。
【0068】
この第2補助パターン電極71,72は、トランジスタ形成領域101に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第2補助パターン電極71,72のゲート幅方向の両端部は、ゲート電極の仮想直線上(図においては、トランジスタ形成領域101を規定する2点鎖線)となるように設けられている。
【0069】
(作用・効果)
上記構成からなるスタンダードセルによれば、スタンダードセルの組合せによって半導体集積回路を構築する際に、スタンダードセルの隣に他のスタンダードセルが配置されず、ゲート電極が隣接しない場合においても、スタンダードセル内のトランジスタのゲート電極には、隣接するゲート電極が存在することになり、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態1と同様の作用効果を得ることができる。
【0070】
(実施の形態5)
(構成)
図6に、本実施の形態における半導体装置を示す。図6を参照して、本実施の形態におけるスタンダードセルの構造は、図2に示す実施の形態2の構造と図5に示す実施の形態4の構造とを組合せたものである。なお、実施の形態2と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【0071】
トランジスタ形成領域102における第1ゲート電極3136のゲート長方向の外側には、第2補助パターン電極73,74が設けられている。第2補助パターン電極73,74は、トランジスタ形成領域102に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第2補助パターン電極73,74のゲート幅方向の両端部は、ゲート電極の仮想直線上(図6においては、トランジスタ形成領域102を規定する2点鎖線)となるように設けられている。
【0072】
また、トランジスタ形成領域103における第1ゲート電極37,42のゲート長方向の外側には、第2補助パターン電極75,76が設けられている。第2補助パターン電極75,76は、トランジスタ形成領域103に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第2補助パターン電極75,76のゲート幅方向の両端部は、ゲート電極の仮想直線上(図6においては、トランジスタ形成領域103を規定する2点鎖線)となるように設けられている。
【0073】
(作用・効果)
上記構成からなるスタンダードセルによれば、1つのスタンダードセルの中にトランジスタ形成領域がゲート幅方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態2および実施の形態4と同様の作用効果を得ることができる。
【0074】
(実施の形態6)
(構成)
図7に、本実施の形態における半導体装置を示す。図7を参照して、本実施の形態におけるスタンダードセルの構造は、図4に示す実施の形態3の構造と図5に示す実施の形態4の構造とを組合せたものである。なお、実施の形態3と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【0075】
トランジスタ形成領域102における第1ゲート電極31のゲート長方向の外側には、第2補助パターン電極77が設けられている。第2補助パターン電極77は、トランジスタ形成領域102に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第2補助パターン電極77のゲート幅方向の両端部は、ゲート電極の仮想直線上(図7においては、トランジスタ形成領域102を規定する2点鎖線)となるように設けられている。
【0076】
また、トランジスタ形成領域103における第1ゲート電極42のゲート長方向の外側には、第2補助パターン電極78が設けられている。第2補助パターン電極78は、トランジスタ形成領域103に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第2補助パターン電極78のゲート幅方向の両端部は、ゲート電極の仮想直線上(図7においては、トランジスタ形成領域103を規定する2点鎖線)となるように設けられている。
【0077】
(作用・効果)
上記構成からなるスタンダードセルによれば、1つのスタンダードセルの中にトランジスタ形成領域がゲート長方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態3および実施の形態4と同様の作用効果を得ることができる。
【0078】
(実施の形態7)
(構成)
図8に、本実施の形態における半導体装置を示す。図8を参照して、本実施の形態におけるスタンダードセルの構造は、図1に示す実施の形態1におけるスタンダードセルの構造と比較した場合、ゲート電極を規則的に配置するために追加された第2ゲート電極19,20のゲート長方向のサイズが大きく設けられている。また、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔はすべて同一となるように設けられている。なお、その他の構成については実施の形態1と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【0079】
(作用・効果)
一般に配線が多いスタンダードセルにおいては、上層の配線のためにゲート電極を離して配置する場合がある。実施の形態1のスタンダードセル構造のように、ゲート電極を完全に規則的に配置しようとすると、新たにゲート電極を追加して規則的な配置を実現する必要があり、追加したゲート電極分、ゲートピッチ単位で面積が増加する。
【0080】
これに対して、本実施の形態におけるスタンダードセル構造によれば、追加された第2ゲート電極19,20のゲート長方向の幅を変化させるだけで、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔をすべて同一となるようにすることができるので、スタンダードセルの平面面積の増加を最小限にすることができる。
【0081】
また、本実施の形態におけるスタンダードセル構造によれば、ゲート電極の形状が実施の形態1のように完全に規則的ではないが、トランジスタに使われる第1ゲート電極に対してはすべて等間隔の位置に隣接するゲート電極の側壁が存在するために、第1ゲート電極の仕上がり寸法のばらつきをほぼなくすことができる。したがって、高速かつ低消費電力の半導体集積回路を実現できる。
【0082】
なお、本実施の形態においては、実施の形態1のスタンダードセル構造に適用した場合について説明したが、上記実施の形態2〜6のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【0083】
(実施の形態8)
(構成)
図9に、本実施の形態における半導体装置を示す。図9を参照して、本実施の形態におけるスタンダードセルの構造は、図1に示す実施の形態1におけるスタンダードセルの構造と比較した場合、第1ゲート電極15,17の活性領域5,6外の部分をゲート幅方向に2分割して、それぞれゲート電極1A,1Bおよびゲート電極3A,3Bに分割した構造を示す。なお、その他の構成については実施の形態1と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【0084】
(作用・効果)
上記構成からなるスタンダードセルによれば、ゲート電極1A,3Aから構成されるトランジスタにおいては、ゲート電極の幅が必要幅しかないため、寄生容量が低減される。その結果、駆動速度が高速かつ低消費電力のスタンダードセルが実現される。
【0085】
また、上記構成からなるスタンダードセルによれば、トランジスタ形成領域101の各ゲート電極が完全に規則的ではなくなるが、ほぼすべてのゲート電極に対して等間隔の位置に隣接するゲート電極が存在するために、ゲートの仕上がり寸法のばらつきをほぼなくすことができる。その結果、より駆動速度が高速かつ低消費電力の半導体集積回路を実現できる。
【0086】
なお、本実施の形態においては、実施の形態1のスタンダードセル構造に適用した場合について説明したが、上記実施の形態2〜7のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【0087】
(実施の形態9)
(構成)
図10に、本実施の形態における半導体装置を示す。図10を参照して、本実施の形態におけるスタンダードセルの構造は、上記実施の形態8におけるスタンダードセルの構造に対して、さらに活性領域を規則的に配置している。第1ゲート電極1Bの下方に活性領域111が設けられ、第2ゲート電極19の下方に活性領域112が設けられ、第1ゲート電極3Bの下方に活性領域113が設けられ、第2ゲート電極20の下方に活性領域114が設けられている。なお、その他の構成については実施の形態1と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【0088】
(作用・効果)
一般に、活性領域についても、ゲート電極と同様に、パターンの不規則さが増すと仕上がり寸法のばらつきが大きくなる性質がある。その結果、図8に示すように、活性領域のゲート幅方向および長方向の仕上がり寸法がばらつくと、活性領域のサイズが不均一となる結果、トランジスタのサイズが設計値と異なり、所望の性能が得られなくなる場合がある。したがって、上記構成からなるスタンダードセルの構造によれば、活性領域のパターンの規則性を増すことができ、所望の性能を得ることが可能になる。
【0089】
(実施の形態10)
(構成)
図11に、本実施の形態における半導体装置を示す。図11を参照して、本実施の形態における半導体装置の構造は、実施の形態1に準じる構成を有するスタンダードセルを用いてLSIチップを構成した場合を示す。このLSIチップ91は、パッドおよび入出力バッファを配置する周辺回路領域92〜95、スタンダードセルを組合せて論理を構成するセルアレイ領域96を有する。セルアレイ領域96においては、実施の形態1に準じる構成を有する複数のスタンダードセル22〜24が行方向および列方向に配置されている。また、各スタンダードセルの間には、第2補助パターン電極81〜85が設けられている。
【0090】
第2補助パターン電極81〜85は、スタンダードセル22〜24内のゲート電極をセルアレイ領域全体で規則的に配置するために、スタンダードセル2〜24のゲート長方向の間隔を調整し、さらに必要に応じて第2補助パターン電極81〜85を追加することによって規則的な配置を実現している。
【0091】
第2補助パターン電極81〜85のゲート長は、スタンダードセル22〜22のトランジスタに用いられるゲート電極のゲート長と同じサイズでもよく、また、第8図における第2ゲート電極19,20のように、隣接するゲート電極との間隔が等しくなるのであれば、スタンダードセル22〜24のトランジスタに用いられるゲート電極のゲート長よりも長くてもよい。
【0092】
また、第2補助パターン電極81〜85のゲート幅は、第2補助パターン電極81〜85の両端部が、スタンダードセル22〜24のトランジスタに用いられるゲート電極のゲート幅方向の両端部によって規定される仮想直線上または仮想直線を外側に超えるように設けられる。
【0093】
(作用・効果)
上記構成からなる半導体集積回路によれば、実施の形態1の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【0094】
(実施の形態11)
(構成)
図12に、本実施の形態における半導体装置を示す。図12を参照して、本実施の形態における半導体装置の構造は、実施の形態4に準じる構成を有するスタンダードセルを用いてLSIチップを構成した場合を示す。基本的構造は、上記実施の形態10におけるLSIチップの構成と同じである。
【0095】
実施の形態4におけるスタンダードセルは、図5に示すように、スタンダードセルの境界部分に既に第2補助パターン電極71および72が形成されているため、上記実施の形態10において用いた第2補助パターン電極81〜85は不要となっている。
【0096】
スタンダードセル22〜24の配置に関しては、図示するスタンダードセル22,23のように、両スタンダードセルのエッジを揃えることによって、図4に示す第2補助パターン電極71および72を重ねて配置する方法や、また、図示するスタンダードセル23と24のように、両者をゲートピッチ分だけ離して配置する方法が採用でき、いずれの方法の場合も、セルアレイ領域の全体でゲート電極を規則的に配置することができる。
【0097】
(作用・効果)
上記構成からなる半導体集積回路によれば、実施の形態4の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【0098】
なお、上記実施の形態10および11においては、実施の形態1および4に開示したスタンダードセル構造を適用した場合について説明したが、上記他の実施の形態のスタンダードセル構造を適用することができ、同様の作用効果を得ることができる。
【0099】
以上、今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって画定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0100】
【発明の効果】
この発明に基づいた半導体装置によれば、ゲート電極や活性領域の仕上がり形状のばらつきを防止することができ、高速動作かつ低消費電力の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【図1】 実施の形態1におけるスタンダードセル構造を模式的に示す平面図である。
【図2】 実施の形態2におけるスタンダードセル構造を模式的に示す平面図である。
【図3】 実施の形態3におけるスタンダードセル構造を模式的に示す平面図である。
【図4】 実施の形態3における他のスタンダードセル構造を模式的に示す平面図である。
【図5】 実施の形態4におけるスタンダードセル構造を模式的に示す平面図である。
【図6】 実施の形態5におけるスタンダードセル構造を模式的に示す平面図である。
【図7】 実施の形態6におけるスタンダードセル構造を模式的に示す平面図である。
【図8】 実施の形態7におけるスタンダードセル構造を模式的に示す平面図である。
【図9】 実施の形態8におけるスタンダードセル構造を模式的に示す平面図である。
【図10】 実施の形態9におけるスタンダードセル構造を模式的に示す平面図である。
【図11】 実施の形態10におけるLSIチップ構造を模式的に示す平面図である。
【図12】 実施の形態11におけるLSIチップ構造を模式的に示す平面図である。
【図13】 従来の技術におけるスタンダードセル構造を模式的に示す平面図である。
【符合の説明】
1,2,3,4 ゲート電極、1A,1B,3A,3B ゲート電極、5,6,7,50,51,52,53,54,55,111,112,113,114活性領域、8,9,10,11,12,13,14 ソース/ドレイン領域、15,16,17,18 配線部、19,20,21 セル枠、22,23,24 スタンダードセル、31,32,34,36,37,38,40,42 第1ゲート電極、33,35,39,41 第2ゲート電極、43,44,45,46,47,48,49,56,57 配線部、58 第1補助パターン電極、71,72,73,74,75,76,77,78,81,82,83,84,85 第2補助パターン電極、91 LSIチップ、92〜95 周辺回路領域、96 セルアレイ領域、101,101,102,103 トランジスタ形成領域。

Claims (3)

  1. 半導体基板上に形成され、それぞれがゲート電極およびソース/ドレイン領域を有する第1トランジスタ領域、第2トランジスタ領域、および第3トランジスタ領域と、
    前記半導体基板上に形成され、ゲート電極を有し、ソース/ドレイン領域を有さない第1領域と、
    前記半導体基板上に形成され、ゲート電極を有し、ソース/ドレイン領域を有さない第2領域とを備え、
    前記第1領域は、前記第1トランジスタ領域と前記第2トランジスタ領域との間に形成され、
    前記第2領域は、前記第2トランジスタ領域と前記第3トランジスタ領域との間に形成され、
    前記第1トランジスタ領域のゲート電極のゲート幅、前記第2トランジスタ領域のゲート電極のゲート幅、前記第3トランジスタ領域のゲート電極のゲート幅、前記第1領域のゲート電極のゲート幅、および前記第2領域のゲート電極のゲート幅は、ゲート幅方向が同一の方向になるように配置され、
    前記第1領域のゲート電極のゲート長は、前記第1トランジスタ領域のゲート電極のゲート長、前記第2トランジスタ領域のゲート電極のゲート長、前記第3トランジスタ領域のゲート電極のゲート長、および前記第2領域のゲート電極のゲート長よりも大きく、
    前記第2領域のゲート電極のゲート長は、前記第1トランジスタ領域のゲート電極のゲート長、前記第2トランジスタ領域のゲート電極のゲート長、および前記第3トランジスタ領域のゲート電極のゲート長よりも大きく、
    前記第1トランジスタ領域のゲート電極の前記第1領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第1領域のゲート電極の前記第1トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第2トランジスタ領域のゲート電極の前記第1領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第1領域のゲート電極の前記第2トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第2トランジスタ領域のゲート電極の前記第2領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第2領域のゲート電極の前記第2トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第3トランジスタ領域のゲート電極の前記第2領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第2領域のゲート電極の前記第3トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔とは、略同一である、半導体装置。
  2. ゲート電極と、前記第1トランジスタ領域のソース領域若しくはドレイン領域を共有する領域と、前記第1トランジスタのゲート幅方向の活性領域幅よりも短いゲート幅方向の活性領域幅とを有する第4トランジスタ領域が形成されている、請求項1に記載の半導体装置。
  3. 前記第1領域と前記第2領域とは電気的に孤立している、請求項1または請求項2に記載の半導体装置。
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