JPH113943A - 半導体装置及び半導体設計手法 - Google Patents
半導体装置及び半導体設計手法Info
- Publication number
- JPH113943A JPH113943A JP15408097A JP15408097A JPH113943A JP H113943 A JPH113943 A JP H113943A JP 15408097 A JP15408097 A JP 15408097A JP 15408097 A JP15408097 A JP 15408097A JP H113943 A JPH113943 A JP H113943A
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- JP
- Japan
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- cell
- wiring
- semiconductor device
- cells
- logic
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】機能セルに対してその形状または内部素子配
列、素子間配線が異なるレイアウトを有する半導体装置
及び半導体設計手法に関する。ゲートアレイ、エンベデ
ィッドアレイもしくはスタンダードセルにおいて、空き
領域に形状的にレイアウトが配置できなければ、他の場
所に配置するか、周辺に配置されている他のセルを移動
させ配置領域を確保した上で所望の機能セルを配置する
必要があった。 【解決手段】ある機能セルに対応するレイアウトを形状
の異なるもの、素子配列の異なるもの、内部素子間配線
の異なるものというように複数準備する。 【効果】機能セルの配置及び配線時に空き領域や信号配
線によって機能セルの選択肢を増やすことが可能であ
り、面積、動作速度、消費電力とも向上させることが可
能である。
列、素子間配線が異なるレイアウトを有する半導体装置
及び半導体設計手法に関する。ゲートアレイ、エンベデ
ィッドアレイもしくはスタンダードセルにおいて、空き
領域に形状的にレイアウトが配置できなければ、他の場
所に配置するか、周辺に配置されている他のセルを移動
させ配置領域を確保した上で所望の機能セルを配置する
必要があった。 【解決手段】ある機能セルに対応するレイアウトを形状
の異なるもの、素子配列の異なるもの、内部素子間配線
の異なるものというように複数準備する。 【効果】機能セルの配置及び配線時に空き領域や信号配
線によって機能セルの選択肢を増やすことが可能であ
り、面積、動作速度、消費電力とも向上させることが可
能である。
Description
【０００１】
【発明の属する技術分野】本発明は、特にある機能セル
に対してその形状または内部素子配列、素子間配線が異
なるレイアウトを有する半導体装置及び半導体設計手法
に関するものである。
に対してその形状または内部素子配列、素子間配線が異
なるレイアウトを有する半導体装置及び半導体設計手法
に関するものである。
【０００２】
【従来の技術】図４に従来のあるフリップフロップ回路
の一例を、また、図５にそれに対応してＰチャンネルト
ランジスタ、Ｎチャンネルトランジスタ各２個で構成さ
れる基本セル上に構成されるフリップフロップのレイア
ウトの一例を示す。これまでのゲートアレイもしくはエ
ンベディッドアレイにおいては、同一機能でも出力ドラ
イバ−の駆動能力の異なるものは別として、基本的に同
一機能で同一出力ドライバ−の駆動能力の機能セルが基
本セル上に構成される場合に、そのレイアウトは一種類
であり、回路図面もしくはｎｅｔｌｉｓｔ上に存在して
いる機能セルはチップ上に一対一で対応するレイアウト
として存在し、その多くは自動配置配線によってチップ
上で回路を構成しチップ全体として要求される機能を完
成させていた。スタンダードセルについても同様であ
る。
の一例を、また、図５にそれに対応してＰチャンネルト
ランジスタ、Ｎチャンネルトランジスタ各２個で構成さ
れる基本セル上に構成されるフリップフロップのレイア
ウトの一例を示す。これまでのゲートアレイもしくはエ
ンベディッドアレイにおいては、同一機能でも出力ドラ
イバ−の駆動能力の異なるものは別として、基本的に同
一機能で同一出力ドライバ−の駆動能力の機能セルが基
本セル上に構成される場合に、そのレイアウトは一種類
であり、回路図面もしくはｎｅｔｌｉｓｔ上に存在して
いる機能セルはチップ上に一対一で対応するレイアウト
として存在し、その多くは自動配置配線によってチップ
上で回路を構成しチップ全体として要求される機能を完
成させていた。スタンダードセルについても同様であ
る。
【０００３】また、半導体装置の設計手法においても、
ゲートアレイ、エンベディッドアレイ、スタンダードセ
ルについても、１０Ｋゲート以上のものがほとんどであ
り、回路規模の上昇とともに計算機上での自動配置配線
が主流である。従来は、回路図及びネットリスト上に存
在している機能セルに対してレイアウトは一種類であ
り、自動配置後、その配置されたセルレイアウトに対し
てチップレベル機能を満たすように信号配線行ってい
た。
ゲートアレイ、エンベディッドアレイ、スタンダードセ
ルについても、１０Ｋゲート以上のものがほとんどであ
り、回路規模の上昇とともに計算機上での自動配置配線
が主流である。従来は、回路図及びネットリスト上に存
在している機能セルに対してレイアウトは一種類であ
り、自動配置後、その配置されたセルレイアウトに対し
てチップレベル機能を満たすように信号配線行ってい
た。
【０００４】
【発明が解決しようとする課題】このようなゲートアレ
イ、エンベディッドアレイもしくはスタンダードセルに
おいて、ある機能セルとそのレイアウトが一対一にのみ
対応している場合の半導体設計手法では、ある機能セル
を配置する場合、また、機能セル間配線を行う場合ミラ
ー反転させるかどうか程度しか選択肢が無く、例えばあ
るフリップフロップを周囲との信号伝達の関係で最適と
思われるある空き領域に配置しようとした時に、その空
き領域に形状的にレイアウトが配置できなければ、他の
場所に配置するか、その周辺に配置されている他のセル
を移動させ配置領域を確保した上でその機能セルを配置
する必要があった。また、機能セル間の配線を行う際に
も、セルレイアウトが確定しているため、上位での配線
の都合で内部配線を変更することが不可能であり、結果
的に余計な配線や他の配線層を使用しての信号回避を必
要とし、配線長の増加を招き、チップ面積の増大、配線
効率の悪化、消費電力の増加、動作スピードの低下を引
き起こしてしまうという問題点を有していた。
イ、エンベディッドアレイもしくはスタンダードセルに
おいて、ある機能セルとそのレイアウトが一対一にのみ
対応している場合の半導体設計手法では、ある機能セル
を配置する場合、また、機能セル間配線を行う場合ミラ
ー反転させるかどうか程度しか選択肢が無く、例えばあ
るフリップフロップを周囲との信号伝達の関係で最適と
思われるある空き領域に配置しようとした時に、その空
き領域に形状的にレイアウトが配置できなければ、他の
場所に配置するか、その周辺に配置されている他のセル
を移動させ配置領域を確保した上でその機能セルを配置
する必要があった。また、機能セル間の配線を行う際に
も、セルレイアウトが確定しているため、上位での配線
の都合で内部配線を変更することが不可能であり、結果
的に余計な配線や他の配線層を使用しての信号回避を必
要とし、配線長の増加を招き、チップ面積の増大、配線
効率の悪化、消費電力の増加、動作スピードの低下を引
き起こしてしまうという問題点を有していた。
【０００５】
【課題を解決するための手段】本発明では半導体集積回
路上に配置される機能セルに対して、セル形状の異なっ
た複数のレイアウトを有すること、また同一セル形状に
おいても内部素子配置及び内部素子間配線が異なるレイ
アウトを有すること、また、自動配置配線の段階でチッ
プレベルの配線の関係から異なるレイアウトに変更を行
い、チップレベルでの機能を完成させることにより、ゲ
ートアレイ、エンベディッドアレイ、スタンダードセル
において、これらの課題を解決する。
路上に配置される機能セルに対して、セル形状の異なっ
た複数のレイアウトを有すること、また同一セル形状に
おいても内部素子配置及び内部素子間配線が異なるレイ
アウトを有すること、また、自動配置配線の段階でチッ
プレベルの配線の関係から異なるレイアウトに変更を行
い、チップレベルでの機能を完成させることにより、ゲ
ートアレイ、エンベディッドアレイ、スタンダードセル
において、これらの課題を解決する。
【０００６】
【作用】本発明の上記構成によれば、機能セルの配置及
び配線時に空き領域や信号配線によって機能セルの選択
肢を増やすことが可能であり、面積、動作速度、消費電
力とも向上させることが可能である。
び配線時に空き領域や信号配線によって機能セルの選択
肢を増やすことが可能であり、面積、動作速度、消費電
力とも向上させることが可能である。
【０００７】
【発明の実施の形態】図１、図２、図３に本発明の実施
例を示す。１０１、２０１、３０１はゲート電極、１０
１、２０１、３０１はＮ型拡散領域、１０４、２０４、
３０４はＰ型拡散領域、１０８、２０８、３０８で示す
のは第一層目のＡＬ配線、１０７、２０７、３０７で示
すのは第二層目のＡＬ配線、１０２、２０２、３０２は
グランド、１０３、２０３、３０３は電源、１０９、２
０９、３０９はコンタクト、１１０、２１０、３１０は
ＶＩＡである。簡略化のためにイオン打ち込みデータ領
域は図示していない。図１は図４に例として示した代表
的なフリップフロップ回路を図５とはセル形状を変更し
てレイアウトした例である。この例では、ゲートアレイ
もしくはエンベディッドアレイとして、Ｐチャンネルト
ランジスタ、Ｎチャンネルトランジスタ各２個を基本と
した基本セルがチップ上にＰ−Ｎ−Ｎ−Ｐの繰り返しで
配列されたものを想定し、中央部のＮチャンネルトラン
ジスタ領域を両側からＰチャンネルトランジスタ領域で
挟んだ形で基本セル列を２列使用している。両基本セル
間は第一層目のＡＬ配線によるグランドを第二層目配線
を使用してスキップし、内部信号の伝達を行いセルの機
能を完結している。
例を示す。１０１、２０１、３０１はゲート電極、１０
１、２０１、３０１はＮ型拡散領域、１０４、２０４、
３０４はＰ型拡散領域、１０８、２０８、３０８で示す
のは第一層目のＡＬ配線、１０７、２０７、３０７で示
すのは第二層目のＡＬ配線、１０２、２０２、３０２は
グランド、１０３、２０３、３０３は電源、１０９、２
０９、３０９はコンタクト、１１０、２１０、３１０は
ＶＩＡである。簡略化のためにイオン打ち込みデータ領
域は図示していない。図１は図４に例として示した代表
的なフリップフロップ回路を図５とはセル形状を変更し
てレイアウトした例である。この例では、ゲートアレイ
もしくはエンベディッドアレイとして、Ｐチャンネルト
ランジスタ、Ｎチャンネルトランジスタ各２個を基本と
した基本セルがチップ上にＰ−Ｎ−Ｎ−Ｐの繰り返しで
配列されたものを想定し、中央部のＮチャンネルトラン
ジスタ領域を両側からＰチャンネルトランジスタ領域で
挟んだ形で基本セル列を２列使用している。両基本セル
間は第一層目のＡＬ配線によるグランドを第二層目配線
を使用してスキップし、内部信号の伝達を行いセルの機
能を完結している。
【０００８】図２は図１同様に図４に例として示した回
路を、中央部のＰチャンネルトランジスタ領域を両側か
らＮチャンネルトランジスタ領域で挟んだ形で基本セル
列を２列使用してセルレイアウトを完成させたものであ
る。
路を、中央部のＰチャンネルトランジスタ領域を両側か
らＮチャンネルトランジスタ領域で挟んだ形で基本セル
列を２列使用してセルレイアウトを完成させたものであ
る。
【０００９】この様に同一機能を例えば図１、図２、図
５の異なる３種類のセル形状で作成しておくことによ
り、チップ上にセルを配置する際に選択肢が増し、基本
セル列に１列しか空き領域が無い場合には図５のセル
を、また基本セル列の長さ方向に図５のセルを配置する
余裕が無く、その空き領域の基本セルのトランジスタ配
列がＰ−Ｎ−Ｎ−Ｐであれば図１のセルを、また、その
空き領域の基本セルのトランジスタ配列がＮ−Ｐ−Ｐ−
Ｎであれば図２のセルを配置することが可能になる。従
来通りのセル作成により、図５で示されるセルのみしか
選択の方法が無ければ、上記状況においては周辺に各セ
ル間の相互関係が考慮されて既に配置されている他のセ
ルの配置位置を変更し、図５のセルが配置可能であるよ
うな領域を確保する必要が生じ、その結果としてチップ
の面積拡大、配線長、動作速度、消費電力の増加を招い
てしまう。この様に形状の異なる、もしくは配列の異な
る基本セル上にセルレイアウトを作成可能とすることに
より選択肢が増え、それらの問題点を改善し最適化をは
かることが可能になる。
５の異なる３種類のセル形状で作成しておくことによ
り、チップ上にセルを配置する際に選択肢が増し、基本
セル列に１列しか空き領域が無い場合には図５のセル
を、また基本セル列の長さ方向に図５のセルを配置する
余裕が無く、その空き領域の基本セルのトランジスタ配
列がＰ−Ｎ−Ｎ−Ｐであれば図１のセルを、また、その
空き領域の基本セルのトランジスタ配列がＮ−Ｐ−Ｐ−
Ｎであれば図２のセルを配置することが可能になる。従
来通りのセル作成により、図５で示されるセルのみしか
選択の方法が無ければ、上記状況においては周辺に各セ
ル間の相互関係が考慮されて既に配置されている他のセ
ルの配置位置を変更し、図５のセルが配置可能であるよ
うな領域を確保する必要が生じ、その結果としてチップ
の面積拡大、配線長、動作速度、消費電力の増加を招い
てしまう。この様に形状の異なる、もしくは配列の異な
る基本セル上にセルレイアウトを作成可能とすることに
より選択肢が増え、それらの問題点を改善し最適化をは
かることが可能になる。
【００１０】また、図１に示すセルを使用して配置配線
を行うことを想定する。通常、配線は縦横で信号配線に
使用するＡＬ配線層を分けて行うのが一般的である。こ
こでは二層配線プロセスでの半導体装置を想定して、横
方向を第一層目ＡＬ配線、縦方向を第二層目ＡＬ配線と
した場合を例として説明する。図１のセルが配置されて
いる場合に、チップレベルの信号配線が１Ｂで示す配線
チャンネルを上から下へ通過しようとすると、セル内に
第二層目配線がセルの内部接続信号として存在するため
に上位での信号配線が他の配線グリッドへ何らかの方法
で回避しなければ信号配線を通過させることはできな
い。例えばセルの上部で１Ａで示す配線チャンネルが空
いていたとすると、１Ｂの配線チャンネル上からＶＩＡ
を介して第一層目配線に変更して１Ａチャンネルに移動
し、またＶＩＡを介して第二層目配線に変更した後、セ
ル上の１Ａチャンネルを通過させる。また、セル下部で
再びＶＩＡを介して第一層目配線に変更し、１Ｂチャン
ネルへ移動し、ＶＩＡを介して第二層目配線に変更する
必要がある。このことによりＶＩＡの介在による抵抗増
加、配線長の増加による抵抗及び配線容量の増加を伴
い、動作速度を遅らせてしまう。
を行うことを想定する。通常、配線は縦横で信号配線に
使用するＡＬ配線層を分けて行うのが一般的である。こ
こでは二層配線プロセスでの半導体装置を想定して、横
方向を第一層目ＡＬ配線、縦方向を第二層目ＡＬ配線と
した場合を例として説明する。図１のセルが配置されて
いる場合に、チップレベルの信号配線が１Ｂで示す配線
チャンネルを上から下へ通過しようとすると、セル内に
第二層目配線がセルの内部接続信号として存在するため
に上位での信号配線が他の配線グリッドへ何らかの方法
で回避しなければ信号配線を通過させることはできな
い。例えばセルの上部で１Ａで示す配線チャンネルが空
いていたとすると、１Ｂの配線チャンネル上からＶＩＡ
を介して第一層目配線に変更して１Ａチャンネルに移動
し、またＶＩＡを介して第二層目配線に変更した後、セ
ル上の１Ａチャンネルを通過させる。また、セル下部で
再びＶＩＡを介して第一層目配線に変更し、１Ｂチャン
ネルへ移動し、ＶＩＡを介して第二層目配線に変更する
必要がある。このことによりＶＩＡの介在による抵抗増
加、配線長の増加による抵抗及び配線容量の増加を伴
い、動作速度を遅らせてしまう。
【００１１】図３は図１と同一セル形状、素子配置条件
で内部信号配線のみ異なるセルレイアウトの例である。
図１に対してセル内部の配線が３Ａ、３Ｂの配線チャン
ネルの部分で変更されているため、３Ｂの配線チャンネ
ルを上位の第二層目信号配線が通過可能であるようなレ
イアウトになっている。チップレベルでの信号配線を行
う段階で１Ｂにあたる配線チャンネルに信号配線を通し
たい場合に図１に示すセルが配置されていると、信号の
迂回が必要になる。その時点で、図３に示したレイアウ
トとセルを入れ替えることにより、今度は３Ｂにあたる
配線チャンネルを用いてセル上を信号配線を変更、迂回
させることなく通過させることが可能になり、ＶＩＡや
配線長の増加に伴う抵抗及び付加容量の増加を引き起こ
すことなく、遅延特性、集積度を高めることが可能にな
る。
で内部信号配線のみ異なるセルレイアウトの例である。
図１に対してセル内部の配線が３Ａ、３Ｂの配線チャン
ネルの部分で変更されているため、３Ｂの配線チャンネ
ルを上位の第二層目信号配線が通過可能であるようなレ
イアウトになっている。チップレベルでの信号配線を行
う段階で１Ｂにあたる配線チャンネルに信号配線を通し
たい場合に図１に示すセルが配置されていると、信号の
迂回が必要になる。その時点で、図３に示したレイアウ
トとセルを入れ替えることにより、今度は３Ｂにあたる
配線チャンネルを用いてセル上を信号配線を変更、迂回
させることなく通過させることが可能になり、ＶＩＡや
配線長の増加に伴う抵抗及び付加容量の増加を引き起こ
すことなく、遅延特性、集積度を高めることが可能にな
る。
【００１２】また、本発明によるこれらのレイアウトが
準備されているゲートアレイ、エンベディッドアレイ及
びスタンダードセルにおいて、チップレベルの信号配線
を行う時点で、既に配置されている機能セルのレイアウ
トと同一機能、同一形状の別レイアウトとを周辺の信号
配線との適合性を比較し、より配線効率の良いレイアウ
トに変更するアルゴリズムを有する自動配置配線システ
ム、半導体装置の設計手法を用いることにより、配線効
率、チップ面積、動作速度、消費電力とも向上させるこ
とが可能である。
準備されているゲートアレイ、エンベディッドアレイ及
びスタンダードセルにおいて、チップレベルの信号配線
を行う時点で、既に配置されている機能セルのレイアウ
トと同一機能、同一形状の別レイアウトとを周辺の信号
配線との適合性を比較し、より配線効率の良いレイアウ
トに変更するアルゴリズムを有する自動配置配線システ
ム、半導体装置の設計手法を用いることにより、配線効
率、チップ面積、動作速度、消費電力とも向上させるこ
とが可能である。
【００１３】以上の発明の実施の形態の中ではＰチャン
ネルトランジスタ、Ｎチャンエルトランジスタ各２個を
基本セルとし、それを２列使用し、信号配線をＡＬの２
層使用したものを例として示したが、基本セルの構造が
変更されても、基本セルが３列以上になっても、使用す
る配線層が１層でも３層以上になっても同様の効果が得
られる。また、発明の実施の形態の中では基本セル上に
構成される機能セルについて説明を行っているが、スタ
ンダードセルの場合にも同様の効果が得られる。同様に
この発明の実施の形態の中では代表してフリップフロッ
プ回路に限定して説明を行ったが、半導体装置のすべて
のセルに対して同様の効果が得られる。
ネルトランジスタ、Ｎチャンエルトランジスタ各２個を
基本セルとし、それを２列使用し、信号配線をＡＬの２
層使用したものを例として示したが、基本セルの構造が
変更されても、基本セルが３列以上になっても、使用す
る配線層が１層でも３層以上になっても同様の効果が得
られる。また、発明の実施の形態の中では基本セル上に
構成される機能セルについて説明を行っているが、スタ
ンダードセルの場合にも同様の効果が得られる。同様に
この発明の実施の形態の中では代表してフリップフロッ
プ回路に限定して説明を行ったが、半導体装置のすべて
のセルに対して同様の効果が得られる。
【００１４】
【発明の効果】以上説明したように、本発明の同一セル
形状で内部素子配置も同一であるが内部配線が異なる複
数のレイアウトを有することにより、信号配線長の増
加、ＶＩＡの増加に伴う抵抗、容量を抑えることにより
動作速度、消費電流の特性を向上させ、またその論理を
構成する為のある機能セルが、同一セル形状ではあるが
内部素子配置及び配線が異なる複数のレイアウトを有す
ること、その論理を構成する為のある機能セルが、セル
形状の異なる複数のレイアウトを有することによりセル
配置の自由度を向上させ、チップ面積の減少、動作速
度、消費電力とも向上させることが可能である。
形状で内部素子配置も同一であるが内部配線が異なる複
数のレイアウトを有することにより、信号配線長の増
加、ＶＩＡの増加に伴う抵抗、容量を抑えることにより
動作速度、消費電流の特性を向上させ、またその論理を
構成する為のある機能セルが、同一セル形状ではあるが
内部素子配置及び配線が異なる複数のレイアウトを有す
ること、その論理を構成する為のある機能セルが、セル
形状の異なる複数のレイアウトを有することによりセル
配置の自由度を向上させ、チップ面積の減少、動作速
度、消費電力とも向上させることが可能である。
【図１】図１は本発明により図４に示すフリップフロッ
プ回路を図５に対して形状、素子配置、内部配線を異に
するレイアウト図。
プ回路を図５に対して形状、素子配置、内部配線を異に
するレイアウト図。
【図２】図２は本発明により図４に示すフリップフロッ
プ回路を図１に示すレイアウトに対して素子配置、内部
配線を異にするレイアウト図。
プ回路を図１に示すレイアウトに対して素子配置、内部
配線を異にするレイアウト図。
【図３】図３は本発明により図４に示すフリップフロッ
プ回路を図２に示すレイアウトに対して内部配線を異に
するレイアウト図。
プ回路を図２に示すレイアウトに対して内部配線を異に
するレイアウト図。
【図４】図４は代表的なフリップフロップ回路の回路
図。
図。
【図５】図５は図４で示されるフリップフロップ回路の
レイアウト図。
レイアウト図。
１０１、２０１、３０１、５０１・・・・・・トランジ
スタゲート用シリコン １０２、２０２、３０２、５０２・・・・・・グランド
電位 １０３、２０３、３０３、５０３・・・・・・電源電位 １０４、２０４、３０４、５０４・・・・・・Ｐ型拡散
領域 １０５、２０５、３０５、５０５・・・・・・Ｎ型拡散
領域 １０６、２０６、３０６、５０６・・・・・・セル枠 １０７、２０７、３０７、５０７・・・・・・第二層目
配線ＡＬ １０８、２０８、３０８、５０８・・・・・・第一層目
配線ＡＬ １０９、２０９、３０９、５０９・・・・・・コンタク
ト １１０、２１０、３１０、５１０・・・・・・ＶＩＡ １Ａ、１Ｂ、３Ａ、３Ｂ・・・・・・・・・・信号配線
チャンネル
スタゲート用シリコン １０２、２０２、３０２、５０２・・・・・・グランド
電位 １０３、２０３、３０３、５０３・・・・・・電源電位 １０４、２０４、３０４、５０４・・・・・・Ｐ型拡散
領域 １０５、２０５、３０５、５０５・・・・・・Ｎ型拡散
領域 １０６、２０６、３０６、５０６・・・・・・セル枠 １０７、２０７、３０７、５０７・・・・・・第二層目
配線ＡＬ １０８、２０８、３０８、５０８・・・・・・第一層目
配線ＡＬ １０９、２０９、３０９、５０９・・・・・・コンタク
ト １１０、２１０、３１０、５１０・・・・・・ＶＩＡ １Ａ、１Ｂ、３Ａ、３Ｂ・・・・・・・・・・信号配線
チャンネル
Claims (8)
- 【請求項１】周辺に外部とのインターフェイス用の入出
力部、中心部に、複数の相補型ＭＩＳＦＥＴからなるマ
トリクス状に配置した一種類以上の基本セルを内部に有
するゲートアレイまたはその一部に基本セル配列以外の
ＲＡＭ、ＲＯＭ、アナログ回路等の専用レイアウトを埋
め込みその周辺にマトリクス状に配置した基本セルを有
するエンベディッドアレイにおいて、その論理を構成す
る為の同一種類の基本セル上に構成されるある機能セル
が、同一セル形状で内部素子配置も同一であるが内部配
線が異なる複数のレイアウトを有することを特徴とする
半導体装置。 - 【請求項２】請求項１記載の、その論理を構成する為の
同一種類の基本セル上に構成されるある機能セルが、同
一セル形状ではあるが内部素子配置及び配線が異なる複
数のレイアウトを有することを特徴とする半導体装置。 - 【請求項３】請求項１記載の、その論理を構成する為の
同一種類の基本セル上に構成されるある機能セルが、セ
ル形状の異なる複数のレイアウトを有することを特徴と
する半導体装置。 - 【請求項４】周辺に外部とのインターフェイス用の入出
力部、中心部に、複数の相補型ＭＩＳＦＥＴからなる論
理回路セルを配置した、もしくはその一部に論理回路セ
ル以外のＲＡＭ、ＲＯＭ、アナログ回路等の専用レイア
ウトを埋め込みその周辺に論理回路セルを配置したスタ
ンダードセルにおいて、その論理を構成する為のある機
能セルが、同一セル形状で内部素子配置も同一であるが
内部配線が異なる複数のレイアウトを有することを特徴
とする半導体装置。 - 【請求項５】請求項４記載の、その論理を構成する為の
ある機能セルが、同一セル形状ではあるが内部素子配置
及び配線が異なる複数のレイアウトを有することを特徴
とする半導体装置。 - 【請求項６】請求項４記載の、その論理を構成する為の
ある機能セルが、セル形状の異なる複数のレイアウトを
有することを特徴とする半導体装置。 - 【請求項７】請求項１、２、３、４、５及び６記載の機
能セルを配置及び配線のし易さによってそれぞれ必要に
応じて使い分けたことを特徴とする半導体装置。 - 【請求項８】請求項１、２、３、４、５及び６記載の機
能セルを配置及び配線のし易さによってそれぞれ必要に
応じて使い分けることを特徴とする半導体設計手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408097A JPH113943A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及び半導体設計手法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15408097A JPH113943A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及び半導体設計手法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113943A true JPH113943A (ja) | 1999-01-06 |
Family
ID=15576464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15408097A Withdrawn JPH113943A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及び半導体設計手法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113943A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392715B1 (ko) * | 2000-07-10 | 2003-07-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US9690896B2 (en) | 2015-04-09 | 2017-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device and semiconductor device manufactured by the same |
| US9698056B2 (en) | 2015-04-09 | 2017-07-04 | Samsung Electronics., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| US9773772B2 (en) | 2015-04-09 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10204920B2 (en) | 2015-04-09 | 2019-02-12 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
| US11043428B2 (en) | 2015-04-09 | 2021-06-22 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
-
1997
- 1997-06-11 JP JP15408097A patent/JPH113943A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392715B1 (ko) * | 2000-07-10 | 2003-07-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US9690896B2 (en) | 2015-04-09 | 2017-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device and semiconductor device manufactured by the same |
| US9698056B2 (en) | 2015-04-09 | 2017-07-04 | Samsung Electronics., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| US9773772B2 (en) | 2015-04-09 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10026688B2 (en) | 2015-04-09 | 2018-07-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10204920B2 (en) | 2015-04-09 | 2019-02-12 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
| US10332798B2 (en) | 2015-04-09 | 2019-06-25 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| US11043428B2 (en) | 2015-04-09 | 2021-06-22 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| USRE49545E1 (en) | 2015-04-09 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
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