DE69333881T2 - Sicherheitssystem für eine integrierte Schaltung und Verfahren mit implantierten Verbindungen - Google Patents

Sicherheitssystem für eine integrierte Schaltung und Verfahren mit implantierten Verbindungen Download PDF

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Description

  • Diese Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Schaltung mit den Schritten: Bereitstellen eines Halbleitersubstrats; Bilden von Schaltungselementen mit dotierten Bereichen, die eine gleiche Leitfähigkeit durch Einführen von Dotierungsionen in das Schaltungssubstrat aufweisen; und Errichten von Verbindungen bzw. Zwischenverbindungen durch Einführen von Dotanden bzw. Dotierungsmitteln in das Substrat zwischen zumindest zwei der Schaltungselemente, die eine gleiche Leitfähigkeit aufweisen, wobei der Schritt des Errichtens von Verbindungen gleichzeitig mit dem Schritt des Einführens von Dotierungsionen in das Schaltungssubstrat durchgeführt wird, um die Schaltungselemente zu bilden, wodurch die integrierte Schaltung (IC) gegen Reverse-Engineering geschützt wird.
  • Ein solches Verfahren ist aus der japanischen Patentzusammenfassung Vol. 14, Nr. 550 (E – 1009) und der JP-A-2 237 038 bekannt.
  • Die Erfindung betrifft des Weiteren ein CAD-System zum Konstruieren einer integrierten Schaltung (IC), das eine Bibliothek von logischen Gattern aufweist, die durch einen Designer als Bausteine für eine zu konstruierende und herzustellende Schaltung ausgewählt werden können, wobei die logischen Gatter dotierte IC-Elemente und eine Verbindung für zumindest eines der Elemente aufweisen, wobei die Verbindung ein Dotierungsimplantat in einem Substrat mit gleicher Leitfähigkeit wie das Element aufweist und einen elektrischen Signalweg vorsieht, um das Element mit einem anderen Teil des ICs zu verbinden.
  • Solche logische Gatter sind aus der US 5,138,197 bekannt.
  • Die Erfindung betrifft allgemein die Verhinderung eines Reverse-Engineerings von integrierten Schaltungen („integrated circuits, ICs") und insbesondere Sicherheitsverfahren, bei denen Zwischenverbindungen zwischen Schaltungselementen unerfassbar gemacht werden.
  • Verschiedene Verfahren wurden verwendet, um ICs einem Reverse-Engineering zu unterziehen. Ein Elektronen(e)-Strahlsondieren mit einem Rasterelektronenmikroskop („scanning electron microscope, SEM"), entweder durch SEM-Fotografien oder eine Spannungskontrastanalyse, stellt den normalen Reverse-Engineering-Mechanismus dar, obwohl die Sekundärionen-Massenspektroskopie („secondary ion mass spectrometry, SIMS"), die Ausbreitungswiderstandsanalyse und verschiedene andere Verfahren ebenfalls verwendet wurden. Eine allgemeine Beschreibung eines e-Strahlsondierens wird in dem Artikel „Engineering a Device for Electron-beam Probing" von Lee in IEEE Design & Test of Computers, 1989, Seiten 36–49 beschrieben.
  • Zahlreiche Wege, um unerwünschte Versuche zunichte zu machen, einen IC einem Reverse-Engineering zu unterziehen, wurden ebenfalls entwickelt. Zum Beispiel werden in dem US-Patent 4,766,516 von Ozdemir et al. (, welches auf die Firma Hughes Aircraft Company, den Inhaber der vorliegenden Erfindung, übertragen wurde), einem IC zusätzliche Schaltungselemente, die nicht zu der gewünschten Schaltungsfunktion beitragen, hinzugefügt und mit der sichtbaren Erscheinung, als wären sie ein gewöhnlicher Teil des ICs, maskiert. Die Elemente weisen physische Modifikationen auf, die nicht einfach erkennbar sind, sie jedoch dazu veranlassen, auf eine andere Weise zu funktionieren, was das richtige Funktionieren des ICs im Falle eines versuchten Kopierens oder einer nicht autorisierten Verwendung verhindert. Wenn anstatt der tatsächlichen Funktion die scheinbare Funktion der maskierten Elemente kopiert wird, wird die resultierende Schaltung nicht sauber arbeiten.
  • In dem US-Patent 4,583,011 von Pechar wird einer Pseudo-MOS-Vorrichtung („metal oxide semiconductor, MOS") ein Verarmungsimplantat hinzugefügt, welches für einen Kopierer nicht einfach erkennbar ist, der aus dem Ort der Vorrichtung in der Schaltung folgern würde, dass es einen Anreicherungsmodus darstellen würde. Ein auf eine gewisse Weise ähnlicher Ansatz wird in der französischen Patentschrift 2 486 717 von Bassett et al. genommen, die am 15. Januar 1982 veröffentlicht wurde; die Schaltungsdotierung ist derart gesteuert, dass einige Vorrichtungen, die als Transistoren erscheinen, tatsächlich entweder als offener Stromkreis oder Kurzschluss funktionieren. In dem US-Patent 4,603,381 von Guttag ist der Speicher einer zentralen Verarbeitungseinheit durch die Dotierung seiner Kanalgebiete vielmehr als durch die Anwesenheit oder Abwesenheit von Gattern programmiert, um eine permanent programmierte Software zu schützen.
  • Anstatt eines Maskierens von Schaltungselementen weisen einige Systeme einen Mechanismus auf, um die Schaltung davor zu schützen, betrieben zu werden, bis ein korrekter Zugriffscode eingegeben wurde. Solche Systeme sind in den US-Patenten 4,139,864 von Schulman und 4,267,578 von Vetter beschrieben.
  • Jedes der obigen Schutzschemata erfordert eine zusätzliche Verarbeitung und/oder verwendet eine zusätzliche Schaltung, die für die Sicherheit bestimmt ist und nicht zu der Grundfunktion der Schaltung beiträgt. Dies erhöht die Kosten einer Schaltungsherstellung und macht die Schaltung komplizierter.
  • Aus dem Dokument US-A-5 138 197, welches der JP-A-4 028 092 entspricht, ist ein NAND-Systemadressdecodierer bekannt, der als nicht sonderlich sicher gegen ein Reverse-Engineering offenbart wird. Die NAND-Schaltung weist vier MISFET-Transistoren auf, von denen zwei jeweils durch gemeinsame Drain-Bereiche gekoppelt sind. Des Weiteren ist der Drain-Bereich eines Paars von Transistoren über einen Schaltdraht an einen Ausgang gekoppelt.
  • Aus dem Dokument US-A-4 291 391 ist ein RAM-Array bekannt, welches MOS-Transistoren als Speicherzellen benutzt. Das Array ist derart gebildet, dass sich aneinander grenzende Speicherzellen einen gemeinsamen Source-Bereich teilen.
  • Ein weiterer kompakter Zellenentwurf für einen statischen RAM ist aus der WO 92/02042 bekannt. Zwei Pull-Down- Transistoren teilen sich einen gemeinsamen Source-Bereich, der sich zu einer Grundlinie erstreckt. Die Grundlinie ist üblicherweise durch Diffusion auf einen widerstand von ungefähr 50 Ω/cm2 dotiert. Die Dokumente US-A-5 138 197, US-A-4 291 391 und WO 92/02042 beschäftigen sich nicht mit dem Ermöglichen einer Sicherheit gegenüber einem Reverse-Engineering.
  • Die vorliegende Erfindung versucht ein Verfahren zum Herstellen einer integrierten Schaltung und eine solche Schaltung zu schaffen, die gegenüber einem Reverse-Engineering eines ICs geschützt ist, die schwer zu entdecken ist, die ohne irgendwelche zusätzlichen Herstellungsschritte implementiert werden kann und die mit einem CAD-System („computer aided design, CAD") kompatibel ist, so dass sich viele verschiedene Arten von logischen Schaltungen einfach konstruieren lassen. Die Erfindung versucht des Weiteren ein entsprechendes CAD-System zu schaffen. Diese Aufgaben werden durch das Verfahren und das System der Ansprüche 1 bzw. 6 gelöst.
  • Allgemein wird ein logisches Gatter in einem Halbleitersubstrat in Übereinstimmung mit der Erfindung gebildet, indem in dem Substrat dotierte Bereiche gleicher Leitfähigkeit gebildet werden und indem zumindest einige der Bereiche gleicher Leitfähigkeit durch ähnliches Dotieren von Zwischenverbindungsteilen des Substrats zusammengeschaltet werden, die zwischen solchen Bereichen verlaufen. Die Zwischenverbindungen und die Bereiche, die sie verbinden, werden vorzugsweise gleichzeitig durch eine gemeinsame Dotand-Implementierungsmaske auf ähnliche Dotand-Konzentrationen dotiert, was für die dotierten Bereiche und ihre Zwischenverbindungen in einer integralen Struktur resultiert. Metallzwischenverbindungen werden vorgesehen, wie sie zwischen p- und n-dotierten Bereichen benötigt werden, und Metallmikrobrücken können verwendet werden, um Streifen aus polykristallinem Gattermaterial zu überspannen, die eine Zwischenverbindungsschaltung unterbrechen. Eine Metallzwischenverbindung kann auch über dem Substrat gebildet werden, um eine dotierte Zwischenverbindung gegenüber einer Observierung zu maskieren.
  • Obwohl dotierte Implantate im Allgemeinen nicht so hochgradig leitend sind wie Metallzwischenverbindungen, ist ihr Widerstand ausreichend niedrig, um als Zwischenverbindungsfunktion bei einer Ultrahöchstintegration („very large scale integration, VLSI") zu dienen. Da die implantierten Verbindungen für SEM oder optische Beobachtungsverfahren nicht sichtbar sind, kann der Zweck oder die Funktion der logischen Gatter nicht hergeleitet werden, womit die Schaltung ein Reverse-Engineering sehr schwierig macht. Viele verschiedene Schaltungsentwürfe, die die Sicherheitstechnik verwenden, können in einer CAD-Bibliothek gespeichert werden und einfach zur Verwendung abgerufen werden, wie gewünscht.
  • Weitere Merkmale und Vorteile der Erfindung werden dem Fachmann aus der folgenden detaillierten Beschreibung klar werden, die zusammen mit den beigefügten Zeichnungen zu sehen ist.
  • 1a und 1b stellen ein schematisches Diagramm bzw. eine Draufsicht auf ein NAND-Gatter in Übereinstimmung mit der Erfindung dar.
  • 2a und 2b stellen ein schematisches Diagramm bzw. eine Draufsicht auf ein NOR-Gatter in Übereinstimmung mit der vorliegenden Erfindung dar.
  • 3a und 3b stellen Schnittansichten dar, die entlang von Schnittlinien 3a-3a und 3b-3b der 1b genommen wurden, die die gleichzeitige Ausbildung der Transistor-Source/Drain-Bereiche und der dazwischen implantierten Zwischenverbindungen mit einem gemeinsamen Implantierungsvorgang und gemeinsamen Masken für n-Kanal- bzw. p-Kanal-Transistoren veranschaulichen.
  • 4 stellt eine Schnittansicht entlang einer Schnittlinie 404 in 2b von verbundenen Source/Drain-Bereichen gemäß der Erfindung dar, wobei die implantierte Zwischenverbindung durch eine obere Metallisierungsschicht abgeschirmt ist.
  • 5 stellt eine vereinfachte Draufsicht auf ein logisches Gatter dar, das Metallmikrobrücken verwendet, um polykristalline Gatterschichten gemäß der Erfindung zu überspannen.
  • 6 stellt eine Schnittansicht einer Mikrobrückenspannweite dar.
  • Ein wichtiger Aspekt dieser Erfindung ist, dass man nicht auf irgendwelche Modifikationen oder Hinzufügungen zu der Funktion der Schaltung vertraut, die gegenüber einem Reverse-Engineering zu schützen ist, noch sind irgendwelche zusätzlichen Verarbeitungsschritte oder eine zusätzliche Gerätschaft erforderlich. Anstatt dessen wird ein höchst effektives Abschreckmittel für Reverse-Engineering auf eine fortschrittliche Weise erzielt, die der Basisschaltung weder Kosten, Zeit noch eine Komplexität hinzufügt.
  • Implementierungen der Erfindungen in Form von NAND- und NOR-Gattern werden zuerst beschrieben werden. Bei Verwendung solcher Gatter als Bausteine können verschiedene logische Schaltungstypen entworfen werden. Ein eindeutiger Vorteil der Erfindung ist, dass verschiedene logische Schaltungstypen gleichaussehend gemacht werden können, was einen potentiellen Kandidaten für Reverse-Engineering verwirrt.
  • 1a stellt ein schematisches Diagramm einer herkömmlichen NAND-Gatterschaltung mit zwei Eingängen dar, wobei ein Paar von p-Kanal-Transistoren 2, 4 parallel zwischen einem positiven Spannungsanschluss 6 und einem Ausgangsanschluss 8 verbunden ist und wobei ein Paar von n-Kanal-Transistoren 10, 12 seriell zwischen einem negativen Spannungsanschluss 14 und dem Ausgangsanschluss 8 verbunden ist. Eingangsanschlüsse 16 und 18 für die Eingänge, die mit A und B bezeichnet sind, werden mit jeweiligen p-Kanal-/n-Kanal-Transistorenpaaren verbunden.
  • Eine Implementierung dieses grundsätzlichen logischen Gatters gemäß der Erfindung ist in 1b gezeigt. Die Source-Pole, Drain-Pole und Gatter von jedem der Transistoren werden durch die gleichen Transistornummern wie in 1 angegeben, gefolgt von S, D bzw. G. Die Transistorsource-Pole und -Drain-Pole (die Bezeichnung eines Elements als Source-Pol oder Drain-Pol ist auf eine gewisse Weise beliebig) werden auf herkömmliche Weise durch Implantieren von Dotandionen in das Schaltungssubstrat hergestellt. Die p+-Source-Pole und -Drain-Pole der p-Kanal-Einrichtungen 2 und 4 werden typischerweise mit einem Borionenimplantat bei einer Dichte von ungefähr 4 × 1015 Ionen/cm2 und einer Implantierungsenergie von ungefähr 30 keV dotiert. Die n+-Source- und -Drain-Bereiche der n-Kanal-Transistoren 10 und 12 werden typischerweise gemäß industriellen Standards mit Arsenionen bei einer Dichte von ungefähr 5 × 1015/cm2 und einer Implantierungsenergie von ungefähr 150 keV dotiert. Es kann entweder ein maskierter divergenter Ionenstrahl („ion flood beam") oder ein fokussierter Ionenstrahl verwendet werden; eine Dotierung mittels älteren, gasförmigen Diffusionsverfahren könnte ebenfalls angewendet werden.
  • Anstatt die Transistorbereiche gleicher Leitfähigkeit mit Metallzwischenverbindungen auf die herkömmliche Weise zu verbinden, werden solche Verbindungen mittels Dotieren von Implantaten in das Substrat zwischen die gewünschten Source-Pole und Drain-Pole hergestellt. Drei solcher Zwischenverbindungen 20, 22 und 24 sind zwischen Source-Polen 2S und 4S, Drain-Polen 2D und 4D und einem Drain-Pol 10D bzw. einem Source-Pol 12S gezeigt. Die Implantatzwischenverbindungen werden vorzugsweise gleichzeitig mit den Source- und Drain-Implantaten errichtet, indem geeignete Öffnungen in der Implantationsmaske vorgesehen werden (falls eine divergente Strahlimplantierung angewendet wird) oder indem die Scannfläche eines fokussierten Ionenstrahls erweitert wird. Alternativ zum Implantieren könnte ein herkömmlicher, gasförmiger Diffusionsvorgang angewendet werden, um die Dotierung zu errichten, jedoch ist dies weniger bevorzugt als ein Implantieren. Durch Benutzen des gleichen Source/Drain-Herstellungsschritts, um auch die implantierten Zwischenverbindungen herzustellen, weisen die Zwischenverbindungen die gleiche Dotandkonzentration wie die Source-Pole und die Drain-Pole auf und werden integral damit gebildet.
  • Der Rest der Gatterschaltung wird auf eine herkömmliche Weise hergestellt. Die Polysilizium-Gatter (vorausgesetzt ein Siliziumsubstrat wird verwendet) können entweder zuvor oder nach den Source-, Drain- und Zwischenverbindungsimplantierungen gebildet werden, während Metallstecker 26, 28 und 30 über dazwischenliegende isolierende Schichten laufen gelassen werden, um externe Verbindungen zu dem Vdd-Anschluss 6, dem Vss-Anschluss 14 und dem Ausgangsanschluss 8 vorzusehen.
  • 2a stellt ein schematisches Diagramm eines herkömmlichen NOR-Gatters dar, während 2b seine Implementierung gemäß der Erfindung veranschaulicht. Sie verwendet das gleiche Transistorlayout wie das NAND-Gatter der 1a und 1b, jedoch sind die implantierten Zwischenverbindungen zwischen den Transistoren gleicher Leitfähigkeit umgekehrt. Insbesondere sind p-Kanal-Transistoren 2 und 4 seriell zwischen einem positiven Spannungsanschluss 6 und einem Ausgangsanschluss 8 mittels eines p-dotierten Implantats 32 verbunden, das zwischen einem Drain-Pol 4D des Transistors 4 und einem Source-Pol 2S des Transistors 2 verläuft; die n-Kanal-Transistoren 10 und 12 sind parallel zwischen einem negativen Spannungsanschluss 14 und dem Ausgangsanschluss 8 mittels p-dotierten Implantatzwischenverbindungen 34 und 36 zwischen den Source-Polen und den Gattern der Transistoren 10 bzw. 12 verbunden.
  • 3a und 3b stellen Schnittansichten entlang den Schnittlinien 3a-3a bzw. 3b-3b der 1b dar und veranschaulichen die Herstellung der Source-, Drain- und Zwischenverbin dungsimplantate, jedoch exklusive der Polysiliziumschicht und der Metallisierungsschicht. Die Vorrichtungen werden in einem Halbleitersubstrat 38 gebildet, welches für illustrative Zwecke aus Silizium besteht, jedoch ebenfalls aus GaAs oder einem anderen gewünschten Halbleitermaterial bestehen könnte. Die Halbleiterherstellung kann mit einem herkömmlichen Vorgang erreicht werden, wie z.B. mit dem bei Frederiksen beschrieben „Intuitive CMOS Electronics", McGraw-Hills Publishing Co., 1989, Seiten 134–145; es ist ein eindeutiger Vorteil der Erfindung, dass sie zum Implementieren keine spezielle Verarbeitung erfordert.
  • Bei einem typischen CMOS-Vorgang wird eine ungefähr 25 nm dicke Schutzoxidschicht zuerst über das Halbleitersubstrat 38 gelegt. Dann wird ein Graben bzw. eine Mulde durch Öffnungen in der Oxidschicht für jeden FET implantiert, dessen Source-Pol und Drain-Pol vom gleichen Leitfähigkeitstyp wie die Substratdotierung ist. Das Substrat 38 ist als eine n–-Dotierung aufweisend veranschaulicht, so dass auf gewisse Weise ein stärker dotierter p-Graben 40 ungefähr 3 μm tief für die n-Kanal-Vorrichtungen (3a) implantiert würde. Die Gräben werden dann für ungefähr 10 Stunden einer langen Hochtemperaturaufheizung bei typischerweise ungefähr 1150°C ausgesetzt.
  • Der nächste Schritt stellt das FET-Source-Implantieren und -Drain-Implantieren dar. Für die n-Kanal-Vorrichtungen wird eine Oxidmaske 42 über dem Substrat mit Öffnungen bei den gewünschten Stellen für die Source-Pole und Drain-Pole der n-Kanal-Vorrichtungen gelegt. Im Falle von zwei n-Kanal-FETs 10 und 12, die mittels einer Ionenimplantierung gemäß der Erfindung zusammenzuschalten sind, wird eine einzelne kontinuierli che Maskenöffnung 44 für den Drain-Pol 10D des FET 10, den Source-Pol 12S des FET 12 und ein Zwischenverbindungsimplantat 24 vorgesehen, welches zwischen ihnen verläuft. Die Implantierung wird dann vorzugsweise mit einem divergenten Strahl, der mittels einer Ziffer 46 angegeben ist, aus geeigneten n-Dotandionen gebildet, wie z.B. aus Arsen.
  • Bei der herkömmlichen Verarbeitung wird eine getrennte Implantatmaske 48 für die n-Kanal-Vorrichtungen (3b) vorgesehen. Eine einzelne kontinuierliche Öffnung 50 wird in der Maske für jedes Zwischenverbindungsimplantat und die Transistorelemente vorgesehen, die sie verbinden; diese sind als p-Kanal-FET-Source-Pole 2S und 4S und als Zwischenverbindungsimplantat 20 veranschaulicht. Eine Implantierung wird vorzugsweise mit einem divergenten Strahl, der durch eine Ziffer 52 angegeben ist, aus einem geeigneten p-Dotand, wie z.B. Bor, durchgeführt.
  • Die Implantierung kann exakt genauso wie bei unsicheren Vorgängen gemäß dem Stand der Technik durchgeführt werden, wobei der einzige Unterschied ist, dass das Implantat nun durch eine größere Öffnung in jeder Maske hergestellt wird, die die implantierte Zwischenverbindung sowie die FET-Source-Pole und -Drain-Pole umfasst. Keinerlei Unterschiede bei der Verarbeitungszeit oder den Verfahren sind erforderlich, und die Bedienperson muss noch nicht einmal wissen, dass die Maske zur Schaltungssicherheit dient. Die Schaltungen werden dann auf eine herkömmliche Weise vollendet, wobei Schwellenimplantate in den FET-Kanälen hergestellt werden, um die Transistoreigenschaften einzustellen. Ein Feldoxid wird wie üblich abgelegt, es definiert jedoch auch aktive Flächen, die sowohl „tatsächliche" als auch „mögliche"-Zwischenverbindungsbereiche einschließen. Ansonsten wären die Zwischenverbindungswege sichtbar. Anschließend wird Polysilizium aufgedampft und entweder durch Diffusion oder Ionenimplantation dotiert, um die Kanäle und die Zwischenverbindungen zu bilden. Dann wird ein Dielektrikum aufgedampft und Metallisierungsschichten werden hinzugefügt, um Eingänge, Ausgänge und Vorspannungssignale zu errichten. Schließlich wird eine SiO2-Schicht („overglass coating") über den gesamten Chip gelegt.
  • Die Implantatzwischenverbindungen haben sich als virtuell unsichtbar gegenüber einem SEM-Scannen in einem Sekundärelektronenmodus herausgestellt. Es wird auch davon ausgegangen, dass sie gegenüber einer Spannungskontrast-SEM-Analyse unsichtbar sind. Um sich jedoch gegenüber der Möglichkeit abzusichern, dass sie durch einen Spannungskontrast entdeckt werden, kann die obere Metallisierung konstruiert sein, um die Implantate zu maskieren. Somit kann eine Spannungskontrast-Analyse der Zwischenverbindungsimplantierungen nicht durchgeführt werden, bis die oberen Metallisierungsschichten abgezogen sind, um die Implantate freizugeben, falls jedoch die obere Metallisierung entfernt wird, kann die Spannungskontrast-Analyse nicht durchgeführt werden, da es keinen Mechanismus zum Anlegen einer Spannung an das Implantat gibt; die Metallisierung, die entfernt werden muss, um die Implantate freizulegen, ermöglicht diese Funktion. Eine solche Struktur ist in 4 veranschaulicht, die eine Schnittansicht von FET-Drain-Polen 10D und 12D und ihrem Zwischenverbindungsimplantat 36 aus 2b zeigt, nachdem die Schaltungsherstellung abgeschlossen wurde. Die Struktur verwendet einen p-Grabenprozess; eine entsprechende Struktur würde aus einem n-Grabenprozess resultieren. Eine Feldoxidschicht 54 isoliert die FETs gegen angrenzende Vorrichtungen, während der Kontakt 14 zu dem FET-Drain-Pol 12D von einer Metallisierungsschicht 28 durch eine Öffnung in einer Oxidisolierungsschicht 56 hergestellt wird. Mehrere Metallisierungsschichten, die durch Oxidschichten getrennt sind, werden normalerweise vorgesehen, obwohl zur Vereinfachung lediglich eine Metallisierungsschicht 28 veranschaulicht ist. Diese Schicht 28 wird durch eine letzte Oxidschicht 58 und dann eine dickere SiO2-Schicht 60 überdeckt, die sich über den gesamten Chip erstreckt und leicht dotiert ist, um so den Aufbau einer statischen Ladung zu verhindern.
  • Während die bis hier beschriebenen, implantierten Zwischenverbindungen erfolgreich verschiedene FETs verbinden können, sollte man es vermeiden, sie unter Streifen aus Polysilizium laufen zu lassen, die sich entlang der Substratoberfläche erstrecken. Dem ist so, da das Polysilizium vorgespannt ist, um als ein Gatter zu funktionieren, und wenn es über eine implantierte Zwischenverbindung läuft, würde es tatsächlich einen Transistor an dieser Stelle errichten. Um dies zu vermeiden, kann eine Metallmikrobrücke verwendet werden, um die Polysiliziumstreifen zu überspannen. Mikrobrücken sind bekannte Elemente, die z.B. in den US-Patenten 4,239,312 und 4,275,410 beschrieben sind, welche auf die Hughes Aircraft Company übertragen wurden.
  • 5 veranschaulicht ein NAND-Gatter mit drei Eingängen, welches diesen Ansatz verwendet; Metallstecker, die bei einer späteren Herstellungsstufe hinzugefügt werden, sind nicht gezeigt. Das Gatter umfasst drei p-Kanal-FETs 62a, 62b und 62c und drei n-Kanal-FETs 64a, 64b und 64c. Gemeinsame Polysilizi um-Gatterstreifen 66a, 66b und 66c werden für Transistorpaare 62a, 64a; 62b, 64b bzw. 62c, 64c vorgesehen. Die Polysiliziumstreifen erstrecken sich über der Substratoberfläche zwischen ihren jeweiligen FETs sowie über die FET-Kanäle. Um die oberen FETs 62a–62c parallel zu verbinden, werden ihre Drain-Pole elektrisch durch Zusammenschalten eines Implantats 60 gemäß der Erfindung zusammengezogen. Jedoch kann eine entsprechende Zwischenverbindung nicht zwischen ihren Source-Polen hergestellt werden, da sie den Polysilizium-Gatterstreifen 66b und 66c kreuzen müsste. Um dies zu bewältigen, werden die FET-Source-Pole um Implantatzwischenverbindungen zu Orten hin erweitert, die an die Polysiliziumstreifen 66b und 66c angrenzen, und diese Erweiterung werden dann mittels Mikrobrücken 68b und 68c zusammengeschaltet, die einen Streifen 66b bzw. 66c überspannen. Eine zusätzliche Mikrobrücke 68a ist gezeigt, die einen Polysiliziumstreifen 66a zwischen der Source-Erweiterung des FET 62a und einer Insel 70 überspannt, die in das Substrat zusammen mit den FET-Source-Polen, -Drain-Polen und den Zwischenverbindungen implantiert ist. Diese Brücke kann entweder als Dummy dienen, um jemanden zu verwirren, der ein Reverse-Engineering durchführt, oder die Insel 70 kann einen Kontaktpunkt bereitstellen, um ein Signal von einer oberen Metallisierung zur Übertragung an die Source-Pole der FETs 62a–62c zu empfangen.
  • Die unteren FETs 64a–64c können seriell direkt mit implantierten Zwischenverbindungen 72a und 72b zwischen dem Source-Pol des FET 64a und dem Drain-Pol des FET 64b, und dem Source-Pol von 64b und dem Drain-Pol von 64c verbunden werden, da es keine Polysiliziumstreifen in den Wegen dieser Verbindungen gibt. Jedoch ist eine implantierte Source-Erweiterung des FET 64c als mit einer implantierten Insel 74a oberhalb des Drain-Pols des FET 64a über eine Reihe von implantierten Inseln 74b und 74c und Mikrobrücken 76a, 76b und 76c verbunden gezeigt, die die Polysiliziumstreifen 64a, 64b bzw. 64c überspannen. Diese Mikrobrücken können auch zu Dummyzwecken dienen oder verwendet werden, um ein Signal zwischen einer Metallverbindung zu einer Insel 74a und dem Drain-Pol des FET 64c zu übertragen.
  • 6 stellt eine vereinfachte Schnittansicht einer Mikrobrücke 68a und ihrer Zwischenverbindung mit der Schaltung dar. Ein Schenkel der Mikrobrücke kontaktiert die obere Oberfläche einer p-dotierten Implantatinsel 70, während der gegenüberliegende Schenkel die p-dotierte Implantatzwischenverbindung zwischen FETs 62a und 62b kontaktiert. Der Mittelteil der Mikrobrücke überspannt den Polysiliziumstreifen 66a mit einem isolierenden Dielektrikum 78 zwischen den zwei Elementen.
  • Durch Ersetzen von Metallzwischenverbindungen durch implantierte Zwischenverbindungen, die für SEM- oder optische Betrachtungsverfahren nicht sichtbar sind, kann der Zweck oder die Funktion der geschützten Schaltungen nicht durch Reverse-Engineering hergeleitet werden. Des Weiteren wird es für jemand, der ein Reverse-Engineering durchführt, schwierig sein, zu bestimmen, ob die Schaltungen durch Ätzen aller Metall-Oxid- und Nitritschichten, die später bei dem Herstellungsprozess aufgedampft werden, verdeckt verbunden sind, da bei den Größen, die für moderne VLSI-Schaltungen, ein normales Abklingen („dying"), Ionenfräsen, Ionenspektroskopie und SIMS-Verfahren verwendet werden, nicht die nötige Empfindlichkeit aufweisen.
  • Die hier beschriebenen, sicheren NAND- und NOR-Gatter und andere Typen von logischen Gattern können die Bausteine für viele komplizierte logische Sequenzen bilden, die deshalb virtuell unmöglich einem Reverse-Engineering unterzogen werden würden. Obwohl eine Ausbreitungswiderstand-Reverse-Engineering-Analyse dennoch theoretisch möglich sein könnte, wobei eine kleine Sonde die Widerstandsfähigkeit der Schaltung über einem sehr kleinen Volumen und Schritt für Schritt über der Oberfläche misst, würde dies in der Praxis nicht funktionieren. Die oberen Schichten müssten abgelöst werden, um die implantierten Zwischenverbindungen mit der Ausbreitungswiderstandtechnik zu analysieren, jedoch würde, wenn man dies tut, die Ortsregistrierung der implantierten Flächen bezüglich der abgelösten Metallisierung verloren gehen. Des Weiteren stellt die Ausbreitungswiderstands-Analyse einen mechanischen Vorgang da, der viel langsamer als eine SEM-Analyse ist. Das Reverse-Engineering könnte die Transistoren noch immer sehen, jedoch nicht die Verbindungen zwischen ihnen.
  • Da die einzige erforderliche Änderung bei dem Herstellungsvorgang eine Modifizierung in den Öffnungen der Ionenimplantierungsmasken ist, könnte ein neuer Satz von Standardmasken mit den modifizierten Öffnungen versehen werden und als Standardelemente des Schaltungskonstruktionsvorgangs verwendet werden. Dies macht die Erfindung insbesondere für CAD-Systeme geeignet, wobei der Konstrukteur auf einfache Weise einen gewünschten, sicheren Entwurf für ein logisches Gatter aus einer Bibliothek für solche Gatter auswählt.
  • Während mehrere veranschaulichende Ausführungsformen der Erfindung gezeigt und beschrieben wurden, werden dem Fachmann zahlreiche Abwandlungen und alternative Ausführungsformen unterkommen. Solche Abwandlungen und alternative Ausführungsformen werden als umfasst angesehen und können hergestellt werden, ohne den Schutzbereich der Erfindung zu verlassen, wie er in den beigefügten Ansprüchen definiert ist.

Claims (10)

  1. Verfahren zum Herstellen einer integrierten Schaltung („integrated circuit, IC"), das die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats (38); Bilden von Schaltungselementen (2, 4, 10, 12; 62, 64) mit dotierten Bereichen (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c), die eine gleiche Leitfähigkeit durch Einführen von Dotierungsionen (46; 52) in das Schaltungssubstrat (38) aufweisen; und Errichten von Verbindungen (20, 22, 24; 32, 34, 36; 60, 72, 74) durch Einführen von Dotanden in das Substrat (38) zwischen zumindest zwei der Schaltungselemente (2, 4, 10, 12; 62, 64), die eine gleiche Leitfähigkeit aufweisen, wobei der Schritt des Errichtens von Verbindungen gleichzeitig mit dem Schritt des Einführens von Dotierungsionen (46; 52) in das Schaltungssubstrat (38) durchgeführt wird, um die Schaltungselemente (2, 4, 10, 12; 62, 64) zu bilden, wodurch die integrierte Schaltung (IC) gegen Reverse-Engineering geschützt wird, gekennzeichnet durch Ablegen eines Feldoxids (54), wobei das Feldoxid (54) aktive Flächen definiert, die tatsächliche sowie mögliche Verbindungsbereiche umgeben.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch die Schritte: Bilden von Schaltungselementen (2, 4, 10, 12; 62, 64) und Errichten von Verbindungen (20, 22, 24; 32, 34, 36; 60, 72, 74), wobei eine Implantationsmaske mit einer einzigen kontinuierlichen Maskenöffnung (44, 50) verwendet wird.
  3. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass eine metallisierte Verbindung (26, 28) über dem Substrat (38) gebildet ist, um eine dotierte Verbindung gegen eine Beobachtung zu maskieren.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Schritte des Bildens und Errichtens durch eine Implantation durchgeführt werden.
  5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Schritte des Bildens und Errichtens mittels einer gasartigen Diffusion durchgeführt werden.
  6. CAD-System zum Konstruieren einer integrierten Schaltung (IC), das eine Bibliothek von logischen Gattern aufweist, die durch einen Konstrukteur als Bausteine für eine zu konstruierende und herzustellende Schaltung ausgewählt werden können, wobei die logischen Gatter dotierte IC-Elemente (2, 4, 10, 12; 62, 64) und eine Verbindung (20, 22, 24; 32, 34, 36; 60, 72, 74) für zumindest eines der Elemente (2, 4, 10, 12; 62, 64) aufweisen, wobei die Verbindung (20, 22, 24; 32, 34, 36; 60, 72, 74) ein Dotierungsimplantat (20, 22, 24; 32, 34, 36; 60, 72, 74) in einem Substrat (38) mit gleicher Leitfähigkeit wie das Element (2, 4, 10, 12; 62, 64) aufweist und einen elektrischen Signalweg vorsieht, um das Element (2, 4, 10, 12; 62, 64) mit einem anderen Teil des ICs zu verbinden, dadurch gekennzeichnet, dass die Bibliothek zumindest zwei logische Gatter unterschiedlichen Typs bereitstellt, wobei die zwei logischen Gatter das gleiche Transistorlayout aufweisen, so dass die zwei logischen Gatter für eine Person, die ein Reverse-Engineering durchführt, gleich aussehen, jedoch die Dotierungsimplantate (20, 22, 24; 32, 34, 36; 60, 72, 74) anders sind, um so die verschiedenen Logikfunktionstypen zu erzielen.
  7. CAD-System nach Anspruch 6, dadurch gekennzeichnet, dass die logischen Gatter eine Feldoxidschicht (54) aufweisen, die aktive Flächen definiert, die tatsächliche sowie mögliche Verbindungen derart umgibt, dass die Dotierungsimplantate (20, 22, 24; 32, 34, 36; 60, 72, 74) durch Reverse-Engineering-Techniken im Wesentlichen nicht erkennbar sind.
  8. CAD-System nach Anspruch 6, dadurch gekennzeichnet, dass die logischen Gatter in dem Substrat mit dotierten Bereichen (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c) mit gleicher Leitfähigkeit gebildet sind und dass das Dotierungsimplantat (20, 22, 24; 32, 34, 36; 60, 72, 74) in dem Substrat (38) von der gleichen Leitfähigkeit wie die dotierten Bereiche (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c) ist und die Bereiche (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c) elektrisch verbindet.
  9. CAD-System nach Anspruch 8, dadurch gekennzeichnet, dass die dotierten Bereiche (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c) und ein Verbindungsimplantat (20, 22, 24; 32, 34, 36; 60, 72, 74) gleiche Dotierungskonzentrationen aufweisen.
  10. CAD-System nach Anspruch 9, dadurch gekennzeichnet, dass die dotierten Bereiche (2S, 2D, 4S, 4D, 10S, 10D, 12S, 12D; 62a, 62b, 62c, 64a, 64b, 64c) einstückig mit dem Verbindungsimplantat (20, 22, 24; 32, 34, 36; 60, 72, 74) ausgebildet sind.
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