DE102016121449B4

DE102016121449B4 - Halbleiterchip mit Logikzellen und einer Füllzellen-Prüfkette

Info

Publication number: DE102016121449B4
Application number: DE102016121449.3A
Authority: DE
Inventors: Thomas Künemund; Steffen Rost; Andreas Küsel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2016-11-09
Filing date: 2016-11-09
Publication date: 2022-01-20
Anticipated expiration: 2036-11-10
Also published as: DE102016121449A1

Abstract

Halbleiterchip (1900), der Folgendes umfasst:
mehrere Logikzellen (1901, 1902), wobei jede Logikzelle (1901, 1902) eine Schaltungsanordnung (1903) enthält, die konfiguriert ist, eine Logikfunktion zu realisieren, und eine Umgehungsverbindung (1904) zwischen einer ersten Seite (1905) der Logikzelle (1901, 1902) und einer zweiten Seite (1906) der Logikzelle (1901, 1902) in Metallroutingrichtung umfasst;
für wenigstens eine erste Logikzelle (1901) der Logikzellen (1901, 1902) und eine zweite Logikzelle (1902) der Logikzellen (1901, 1902) eine Füllzelle (1907), die die Umgehungsverbindung (1904) der ersten Logikzelle (1901) mit der Umgehungsverbindung (1904) der zweiten Logikzelle (1902) verbindet und ein Signal invertiert, das durch die Umgehungsverbindung der ersten Logikzelle (1901) zugeführt wird, und das invertierte Signal der Umgehungsverbindung (1904) der zweiten Logikzelle (1902) zuführt,
wobei die Umgehungsverbindungen (1904) der Logikzellen (1901, 1902) über die Füllzellen (1907) verbunden sind, um wenigstens eine Füllzellen-Prüfkette zu bilden.

Description

Die vorliegenden Anmeldung betrifft Halbleiterchips mit Logikzellen und einer Füllzellen-Prüfkette.
Aufgrund von neu entwickelten Techniken, die verwendet werden, um Chips dünner zu machen, um Zugriff auf die Schaltungsanordnung des Chips von der Chiprückseite zu erlauben, sind neue Arten von Angriffen auf Sicherheitschips möglich geworden. Herangehensweisen wie z. B. Abschirmen, die zum Schutz der Vorderseite eines Chip eingesetzt werden können, sind typischerweise nicht für den Schutz der Rückseite eines Chips geeignet oder erfordern spezielle und aufwändige Bearbeitungsschritte. Dementsprechend sind effiziente Herangehensweisen wünschenswert, die das Verhindern von Angriffen über die Rückseite erlauben.
Aus den Dokumenten US 2010 / 0 218 158 A1 und US 2010 / 0 213 974 A1 sind Halbleiterchips bekannt, bei denen unbenutzte Halbleiterbereiche in der Metall-1-Ebene aufgefüllt werden. Dazu werden Logik-Zellen ohne logische Funktion verwendet.
Aus dem Dokument DE 103 39 283 A1 ist ein Verfahren zum Entwurf von integrierten Schaltkreisen mit Ersatz-Logikbausteinen bekannt, bei dem eine Mehrzahl von logischen Zellen und eine Mehrzahl von Füllzellen, die Zwischenräume zwischen den logischen Zellen füllen, auf einer Chipfläche platziert werden.
Eine Aufgabe der Erfindung ist es, einen Halbleiterchip bereitzustellen, der eingerichtet ist, Angriffe zu detektieren und mit dem es einem Angreifer unmöglich gemacht wird, die Detektion des Angriffs zu vermeiden.
Gemäß der Erfindung wird ein Halbleiterchip bereitgestellt, der aufweist: mehrere Logikzellen, wobei jede Logikzelle eine Schaltungsanordnung enthält, die konfiguriert ist, eine Logikfunktion zu realisieren, und eine Umgehungsverbindung zwischen einer ersten Seite der Logikzelle und einer zweiten Seite der Logikzelle in Metallroutingrichtung enthält, und für wenigstens eine erste Logikzelle der Logikzellen und eine zweite Logikzelle der Logikzellen eine Füllzelle, die die Umgehungsverbindung der ersten Zelle mit der Umgehungsverbindung der zweiten Zelle verbindet und ein Signal invertiert, das durch die Umgehungsverbindung der ersten Zelle zugeführt wird, und das invertierte Signal der Umgehungsverbindung der zweiten Zelle zuführt wird, wobei die Umgehungsverbindungen der Logikzellen über die Füllzellen verbunden sind, um wenigstens eine Füllzellen-Prüfkette zu bilden.
Ausgestaltungen des Halbleiterchips sind in den Unteransprüchen angegeben.
In den Zeichnungen beziehen sich gleiche Bezugszeichen im Allgemeinen auf dieselben Teile durchgehend durch die unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen ist im Allgemeinen die Darstellung der Prinzipien der Erfindung hervorgehoben. In der folgenden Beschreibung sind verschiedene Aspekte mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:

1 eine Chipkarte gemäß einem Beispiel zeigt.

1 zeigt eine Chipkarte 100 gemäß einem Beispiel.
Die Chipkarte 100 enthält einen Träger 101, auf dem ein Chipkartenmodul 102 angeordnet ist. Das Chipkartenmodul 102 enthält verschiedene Datenverarbeitungskomponenten wie beispielsweise einen Speicher 103, einen Prozessor 104 oder beispielsweise einen dedizierten Kryptoprozessor 105.
Es wird darauf hingewiesen, dass eine Chipkarte nur ein Beispiel ist und die folgenden Herangehensweisen auf jede Art von Sicherheitschip, d. h. Sicherheits-IC (integrierte Sicherheitsschaltung) angewandt werden können.
Sowohl Sondieren und Aufbrechen als auch Schaltungseditierungsangriffe auf Sicherheits-ICs, z. B. einen Chip, der in sicherheitsbezogenen Kontexten verwendet wird wie z. B. das Chipkartenmodul 102, verwenden Rückseiten-FIB-Manipulationen (Rückseiten-Manipulationen mit fokussiertem Ionenstrahl) nach dem Dünnen der Rückseite des IC, um Zugriff auf die Ziel-Schaltungsanordnung von der Rückseite zu ermöglichen. Somit ist irgendein Mittel, das Schutz gegen solche Manipulationen ermöglicht, in hohem Maße erwünscht.

2 die Metallroutingschichten auf einem Halbleiterchip darstellt.
3 eine Füllzelle mit einer Breite von drei Metallleiterbahnen zeigt.
4 eine Füllzelle mit einer Breite von vier Metallleiterbahnen zeigt.
5 eine Füllzelle mit einer Breite von fünf Metallleiterbahnen zeigt.
6 eine Füllzelle mit einer Breite von sechs Metallleiterbahnen zeigt.
7 eine Füllzelle mit einer Breite von sieben Metallleiterbahnen zeigt.
8 eine Füllzelle mit einer Breite von zehn Metallleiterbahnen zeigt.
9 eine Anordnung von Logikzellen und Füllzellen, die die Lücken zwischen zwei aufeinanderfolgenden Logikzellen oder zwischen einer Logikzelle und der Grenze der Anordnung füllen, zeigt.
10 eine FTF-Kettenstruktur (Kettenstruktur von Füllzellen mit Prüffunktionalität) gemäß einem Beispiel zeigt.
11 einen XOR-Baum zeigt, der eine XOR-Kombination von FTF-Teilketten-Ausgaben darstellt.
12 einen Komparator zeigt, der die XOR-Baum-Ausgaben empfängt.
13 die Berechnung eines erwarteten Prüfergebnisses zeigt.
14 ein Beispiel einer TIE-Füllzelle zeigt.
15 einen Schaltplan für die TIE-Füllzelle von 14 zeigt.
16 ein weiteres Beispiel einer TIE-Füllzelle zeigt.
17 einen Schaltplan für die TIE-Füllzelle von 16 zeigt.
18 ein Beispiel einer Wannenkontakt-Füllzelle zeigt.
19 einen Halbleiterchip gemäß verschiedenen Ausführungsformen zeigt.

Die folgende genaue Beschreibung bezieht sich auf die begleitenden Zeichnungen, die durch Darstellung spezifische Einzelheiten und Aspekte dieser Offenbarung, in denen Das ist insbesondere ein Problem, das sich auf den semi-anwenderspezifischen Abschnitt bezieht, d. h. die Schaltungsanordnung, die aus Standardzellen zusammengesetzt ist, die durch EDA-Werkzeuge und Abläufe platziert und automatisch geroutet werden, für die Herangehensweisen zum (physikalischen) Schutz typischerweise Erweiterungen der Prozesstechnologie notwendig machen oder dedizierte Chippakete erfordern. Beide Maßnahmen sind für Massenprodukte zu teuer.
Im Folgenden ist gemäß verschiedenen Ausführungsformen eine Herangehensweise, die als „Abschirmung durch aktive Füllzellen“ bezeichnet ist, zum IC-Schutz gegen Angriffen von der Rückseite des IC beschrieben. Diese Herangehensweise basiert auf Ketten dedizierter aktiver Füllzellen, von denen jede logisch einen Inverter repräsentiert, d. h. jede einen Eingang A und einen Ausgang Z = nicht(A) aufweist, der mit dem Eingang A des nachfolgenden Elements der Füllelementkette (z. B. einer regulären Logikzelle) verbunden sein kann. Somit ergibt es wegen der Inverterfunktion des Füllelements, keinen Sinn für einen Angreifer, nur eines der Füllelemente (mit Hilfe einer FIB-Manipulation) zu entfernen und FIB-Schaltungseditieren auszuführen, um den Eingang A des Füllelements mit seinem Ausgang Z zu verbinden.
Füllzellen sind typischerweise ohnehin erforderlich für semi-anwenderspezifische Schaltungsimplementierung, um Konflikte in der Routingmöglichkeit während des Platzierungs&Routing-Teils des Konstruktionsablaufs zu lösen. In diesem Kontext sind Füllzellen typischerweise leer, d. h. sie enthalten kein zelleninternes Signalrouting, enthalten keine aktiven Elemente, weisen keine logische Funktion auf und weisen keine Signalanschlussstifte auf, im Gegensatz zu den aktiven Füllelementen, die gemäß der hier beschriebenen Herangehensweise mit Abschirmung durch aktive Füllzellen verwendet ist.
Im Folgenden ist die Herangehensweise mit Abschirmung durch aktive Füllzellen mit Bezug auf die 3 bis 8 beschrieben, die den jeweiligen Aufbau der Füllzellen für unterschiedliche Füllzellenbreiten (in Einheiten eines ganzzahligen Vielfachen des vertikalen Metallroutingabstands) von der kleinsten Breite (aus drei Metallleiterbahnen) bis zu (beinahe) beliebigen Breiten darstellen (die maximale Breite entspricht dem maximalen erlaubten Abstand zwischen benachbarten n-Wannen- und p-Wannen-Kontakten, d. h. etwa 50 µm). Um die Herangehensweise mit Abschirmung durch aktive Füllzellen mit einer kleinsten Füllzellenbreite von drei Metallleiterbahnen anzuwenden, kann ein Zellenplatzierungsablauf verwendet werden, um allgemein Füllelementbreiten von einer oder zwei Metallleiterbahnen zu vermeiden.
2 stellt die Metallroutingschichten auf einem Halbleiterchip dar.
Der Halbleiterchip enthält mehrere Metallschichten, wobei die unterste Metallschicht (d. h. die Metallschicht, die der Rückseite des Chips am nächsten ist) hier als Metallschicht 1 bezeichnet ist und die nächsthöhere Metallschicht als Metallschicht 2 bezeichnet ist (es können eine oder mehrere höhere Metallschichten vorhanden sein oder nicht).
In der Darstellung von 2 ist eine erste Metallleiterbahn 201 der Metallschicht 2 und eine zweite Metallleiterbahn 202 der Metallschicht 2 gezeigt. Ferner sind eine dritte Metallleiterbahn 203 und eine vierte Metallleiterbahn 204, die zu Metallschicht 1 gehören, gezeigt, wobei die Metallleiterbahnen 201, 202 von Metallschicht 2 senkrecht zu den Metallleiterbahnen 203, 204 der Metallschicht 1 sind. Jede Metallschicht kann eine Vielzahl von Metallleiterbahnen wie die Metallleiterbahnen 201, 202, 203, 204 enthalten, und Metallleiterbahnen können auch weggelassen sein und Lücken aufweisen, wie es durch das Metallrouting des Halbleiterchips erforderlich ist. Wie für die erste Metallleiterbahn 201 und die zweite Metallleiterbahn 202 dargestellt ist, weisen die Metallleiterbahnen eine spezielle Beabstandung S und eine Breite W auf.
Der vorstehend genannte vertikale Routingabstand entspricht der Breite W plus der Beabstandung S und ist auch als ein Metallleiterbahnabstand (Metallleiterbahn plus die Hälfte der Beabstandung auf beiden Seiten) bezeichnet.
3 zeigt eine Füllzelle 300 mit einer Breite von drei Metallleiterbahnen.
Die Füllzelle 300 enthält einen Eingang 301 (als A bezeichnet) und einen Ausgang 302 (als Z bezeichnet). Der Eingang 301 ist mit einer Gate-Leitung 303 verbunden, die sich über den Kanalbereich eines p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 304 und einen ersten Drain-Bereich 305 enthält, und die sich über den Kanalbereich eines n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 306 und einen zweiten Drain-Bereich 307 enthält. Der Ausgang 302 ist mit dem ersten Drain-Bereich 305 und dem zweiten Drain-Bereich 307 verbunden.
Der erste Source-Bereich 304 ist mit einer Versorgungsleitung 308 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 306 ist mit einer Versorgungsleitung 309 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 301 als auch der Ausgang 302 und seine Verbindungen mit den Drain-Bereichen 305, 307 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 300 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 308, 309.
Wie entlang den Versorgungsleitungen 308, 309 dargestellt, weist die Füllzelle 300 eine Breite von drei (Metallschicht-2-) Metallleiterbahnen auf.
4 zeigt eine Füllzelle 400 mit einer Breite von vier Metallleiterbahnen.
Die Füllzelle 400 enthält einen Eingang 401 (als A bezeichnet) und einen Ausgang 402 (als Z bezeichnet). Der Eingang 401 ist mit einer ersten Gate-Leitung 403 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 404 und einen ersten Drain-Bereich 405 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 406 und einen zweiten Drain-Bereich 407 enthält.
Der Eingang 401 ist ferner mit einer zweiten Gate-Leitung 408 verbunden, die sich über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor) erstreckt, der einen dritten Source-Bereich (der dem ersten Drain-Bereich 405 entspricht) und einen dritten Drain-Bereich 409 enthält, und der sich über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor) erstreckt, der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 407 entspricht) und einen vierten Drain-Bereich 410 enthält.
Der Ausgang 402 ist mit dem dritten Drain-Bereich 409 und dem vierten Drain-Bereich 410 verbunden.
Der erste Source-Bereich 404 ist mit einer Versorgungsleitung 411 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 406 ist mit einer Versorgungsleitung 412 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 401 als auch der Ausgang 402 und seine Verbindungen mit dem dritten Drain-Bereich 409 und dem vierten Drain-Bereich 410 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 400 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 411, 412.
Wie entlang den Versorgungsleitungen 411, 412 dargestellt, weist die Füllzelle 400 eine Breite von vier (Metallschicht-2-) Metallleiterbahnen auf.
5 zeigt eine Füllzelle 500 mit einer Breite von fünf Metallleiterbahnen.
Die Füllzelle 500 enthält einen Eingang 501 (als A bezeichnet) und einen Ausgang 502 (als Z bezeichnet). Der Eingang 501 ist mit einer ersten Gate-Leitung 503 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 504 und einen ersten Drain-Bereich 505 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 506 und einen zweiten Drain-Bereich 507 enthält.
Der Eingang 501 ist ferner mit einer zweiten Gate-Leitung 508 verbunden, die sich über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor) erstreckt, der einen dritten Source-Bereich (der dem ersten Drain-Bereich 505 entspricht) und einen dritten Drain-Bereich 509 enthält, und die sich über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor) erstreckt, der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 507 entspricht) und einen vierten Drain-Bereich 510 enthält.
Der Ausgang 502 ist mit dem dritten Drain-Bereich 509 und dem vierten Drain-Bereich 510 verbunden.
Der erste Source-Bereich 504 ist mit einer Versorgungsleitung 511 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 506 ist mit einer Versorgungsleitung 512 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 501 als auch der Ausgang 502 und seine Verbindungen mit dem dritten Drain-Bereich 509 und dem vierten Drain-Bereich 510 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 500 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 511, 512.
Wie entlang den Versorgungsleitungen 511, 512 dargestellt, weist die Füllzelle 500 eine Breite von fünf (Metallschicht-2-) Metallleiterbahnen auf.
6 zeigt eine Füllzelle 600 mit einer Breite von sechs Metallleiterbahnen.
Die Füllzelle 600 enthält einen Eingang 601 (als A bezeichnet) und einen Ausgang 602 (als Z bezeichnet). Der Eingang 601 ist mit einer ersten Gate-Leitung 603 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 604 und einen ersten Drain-Bereich 605 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 606 und einen zweiten Drain-Bereich 607 enthält.
Der Eingang 601 ist ferner mit einer zweiten Gate-Leitung 608 verbunden, die sich über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor) erstreckt, der einen dritten Source-Bereich (der dem ersten Drain-Bereich 605 entspricht) und einen dritten Drain-Bereich 609 enthält, und die sich über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor) erstreckt, der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 607 entspricht) und einen vierten Drain-Bereich 610 enthält.
Der Eingang 601 ist ferner mit einer dritten Gate-Leitung 611 verbunden, die sich über den Kanalbereich eines dritten p-Kanal-Transistors (in Reihe verbunden mit dem zweiten p-Kanal-Transistor) erstreckt, der einen fünften Source-Bereich (der dem dritten Drain-Bereich 609 entspricht) und einen fünften Drain-Bereich 612 enthält, und die sich über den Kanalbereich eines dritten n-Kanal-Transistors (in Reihe verbunden mit dem zweiten n-Kanal-Transistor) erstreckt, der einen sechsten Source-Bereich (der dem vierten Drain-Bereich 610 entspricht) und einen sechsten Drain-Bereich 613 enthält.
Der Ausgang 602 ist mit dem fünften Drain-Bereich 612 und dem sechsten Drain-Bereich 613 verbunden.
Der erste Source-Bereich 604 ist mit einer Versorgungsleitung 614 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 606 ist mit einer Versorgungsleitung 615 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 601 als auch der Ausgang 602 und seine Verbindungen mit dem fünften Drain-Bereich 612 und dem sechsten Drain-Bereich 613 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 600 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 614, 615.
Wie entlang den Versorgungsleitungen 614, 615 dargestellt, weist die Füllzelle 600 eine Breite von sechs (Metallschicht-2-) Metallleiterbahnen auf.
7 zeigt eine Füllzelle 700 mit einer Breite von sieben Metallleiterbahnen.
Die Füllzelle 700 enthält einen Eingang 701 (als A bezeichnet) und einen Ausgang 702 (als Z bezeichnet). Der Eingang 701 ist mit einer ersten Gate-Leitung 703 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 704 und einen ersten Drain-Bereich 705 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 706 und einen zweiten Drain-Bereich 707 enthält.
Der Die Gate-Leitung 703 erstreckt sich ferner über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor), der einen dritten Source-Bereich (der dem ersten Drain-Bereich 705 entspricht) und einen dritten Drain-Bereich 708 enthält, und erstreckt sich über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor), der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 707 entspricht) und einen vierten Drain-Bereich 709 enthält.
Die Gate-Leitung 703 erstreckt sich ferner über den Kanalbereich eines dritten p-Kanal-Transistors (in Reihe verbunden mit dem zweiten p-Kanal-Transistor), der einen fünften Source-Bereich (der dem dritten Drain-Bereich 708 entspricht) und einen fünften Drain-Bereich 710 enthält, und erstreckt sich über den Kanalbereich eines dritten n-Kanal-Transistors (in Reihe verbunden mit dem zweiten n-Kanal-Transistor), der einen sechsten Source-Bereich (der dem vierten Drain-Bereich 709 entspricht) und einen sechsten Drain-Bereich 711 enthält.
Der Ausgang 702 ist mit dem fünften Drain-Bereich 710 und dem sechsten Drain-Bereich 711 verbunden.
Der erste Source-Bereich 704 ist mit einer Versorgungsleitung 712 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 706 ist mit einer Versorgungsleitung 713 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 701 als auch der Ausgang 702 und seine Verbindungen mit dem fünften Drain-Bereich 710 und dem sechsten Drain-Bereich 711 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 700 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 712, 713.
Wie entlang den Versorgungsleitungen 712, 713 dargestellt, weist die Füllzelle 700 eine Breite von sieben (Metallschicht-2-) Metallleiterbahnen auf. Sie kann beispielsweise auf eine Breite von bis zu neun Metallleiterbahnen erweitert werden.
8 zeigt eine Füllzelle 800 mit einer Breite von zehn Metallleiterbahnen.
Die Füllzelle 800 enthält einen Eingang 801 (als A bezeichnet) und einen Ausgang 802 (als Z bezeichnet). Der Eingang 801 ist mit einer ersten Gate-Leitung 803 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 804 und einen ersten Drain-Bereich 805 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 806 und einen zweiten Drain-Bereich 807 enthält.
Der Eingang 801 ist ferner mit einer zweiten Gate-Leitung 808 verbunden, die sich über den Kanalbereich eines zweiten p-Kanal-Transistors erstreckt, der einen dritten Source-Bereich (der dem ersten Drain-Bereich 805 entspricht) und einen dritten Drain-Bereich 809 enthält, und die sich über den Kanalbereich eines zweiten n-Kanal-Transistors erstreckt, der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 807 entspricht) und einen vierten Drain-Bereich 810 enthält.
Die zweite Gate-Leitung 803 erstreckt sich ferner über den Kanalbereich eines dritten p-Kanal-Transistors (in Reihe verbunden mit dem zweiten p-Kanal-Transistor), der einen fünften Source-Bereich (der dem dritten Drain-Bereich 809 entspricht) und einen fünften Drain-Bereich 811 enthält, und erstreckt sich über den Kanalbereich eines dritten n-Kanal-Transistors (in Reihe verbunden mit dem zweiten n-Kanal-Transistor), der einen sechsten Source-Bereich (der dem vierten Drain-Bereich 810 entspricht) und einen sechsten Drain-Bereich 812 enthält.
Die Gate-Leitung 803 erstreckt sich ferner über den Kanalbereich eines vierten p-Kanal-Transistors (in Reihe verbunden mit dem dritten p-Kanal-Transistor), der einen siebten Source-Bereich (der dem fünften Drain-Bereich 811 entspricht) und einen siebten Drain-Bereich 813 enthält, und erstreckt sich über den Kanalbereich eines vierten n-Kanal-Transistors (in Reihe verbunden mit dem dritten n-Kanal-Transistor), der einen achten Source-Bereich (der dem sechsten Drain-Bereich 812 entspricht) und einen achten Drain-Bereich 814 enthält.
Der Ausgang 802 ist mit dem siebten Drain-Bereich 813 und dem achten Drain-Bereich 814 verbunden.
Der erste Source-Bereich 804 ist mit einer Versorgungsleitung 815 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 806 ist mit einer Versorgungsleitung 816 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Sowohl der Eingang 801 als auch der Ausgang 802 und seine Verbindungen mit dem siebten Drain-Bereich 813 und dem achten Drain-Bereich 814 sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 800 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 815, 816.
Wie entlang den Versorgungsleitungen 815, 816 dargestellt, weist die Füllzelle 800 eine Breite von zehn (Metallschicht-2-) Metallleiterbahnen auf. Sie kann beispielsweise auf eine beliebige Breite erweitert werden.
Da die Füllzellen 300-800 weitgehend frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen sind, lassen sie die Metallschicht-1-Leiterbahnen frei.
Beispielsweise blockiert eine Füllzelle nicht mehr als vier Metall-1-Leiterbahnen und lässt sieben Metall-1-Leiterbahnen frei. Außerdem blockieren die Füllzellen 300-800 die (z. B. vier Metallschicht-1) Leiterbahnen nur an den (linken und rechten) Zellengrenzen (wo sich der Eingang und der Ausgang befinden), so dass eine breite Füllzelle breite und FIB-geschützte M1-freie (Metallschicht-1-freie) Bereiche innerhalb der Füllzelle bereitstellt.
Es wird darauf hingewiesen, dass in den Beispielen von Füllzellen, die sowohl in den Beispielen 3 bis 8 als auch in den folgenden Beispielen gegeben sind, ein Füllelement-Prüfsignal, das an dem Eingangskontaktstift A ankommt, invertiert wird, so dass Z = NICHT(A) ist. Ferner wird darauf hingewiesen, dass der mittlere Teil der Füllzelle, außer dem Eingang und dem Ausgang und entsprechender Verbindungen, frei von der ersten Metallschicht ist und dass er in der horizontalen Richtung gestreckt sein kann (z. B., wie dargestellt, können Füllzellen beliebiger Breite bereitgestellt sein), so dass eine Lücke irgendeiner Breite zwischen zwei (regulären, d. h. nicht Füll-) Logikzellen einer Halbleiterzelle mit einer entsprechenden Füllzelle gefüllt sein kann.
Das Füllen von zwischen den Logikzellen kann zu einer Struktur führen, wie sie in 9 dargestellt ist.
9 zeigt eine Anordnung 900 von Logikzellen 901 und Füllzellen 902, die die Lücken zwischen zwei aufeinanderfolgenden Logikzellen 901 oder zwischen einer Logikzelle 901 und der Grenze der Anordnung 900 füllen.
Die Anordnung 900 enthält zwei Reihen von Zellen, die in einer Ebenen der ersten Metallschicht eines Halbleiterchips dargestellt sind. Jede Logikzelle 901 enthält eine (dedizierte, d. h. freie oder reservierte) Metallschicht-1-Leiterbahn 903, die durch die Logikzelle führt und auf jeder Seite entweder mit der Metallschicht-1-Leiterbahn 903 einer weiteren Logikzelle 901, falls eine benachbarte vorhanden ist, oder (möglicherweise über eine XOR-Zelle 904, 905, die an der Grenze bereitgestellt ist) mit einer Füllzelle 902 verbunden ist. Die Metallschicht-1-Leiterbahn 903 kann so ausgewählt sein, dass das Prüfsignal gesehen werden kann, um sich an die Logikzelle anzupassen, z. B. ist für das Prüfsignal die erste freie Metallschicht-1-Leiterbahn in einer Logikzelle reserviert, z. B. entweder die erste oberhalb oder unterhalb (in Richtung von VDD oder VSS) der logikzelleninternen Metallschicht-1-Verdrahtung.
Ein Prüfsignal (in 9 zu der Logikzelle links oben zugeführt) kann sich über die Metallschicht-1-Leiterbahnen 903 durch die Logikzellen 901, durch die Füllzellen 902 (von ihrem Eingang zu ihrem Ausgang, wodurch es wie vorstehend beschrieben invertiert wird) und über die XOR-Gatter 904, 905 an der Grenze (deren Ausgaben den jeweiligen nächsten Zeilen zugeführt werden) ausbreiten, wobei die XOR-Gatter 904, 905 als zweite Eingabe (die erste Eingabe ist das Prüfsignal) ein Invertierungssignal , das über Invertierungssignalleitungen 906, 907 zugeführt wird, empfangen, was eine bedingte Invertierung des Prüfsignals von einer Zeile zu der nächsten erlaubt.
Es wird darauf hingewiesen, dass gemäß einer Ausführungsform jede Lücke zwischen zwei Logikzellen 901 mit genau einer Füllzelle 902 gefüllt ist, so dass das Prüfsignal über jede Lücke zwischen zwei Logikzellen 901 invertiert wird.
Mit anderen Worten breitet sich ein Prüfsignal entlang einer FTF-Kette (Kette von Füllelementen mit Prüf- oder Alarmfunktion) aus, deren Eingang mit einem Prüfsignal (TI) versorgt wird und dessen Ausgabe mit einer erwarteten Prüfausgabe (ETO) verglichen wird. Anstatt eine lange Kette (die, wenn sie sich über eine große Fläche ausdehnt, zu einer hohen Ausbreitungsverzögerung des Prüfsignals führen kann) aufzuweisen, kann eine FTF-Kettenstruktur, die parallele FTF-Ketten aufweist, verwendet werden.
10 zeigt eine FTF-Kettenstruktur 1000 gemäß einem Beispiel.
In diesem Beispiel sind eine Pluralität von 2N+1 (= 9 für dieses Beispiel) FTF-Ketten vorhanden, wobei jede aus den FTF-Ketten 1001 in 2M+1 (= 9 für dieses Beispiel) parallele Teilketten 1002 unterteilt ist (die durch Verbinden von Logikzellen über Füllzellen und möglicherweise XOR-Gatter gebildet sein können, die mit Bezug auf 9 erläutert ist). Das ermöglicht das Reduzieren der Gesamtausbreitungsverzögerung der FTF-Kette.
Ferner ist ein FTF-Teilkettenausgangsnetz dadurch gebildet, dass aus jeder der 2N+1=9 FTF-Ketten 1001 eine aus den 9 Teilketten 1002 ausgewählt wird und die 9 Ausgänge dieser 9 Teilketten XOR-verbunden werden; das wird für alle 9 Teilketten vorgenommen, wie in 11 dargestellt.
11 zeigt einen XOR-Baum 1100, der eine XOR-Kombination von Teilkettenausgaben (von 9 Teilketten) für die k-te FTF-Kette darstellt.
Ein erstes XOR 1101 kombiniert die Ausgabe der 7., 8. und 9. Teilkette der k-ten FTF-Kette, ein zweites XOR 1102 kombiniert die Ausgabe der 6., 5. und 4. Teilkette der k-ten FTF-Kette, und ein drittes XOR 1103 kombiniert die Ausgabe der 3., 2. und 1. Teilkette der k-ten FTF-Kette.
Ein viertes XOR 1104 kombiniert die Ergebnisse des ersten XOR 1101, des zweiten XOR 1102 und des dritten XOR 1103.
Es ist somit ein XOR-Baum 1100 für jede FTF-Kette 1001 bereitgestellt, und die Ergebnisse dieser 9 XOR-Bäume werden dann jeweils mit der unabhängig bestimmten erwarteten Prüfausgabe (ETO) verglichen, wie in 12 dargestellt ist.
12 zeigt einen Komparator 1200, der die Ausgaben der XOR-Bäume für die FTF-Ketten und eine ETO empfängt und 9 Ergebnis-Bits (als Ausgabe-SFR-Bits bezeichnet) 1201, eines für jede FTF-Kette, ausgibt, wobei jedes Ergebnis-Bit angibt, ob die FTF-Kette die erwartete Antwort ergibt.
Eine unabhängige Bestimmung der ETO für unterschiedliche FTF-Ketten 1001 ist möglich, da alle Ketteneingaben TI<1> ... TI<9> und sowohl die bedingten Invertierungen innerhalb der (Teil-) Ketten 1002 als auch die logische (Teil-) Kettenfunktion (Invertierung) alle bekannt sind.
13 stellt eine Berechnung einer ETO basierend auf 9 Prüfeingabe-Bits (als Eingabe-SFR-Bits bezeichnet) und zwei Eingabe-SFR-Bits, die spezifizieren, ob die bedingte Invertierung angewandt werden soll (ein Bit für jede aus den zwei Invertierungsleitungen 906, 907, wie in 9 dargestellt ist), durch einen ETO-Berechnungsblock 1300 dar.
Insbesondere ist in diesem Beispiel eine FTF-Teilstruktur vorhanden, in der

• jede aus den 9 FTF-Ketten <j>, j = 9 ... 1, aus 9 parallelen Teilketten <j,k>, k = 9 ... 1 besteht;
• für jede aus den Teilketten <j,k> die Summe der Anzahl von Füllzellen ungerade ist; d. h. jede Teilkette <j,k> kann logisch durch einen Inverter mit Eingabe TI<j> und Ausgabe TO<j,k> für alle j,k repräsentiert sein
• für jede aus den Teilketten <j,k> und für beide bedingten Invertierungen (gemäß den zwei Invertierungsleitungen 906, 907, wie in 9 dargestellt ist) eine ungerade Anzahl von XOR-Gattern vorhanden ist.

Im Folgenden sind weitere Beispiele für Füllzellen, wie verwendet werden können, mit Bezug auf die 14 bis 17 beschrieben, wobei diese Füllzellen als eine Kombination einer TIE-Zelle mit einem Inverter betrachtet werden können.
Eine TIE-Zelle, die beispielsweise verwendet sein kann, um eine spezielle Kapazität zwischen zwei Versorgungsleitungen bereitzustellen, enthält kreuzgekoppelte Transistoren, z. B. pMOS- (p-Kanal-Metalloxid-Halbleiter-) und nMOS- (n-Kanal-MOS-) Feldeffekttransistoren, die einander aktivieren (d. h. anschalten). Beispielsweise können Füllzellen mit „hoher Kapazität (HC) pro Einheitsfläche“ zur Implementierung semi-anwenderspezifischet Schaltungen verwendet werden, um Routingkonflikte während des Platzierungs&Routing-Teils des Konstruktionsablaufs zu lösen.
Die Füllzellen, die im Folgenden beschrieben sind, z. B. als TIE-Füllzellen bezeichnet, weisen eine hohe VDD-VSS-Pufferkapazität auf, da jeder Transistor außer einem angeschaltet ist, während in den Beispiele von 3 bis 8 nur die Hälfte der Transistoren gleichzeitig angeschaltet ist.
14 zeigt ein Beispiel einer TIE-Füllzelle 1400.
Die Füllzelle 1400 enthält einen Eingang 1401 (als A bezeichnet) und einen Ausgang 1402 (als Z bezeichnet).
Die Füllzelle 1400 enthält eine erste Gate-Leitung 1403, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 1404 und einen ersten Drain-Bereich 1405 enthält.
Die Füllzelle 1400 enthält ferner eine zweite Gate-Leitung 1410, die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 1406 und einen zweiten Drain-Bereich 1407 enthält.
Die erste Gate-Leitung 1403 erstreckt sich ferner über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor), der einen dritten Source-Bereich (der dem ersten Drain-Bereich 1405 entspricht) und einen dritten Drain-Bereich 1408 enthält.
Die zweite Gate-Leitung 1410 erstreckt sich ferner über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor), der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 1407) entspricht und einen vierten Drain-Bereich 1409 enthält.
Die Füllzelle enthält ferner eine dritten Gate-Leitung 1415, die mit dem Eingang 1401 verbunden ist, die sich über den Kanalbereich eines dritten p-Kanal-Transistors (in Reihe verbunden mit dem zweiten p-Kanal-Transistor) erstreckt, der einen fünften Source-Bereich (der dem dritten Drain-Bereich 1408 entspricht) und einen fünften Drain-Bereich 1411 enthält, und sich über den Kanalbereich eines dritten n-Kanal-Transistors (in Reihe verbunden mit dem zweiten n-Kanal-Transistor) erstreckt, der einen sechsten Source-Bereich (der dem vierten Drain-Bereich 1409 entspricht) und einen sechsten Drain-Bereich 1412 enthält.
Der Ausgang 1402 ist mit dem fünften Drain-Bereich 1411 und dem sechsten Drain-Bereich 1412 verbunden.
Der erste Source-Bereich 1404 ist mit einer Versorgungsleitung 1413 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 1406 ist mit einer Versorgungsleitung 1414 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Die erste Gate-Leitung 1403 ist mit dem vierten Drain-Bereich 1409 verbunden, und die zweite Gate-Leitung 1410 ist mit dem dritten Drain-Bereich 1408 verbunden.
Diese Verbindungen, sowohl der Eingang 1401 als auch der Ausgang 1402 und seine Verbindungen mit dem fünften Drain-Bereich 1411 und dem sechsten Drain-Bereich 1412, sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 1400 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 1413, 1414.
15 zeigt einen Schaltplan 1500 für die TIE-Füllzelle 1400 von 14.
Der Schaltplan 1500 enthält einen ersten p-Kanal-FET (p-Kanal-Feldeffekttransistor) 1501, dessen Source mit dem hohen Versorgungspotential (VDD) verbunden ist und dessen Drain mit der Source eines zweiten p-Kanal-FET 1502 verbunden ist, dessen Drain mit der Source eines dritten p-Kanal-FET 1503 verbunden ist, dessen Gate mit dem Eingang verbunden ist und dessen Drain mit dem Ausgang verbunden ist.
Der Schaltplan 1500 enthält einen ersten n-Kanal-FET 1504, dessen Source mit dem niedrigen Versorgungspotential (VSS) verbunden ist und dessen Drain mit der Source eines zweiten n-Kanal-FET 1505 verbunden ist, dessen Drain mit der Source eines dritten n-Kanal-FET 1506 verbunden ist, dessen Gate mit dem Eingang verbunden ist und dessen Drain mit dem Ausgang verbunden ist.
Das Gate des ersten p-Kanal-FET 1501 und das Gate des zweiten p-Kanal-FET 1502 sind mit dem Drain des zweiten n-Kanal-FET 1505 verbunden, und das Gate des ersten n-Kanal-FET 1504 und das Gate des zweiten n-Kanal-FET 1505 sind mit dem Drain des zweiten p-Kanal-FET 1502 verbunden.
16 zeigt ein weiteres Beispiel einer TIE-Füllzelle 1600.
Die Füllzelle 1600 enthält einen Eingang 1601 (als A bezeichnet) und einen Ausgang 1602 (als Z bezeichnet).
Die Füllzelle 1600 enthält eine erste Gate-Leitung 1603, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 1604 und einen ersten Drain-Bereich 1605 enthält.
Die Füllzelle 1600 enthält ferner eine zweite Gate-Leitung 1621, die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 1606 und einen zweiten Drain-Bereich 1607 enthält.
Die erste Gate-Leitung 1603 erstreckt sich ferner über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor), der einen dritten Source-Bereich (der dem ersten Drain-Bereich 1605 entspricht) und einen dritten Drain-Bereich 1608 enthält.
Die zweite Gate-Leitung 1621 erstreckt sich ferner über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor), der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 1607) entspricht und einen vierten Drain-Bereich 1609 enthält.
Die erste Gate-Leitung 1603 erstreckt sich ferner über den Kanalbereich eines dritten p-Kanal-Transistors (in Reihe verbunden mit dem zweiten p-Kanal-Transistor), der einen fünften Source-Bereich (der dem dritten Drain-Bereich 1608 entspricht) und einen fünften Drain-Bereich 1610 enthält.
Die zweite Gate-Leitung 1621 erstreckt sich ferner über den Kanalbereich eines dritten n-Kanal-Transistors (in Reihe verbunden mit dem zweiten n-Kanal-Transistor), der einen sechsten Source-Bereich (der dem vierten Drain-Bereich 1609 entspricht) und einen sechsten Drain-Bereich 1611 enthält.
Die erste Gate-Leitung 1603 erstreckt sich ferner über den Kanalbereich eines vierten p-Kanal-Transistors (in Reihe verbunden mit dem dritten p-Kanal-Transistor), der einen siebten Source-Bereich (der dem fünften Drain-Bereich 1610 entspricht) und einen siebten Drain-Bereich 1612 enthält.
Die zweite Gate-Leitung 1621 erstreckt sich ferner über den Kanalbereich eines vierten n-Kanal-Transistors (in Reihe verbunden mit dem dritten n-Kanal-Transistor), der einen achten Source-Bereich (der dem sechsten Drain-Bereich 1611 entspricht) und einen achten Drain-Bereich 1613 enthält.
Die erste Gate-Leitung 1603 erstreckt sich ferner über den Kanalbereich eines fünften p-Kanal-Transistors (in Reihe verbunden mit dem vierten p-Kanal-Transistor), der einen neunten Source-Bereich (der dem siebten Drain-Bereich 1612 entspricht) und einen neunten Drain-Bereich 1614 enthält.
Die zweite Gate-Leitung 1621 erstreckt sich ferner über den Kanalbereich eines fünften n-Kanal-Transistors (in Reihe verbunden mit dem vierten n-Kanal-Transistor), der einen zehnten Source-Bereich (der dem achten Drain-Bereich 1613 entspricht) und einen zehnten Drain-Bereich 1615 enthält.
Die Füllzelle enthält ferner eine dritten Gate-Leitung 1616, die mit dem Eingang 1601 verbunden ist, die sich über den Kanalbereich eines sechsten p-Kanal-Transistors (in Reihe verbunden mit dem fünften p-Kanal-Transistor) erstreckt, der einen elften Source-Bereich (der dem neunten Drain-Bereich 1614 entspricht) und einen elften Drain-Bereich 1617 enthält, und sich über den Kanalbereich eines sechsten n-Kanal-Transistors (in Reihe verbunden mit dem fünften n-Kanal-Transistor) erstreckt, der einen zwölften Source-Bereich (der dem zehnten Drain-Bereich 1615 entspricht) und einen zwölften Drain-Bereich 1618 enthält.
Der Ausgang 1602 ist mit dem elften Drain-Bereich 1617 und dem zwölften Drain-Bereich 1618 verbunden.
Der erste Source-Bereich 1604 ist mit einer Versorgungsleitung 1619 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 1606 ist mit einer Versorgungsleitung 1620 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Die erste Gate-Leitung 1603 ist mit dem zehnten Drain-Bereich 1615 verbunden, und die zweite Gate-Leitung 1621 ist mit dem neunten Drain-Bereich 1614 verbunden. Diese Verbindungen, sowohl der Eingang 1601 als auch der Ausgang 1602 und seine Verbindungen mit den elften Drain-Bereichen 1617 und dem zwölften Drain-Bereich 1618, sind durch die erste (am nächsten an der Rückseite gelegenen) Metallschicht des Halbleiterchips gebildet. Ansonsten ist die Füllzelle 1600 frei von der ersten Metallschicht zwischen den zwei Versorgungsleitungen 1619, 1620.
17 zeigt einen Schaltplan 1700 für die TIE-Füllzelle 1600 von 16.
Der Schaltplan 1700 enthält einen ersten p-Kanal-FET (p-Kanal-Feldeffekttransistor) 1701, dessen Source mit dem hohen Versorgungspotential (VDD) verbunden ist und dessen Drain mit der Source eines zweiten p-Kanal-FET 1702 verbunden ist, dessen Drain mit der Source eines dritten p-Kanal-FET 1703 verbunden ist, dessen Drain mit der Source eines vierten p-Kanal-FET 1704 verbunden ist, dessen Drain mit der Source eines fünften p-Kanal-FET 1705 verbunden ist, dessen Drain mit der Source eines sechsten p-Kanal-FET 1706 verbunden ist, dessen Gate mit dem Eingang verbunden ist und dessen Drain mit dem Ausgang verbunden ist.
Der Schaltplan 1700 enthält einen ersten n-Kanal-FET 1707, dessen Source mit dem niedrigen Versorgungspotential (VSS) verbunden ist und dessen Drain mit der Source eines zweiten n-Kanal-FET 1708 verbunden ist, dessen Drain mit der Source eines dritten n-Kanal-FET 1709 verbunden ist, dessen Drain mit der Source eines vierten n-Kanal-FET 1710 verbunden ist, dessen Drain mit der Source eines fünften n-Kanal-FET 1711 verbunden ist, dessen Drain mit der Source eines sechsten n-Kanal-FET 1712 verbunden ist, dessen Gate mit dem Eingang verbunden ist und dessen Drain mit dem Ausgang verbunden ist.
Die Gates des ersten p-Kanal-FET 1701, des zweiten p-Kanal-FET 1702, des dritten p-Kanal-FET 1703, des vierten p-Kanal-FET 1704 und des fünften p-Kanal-FET 1705 sind mit dem Drain des fünften n-Kanal-FET 1711 verbunden, und die Gates des ersten n-Kanal-FET 1707, des zweiten n-Kanal-FET 1708, des dritten n-Kanal-FET 1709, des vierten n-Kanal-FET 1710 und des fünften n-Kanal-FET 1711 sind mit dem Drain des fünften p-Kanal-FET 1705 verbunden.
Im Vergleich zu den Beispielen von 3 bis 8 ergeben die TIE-Füllzellen eine höhere VDD-VSS-Kapazität (die, z. B. für kontaktlose ICs, das Einsparen von Chipfläche ermöglichen können), weisen niedrigere Schaltzeiten auf und weisen eine niedrigere Kapazität, die neu geladen werden muss, und somit einen niedrigeren Energieverbrauch auf. Sie erfordern jedoch einen höheren Verdrahtungsaufwand an dem Ausgang. Somit kann eine Kombination verwendet werden, d. h. sowohl TIE-Füllzellen als auch Füllzellen, wie sie vorstehend mit Bezug auf die 3 bis 8 beschrieben sind.
Eine weitere Alternative für eine Füllzelle ist eine Wannenkontakt-Füllzelle, die die Funktionalität einer TAP-Zelle aufweist. Eine TAP-Zelle, mit anderen Worten ein Wannenkontakt, ist, falls sie herkömmlich realisiert ist, eine leicht zu identifizierende Lücke für eine rückseitigen FIB-Angriff auf ein Metallschicht-1-Ziel. Um das zu adressieren, ist gemäß einem Beispiel ein solcher Kontakt in eine dedizierte und prüfbare Wannenkontakt-Füllzelle eingebettet, die in eine FTF-Kette als eine Füllzelle integriert sein kann, wie vorstehend beschrieben.
18 zeigt ein Beispiel einer Wannenkontakt-Füllzelle (TAP-Füllzelle) 1800.
Die Füllzelle 1800 enthält einen Eingang 1801 (als A bezeichnet) und einen Ausgang 1802 (als Z bezeichnet). Der Eingang 1801 ist mit einer ersten Gate-Leitung 1803 verbunden, die sich über den Kanalbereich eines ersten p-Kanal-Transistors erstreckt, der einen ersten Source-Bereich 1804 und einen ersten Drain-Bereich 1805 enthält, und die sich über den Kanalbereich eines ersten n-Kanal-Transistors erstreckt, der einen zweiten Source-Bereich 1806 und einen zweiten Drain-Bereich 1807 enthält.
Die Füllzelle 1800 enthält ferner eine zweite Gate-Leitung 1808, die sich über den Kanalbereich eines zweiten p-Kanal-Transistors (in Reihe verbunden mit dem ersten p-Kanal-Transistor) erstreckt, der einen dritten Source-Bereich (der dem ersten Drain-Bereich 1805 entspricht) und einen dritten Drain-Bereich 1809 enthält. Die zweite Gate-Leitung 1808 ist mit einem T0-TAP-Kontakt (p+-Bulkkontakt) verbunden, der über die Metallschicht 2 mit einer Versorgungsleitung 1815 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden ist.
Die Füllzelle 1800 enthält ferner eine dritte Gate-Leitung 1811, die sich über den Kanalbereich eines zweiten n-Kanal-Transistors (in Reihe verbunden mit dem ersten n-Kanal-Transistor) erstreckt, der einen vierten Source-Bereich (der dem zweiten Drain-Bereich 1807 entspricht) und einen vierten Drain-Bereich 1812 enthält. Die dritte Gate-Leitung 1811 ist mit einem T1-TAP-Kontakt (n+-Bulkkontakt) verbunden, der über die Metallschicht 2 mit einer Versorgungsleitung mit hohen Potential (VDD-Versorgungsleitung) verbunden ist.
Der erste Source-Bereich 1804 ist mit der Versorgungsleitung 1814 mit hohem Potential (VDD-Versorgungsleitung) verbunden, und der zweite Source-Bereich 1806 ist mit der Versorgungsleitung 1815 mit niedrigem Potential (VSS-Versorgungsleitung) verbunden.
Der Ausgang 1802 ist mit dem dritten Drain-Bereich 1809 und dem vierten Drain-Bereich 1812 verbunden.
Auf diese Weise sind die TAP-Zellen-Kontaktstifte T1 und T0 mit einem C²MOS-Inverter verbunden, so dass die Wannenkontakt-Füllzelle 1800 in eine FTF-Kette eingefügt werden kann.
Zusammengefasst ist gemäß verschiedenen Ausführungsformen ein Halbleiterchip bereitgestellt, wie er in 19 dargestellt ist.
19 zeigt einen Halbleiterchip 1900.
Der Chip enthält mehrere Logikzellen 1901, 1902, wobei jede Logikzelle eine Schaltungsanordnung 1903 enthält, die konfiguriert ist, eine Logikfunktion zu realisieren, und eine Umgehungsverbindung 1904 zwischen einer ersten Seite 1905 der Logikzelle und einer zweiten Seite der Logikzelle 1906 in einer Metallroutingrichtung enthält.
Der Chip 1900 enthält ferner für wenigstens eine erste Logikzelle 1901 aus den Logikzellen und eine zweite Logikzelle 1902 aus den Logikzellen, eine Füllzelle 1907, die die Umgehungsverbindung der ersten Zelle mit der Umgehungsverbindung der zweiten Zelle verbindet und ein Signal invertiert, das durch die Umgehungsverbindung der ersten Zelle 1901 zugeführt wird, und das invertierte Signal der Umgehungsverbindung der zweiten Zelle 1902 zurührt.
In verschiedenen Ausführungsformen ist, mit anderen Worten, eine Verbindung durch mehrere Logikzellen gebildet, wobei eine Lücke zwischen den zwei Logikzellen durch eine Füllzelle geschlossen wird, die einen Inverter implementiert, d. h. die ein Signal, das von einer der Logikzellen zu der anderen Logikzellen über eine Verbindung verbreitet wird, invertiert. In jeder Logikzelle ist die Verbindung durch eine Umgehungsleitung oder Umgehungsverbindung gebildet, die als eine Verbindung betrachtet werden kann, die nicht an der Logikfunktion der Logikzelle beteiligt ist. Die Verbindung erstreckt sich in Metallroutingrichtung, d. h. in der Richtung der Metallleiterbahnen der Metallschicht, durch die die Verbindung gebildet ist, z. B. der niedrigsten Metallschicht des Chips.
Die Logikzellen können Boolesche Funktionen implementieren wie beispielsweise Logikgatter wie z. B. NAND-, OR- oder XOR-Gatter, können jedoch auch komplexere Logikfunktionen realisieren, z. B. sowohl komplexe Gatter als auch sequenzielle Schaltungsanordnung wie Latches und Flipflops. Insbesondere können sie komplexere Logikfunktionen als eine Invertierung implementieren.
Verschiedene Beispiele sind im Folgenden beschrieben:

Beispiel 1 ist ein Halbleiterchip, wie in 19 dargestellt.
Beispiel 2 ist ein Halbleiterchip gemäß Beispiel 1, wobei die Füllzelle zwischen der ersten Logikzelle und der zweiten Logikzelle in Metallroutingrichtung angeordnet ist.
Beispiel 3 ist ein Halbleiterchip gemäß Beispiel 1 oder 2, wobei für jede Logikzelle der Logikzellen die Umgehungsverbindung mit der Umgehungsverbindung einer weiteren Logikzelle der Logikzellen oder mit einer Füllzelle verbunden ist.
Beispiel 4 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 3, wobei der Chip eine Metallschicht enthält und die Metallroutingrichtung die Metallroutingrichtung der Metallschicht ist.
Beispiel 5 ist ein Halbleiterchip gemäß Beispiel 4, wobei für jede Logikzelle die Schaltungsanordnung Verbindungen enthält, die durch die Metallschicht gebildet sind.
Beispiel 6 ist ein Halbleiterchip gemäß Beispiel 4 oder 5, wobei die Metallschicht die Routingmetallschicht am nächsten der Rückseite des Chips ist und der Chip wenigstens eine weitere Metallschicht enthält.
Beispiel 7 ist ein Halbleiterchip gemäß einem der Beispiele 4 bis 6, wobei die Füllzelle wenigstens eine Verbindung enthält, die mit Hilfe der Metallschicht gebildet ist.
Beispiel 8 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 7, wobei die Füllzelle einen Inverter implementiert.
Beispiel 9 ist ein Halbleiterchip gemäß Beispiel 8, wobei die Implementierung des Inverters Platz für Metallschichtverbindungen durch die Füllzelle in Metallschichtroutingrichtung lässt.
Beispiel 10 ist ein Halbleiterchip gemäß Beispiel 8 oder 9, wobei die Implementierung des Inverters Versorgungsleitungsverbindungen an den Seiten der Füllzelle in Metallschichtroutingverbindung und einen Eingangsanschluss und einen Ausgangsanschluss, die zwischen den Versorgungsleitungsverbindungen angeordnet sind, enthält.
Beispiel 11 ist ein Halbleiterchip gemäß einem der Beispiele 8 bis 10, wobei die Implementierung des Inverters Diffusionsflächen, die Feldeffekttransistor-Source- und -Drain-Flächen bilden, und Gate-Leitungen über Kanalbereichen zwischen den Source- und den Drain-Flächen enthält.
Beispiel 12 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 11, wobei der Chip eine Metallschicht enthält und die Metallroutingrichtung die Metallroutingrichtung der Metallschicht ist, und wobei der Inverter außer dem Eingang, dem Ausgang, ihrer Verbindungen mit den Diffusionsflächen und den Versorgungsleitungsverbindungen von der Metallschicht frei ist.
Beispiel 13 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 12, wobei die Füllzelle wenigstens einen Wannenkontakt implementiert.
Beispiel 14 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 13, wobei die Füllzelle eine TIE-Zelle implementiert.
Beispiel 15 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 14, wobei die Umgehungsverbindungen der Logikzellen über die Füllzellen verbunden sind, um wenigstens eine Füllzellen-Prüfkette zu bilden.
Beispiel 16 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 15, der ferner eine Prüfeingangsschaltung enthält, die konfiguriert ist, ein Prüfsignal der Füllzellen-Prüfkette zuzuführen, und eine Ausgangsprüfschaltung, die konfiguriert ist, das Prüfsignal, wie es durch die Füllzellen-Prüfkette ausgebreitet ist, zu empfangen und zu überprüfen, ob das empfangene Prüfsignal eine vorbestimmte Wert aufweist.
Beispiel 17 ist ein Halbleiterchip gemäß Beispiel 16, wobei die Ausgangsprüfschaltung konfiguriert ist, ein Alarmsignal zu erzeugen, falls das empfangene Prüfsignal nicht den vorbestimmten Wert aufweist.
Beispiel 18 ist ein Halbleiterchip gemäß Beispiel 16 oder 17, der mehrere Füllzellen-Prüfketten enthält, wobei die Prüfeingangsschaltung konfiguriert ist, ein Prüfsignal zu jeder Füllzellen-Prüfkette zuzuführen, und die Ausgangsprüfschaltung konfiguriert ist, für jede Füllzellen-Prüfkette das Prüfsignal, wie es durch die Füllzellen-Prüfkette verbreitet ist, zu empfangen und zu überprüfen, ob das empfangene Prüfsignal einen vorbestimmten Wert aufweist.
Beispiel 19 ist ein Halbleiterchip gemäß Beispiel 18, wobei die Ausgangsprüfschaltung konfiguriert ist, die Prüfsignale, wie sie durch die Füllzellen-Prüfketten verbreitet werden, zu kombinieren und zu überprüfen, ob die kombinierte Kombination einen vorbestimmten Wert aufweist.

Gemäß einem weiteren Beispiel ist ein Chip bereitgestellt, der eine Kette von Logikzellen und Füllzellen enthält, wobei in einer Lücke zwischen zwei Logikzellen eine Füllzelle vorgesehen ist und wobei eine Verbindungsleitung durch die Logikzellen und Füllzellen gebildet ist und jede Füllzelle konfiguriert ist, eine Invertierung eines Signals auszuführen, das sich entlang der Verbindungsleitung verbreitet.

Claims

Halbleiterchip (1900), der Folgendes umfasst: mehrere Logikzellen (1901, 1902), wobei jede Logikzelle (1901, 1902) eine Schaltungsanordnung (1903) enthält, die konfiguriert ist, eine Logikfunktion zu realisieren, und eine Umgehungsverbindung (1904) zwischen einer ersten Seite (1905) der Logikzelle (1901, 1902) und einer zweiten Seite (1906) der Logikzelle (1901, 1902) in Metallroutingrichtung umfasst; für wenigstens eine erste Logikzelle (1901) der Logikzellen (1901, 1902) und eine zweite Logikzelle (1902) der Logikzellen (1901, 1902) eine Füllzelle (1907), die die Umgehungsverbindung (1904) der ersten Logikzelle (1901) mit der Umgehungsverbindung (1904) der zweiten Logikzelle (1902) verbindet und ein Signal invertiert, das durch die Umgehungsverbindung der ersten Logikzelle (1901) zugeführt wird, und das invertierte Signal der Umgehungsverbindung (1904) der zweiten Logikzelle (1902) zuführt, wobei die Umgehungsverbindungen (1904) der Logikzellen (1901, 1902) über die Füllzellen (1907) verbunden sind, um wenigstens eine Füllzellen-Prüfkette zu bilden.
Halbleiterchip (1900) nach Anspruch 1, wobei die Füllzelle (1907) zwischen der ersten Logikzelle (1901) und der zweiten Logikzelle (1902) in Metallroutingrichtung angeordnet ist.
Halbleiterchip (1900) nach Anspruch 1 oder 2, wobei für jede Logikzelle der Logikzellen (1901, 1902) die Umgehungsverbindung (1904) mit der Umgehungsverbindung (1904) einer weiteren Logikzelle der Logikzellen (1901, 1902) oder mit einer Füllzelle (1907) verbunden ist.
Halbleiterchip (1900) nach einem der Ansprüche 1 bis 3, wobei der Halbleiterchip (1900) eine Metallschicht umfasst und die Metallroutingrichtung die Metallroutingrichtung der Metallschicht ist.
Halbleiterchip (1900) nach Anspruch 4, wobei für jede Logikzelle (1901, 1902) die Schaltungsanordnung (1903) Verbindungen umfasst, die durch die Metallschicht gebildet sind.
Halbleiterchip (1900) nach Anspruch 4 oder 5, wobei die Metallschicht eine Routingmetallschicht am nächsten zu der Rückseite des Halbleiterchips (1900) ist und der Halbleiterchip (1900) wenigstens eine weitere Metallschicht umfasst.
Halbleiterchip (1900) nach einem der Ansprüche 4 bis 6, wobei die Füllzelle (1907) wenigstens eine Verbindung umfasst, die mit Hilfe der Metallschicht gebildet ist.
Halbleiterchip (1900) nach einem der Ansprüche 1 bis 7, wobei die Füllzelle (1907) einen Inverter implementiert.
Halbleiterchip (1900) nach Anspruch 8, wobei die Implementierung des Inverters Platz für Metallschichtverbindungen durch die Füllzelle (1907) in Metallschichtroutingrichtung lässt.
Halbleiterchip (1900) nach Anspruch 8 oder 9, wobei die Implementierung des Inverters Versorgungsleitungsverbindungen an den Seiten der Füllzelle (1907) in Metallschichtroutingverbindung und einen Eingangsanschluss und einen Ausgangsanschluss, die zwischen den Versorgungsleitungsverbindungen angeordnet sind, umfasst.
Halbleiterchip (1900) nach einem der Ansprüche 8 bis 10, wobei die Implementierung des Inverters Diffusionsflächen, die Feldeffekttransistor-Source- und -Drain-Flächen bilden, und Gate-Leitungen über Kanalbereichen zwischen den Source- und den Drain-Flächen umfasst.
Halbleiterchip (1900) nach einem der Ansprüche 1 bis 11, wobei der Halbleiterchip (1900) eine Metallschicht umfasst und die Metallroutingrichtung die Metallroutingrichtung der Metallschicht ist, und wobei der Inverter außer dem Eingang, dem Ausgang, ihrer Verbindungen mit den Diffusionsflächen und den Versorgungsleitungsverbindungen frei von der Metallschicht ist.
Halbleiterchip (1900) nach einem der Ansprüche 1 bis 12, wobei die Füllzelle (1907) wenigstens einen Wannenkontakt implementiert.
Halbleiterchip(1900) nach einem der Ansprüche 1 bis 13, wobei die Füllzelle (1907) eine TIE-Zelle implementiert.
Halbleiterchip (1900) nach einem der Ansprüche 1 bis 14, der ferner eine Prüfeingangsschaltung, die konfiguriert ist, ein Prüfsignal der Füllzellen-Prüfkette zuzuführen, und eine Ausgangsprüfschaltung, die konfiguriert ist, das Prüfsignal, wie es durch die Füllzellen-Prüfkette verbreitet ist, zu empfangen und zu überprüfen, ob das empfangene Prüfsignal einen vorbestimmten Wert aufweist, umfasst.
Halbleiterchip (1900) nach Anspruch 15, wobei die Ausgangsprüfschaltung konfiguriert ist, ein Alarmsignal zu erzeugen, falls das empfangene Prüfsignal nicht den vorbestimmten Wert aufweist.
Halbleiterchip(1900) nach Anspruch 15 oder 16, der mehrere Füllzellen-Prüfketten umfasst, wobei die Prüfeingangsschaltung konfiguriert ist, ein Prüfsignal zu jeder Füllzellen-Prüfkette zuzuführen, und die Ausgangsprüfschaltung konfiguriert ist, für jede Füllzellen-Prüfkette das Prüfsignal, wie es durch die Füllzellen-Prüfkette verbreitet ist, zu empfangen und zu überprüfen, ob das empfangene Prüfsignal einen vorbestimmten Wert aufweist.
Halbleiterchip (1900) nach Anspruch 17, wobei die Ausgangsprüfschaltung konfiguriert ist, die Prüfsignale, wie sie durch die Füllzellen-Prüfketten verbreitet werden, zu kombinieren und zu überprüfen, ob die kombinierte Kombination einen vorbestimmten Wert aufweist.