DE102016103820A1 - Halbleitervorrichtung, Layoutsystem und Standardzellbibliothek - Google Patents

Halbleitervorrichtung, Layoutsystem und Standardzellbibliothek Download PDF

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Abstract

Eine Halbleitervorrichtung weist ein Substrat, einen ersten Transistor (MP2), welcher durch einen invertierten Spannungspegel eines ersten Eingangssignals angesteuert wird, um einen ersten Knoten hochzuziehen, einen zweiten Transistor (MN2), welcher durch einen Spannungspegel eines zweiten Eingangssignals angesteuert wird, um den ersten Knoten herabzuziehen, einen dritten Transistor (MP4), welcher durch einen invertierten Spannungspegel des zweiten Eingangssignals angesteuert wird, um den ersten Knoten hochzuziehen, einen vierten Transistor (MN4), welcher durch einen Spannungspegel des ersten Eingangssignals angesteuert wird, um den ersten Knoten herabzuziehen, einen fünften Transistor (MN6), welcher durch den Spannungspegel des zweiten Eingangssignals angesteuert wird, um einen zweiten Knoten herabzuziehen, einen sechsten Transistor (MP6), welcher durch den invertierten Spannungspegel des ersten Eingangssignals angesteuert wird, um den zweiten Knoten hochzuziehen, einen siebten Transistor (MN8), welcher durch den Spannungspegel des ersten Eingangssignals angesteuert wird, um den zweiten Knoten herabzuziehen, und einen achten Transistor (MP8), welcher durch den invertierten Spannungspegel des zweiten Eingangssignals angesteuert wird, um den zweiten Knoten heraufzuziehen, auf.

Description

  • Diese Anmeldung beansprucht die Priorität der am 12. März 2015 eingereichten koreanischen Patentanmeldung Nr. 10-2015-0034357 und der am 24. April 2015 beim koreanischen Amt für geistiges Eigentum (Korean Intellectual Property Office) eingereichten koreanischen Patentanmeldung Nr. 10-2015-0057968 , deren Offenbarungen hierin durch Verweis in ihrer Gesamtheit mit eingebunden sind.
  • HINTERGRUND
  • 1. Gebiet des erfinderischen Konzepts
  • Das vorliegende erfinderische Konzept bezieht sich auf eine Halbleitervorrichtung, ein Layoutsystem zum Anlegen von Elementen einer Halbleitervorrichtung und eine Standardzellbibliothek zur Verwendung beim Entwerfen von Halbleitervorrichtungen, und auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, welche eine Standardzellbibliothek verwendet.
  • 2. Beschreibung des Standes der Technik
  • Die Fläche einer Zelle einer integrierten Schaltung einer Halbleitervorrichtung muss minimiert werden, um die Integrationsdichte der Vorrichtung zu erhöhen. Um die Fläche der Zelle runterzuskalieren, müssen die Platzierungen von Transistoren, die Signalroutingpfade und die Formen und Platzierungen von Zwischenverbindungen, das heißt das Layout von Elementen, welche die Zelle bilden, optimiert werden.
  • KURZFASSUNG
  • Gemäß einem Aspekt des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche ein Substrat, einen ersten Transistor, welcher durch einen invertierten Spannungspegel eines ersten Eingangssignals angesteuert wird, um einen ersten Knoten hochzuziehen (pull up), einen zweiten Transistor, welcher durch einen Spannungspegel eines zweiten Eingangssignals angesteuert wird, um den ersten Knoten herabzuziehen (pull down), einen dritten Transistor, welcher durch einen invertierten Spannungspegel des zweiten Eingangssignals angesteuert wird, um den ersten Knoten hochzuziehen, einen vierten Transistor, welcher durch einen Spannungspegel des ersten Eingangssignals angesteuert wird, um den ersten Knoten herabzuziehen, einen fünften Transistor, welcher durch den Spannungspegel des zweiten Eingangssignals angesteuert wird, um einen zweiten Knoten herabzuziehen, einen sechsten Transistor, welcher durch den invertierten Spannungspegel des ersten Eingangssignals angesteuert wird, um den zweiten Knoten hochzuziehen, einen siebten Transistor, welcher durch den Spannungspegel des ersten Eingangssignals angesteuert wird, um den zweiten Knoten herabzuziehen, und einen achten Transistor, welcher durch den invertierten Spannungspegel des zweiten Eingangssignals angesteuert wird, um den zweiten Knoten hochzuziehen, und eine erste und eine zweite Metallschicht, welche auf dem Substrat bei unterschiedlichen Niveaus voneinander angeordnet sind, aufweist. Die erste und zweite Metallschicht weisen jeweils eine Mehrzahl von elektrisch leitfähigen Verbindungen auf. Ein Eingangsanschluss des ersten Transistors und ein Eingangsanschluss des vierten Transistors sind elektrisch durch die Verbindungen der ersten Metallschicht verbunden, ein Eingangsanschluss des zweiten Transistors und ein Eingangsanschluss des dritten Transistors sind elektrisch durch die Verbindungen der zweiten Metallschicht verbunden. Ebenso verwenden der zweite Transistor und der fünfte Transistor ein erstes Gate, welches auf dem Substrat angeordnet ist, gemeinsam, und der vierte Transistor und der siebte Transistor verwenden ein zweites Gate, welches auf dem Substrat angeordnet ist, gemeinsam.
  • Gemäß einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche ein Substrat aufweist, welches eine erste Fläche hat, welche auf einer Seite einer Achse angeordnet ist, welche sich in einer ersten Richtung über das Substrat erstreckt, und eine zweite Fläche des Substrats, welche auf der anderen Seite der Achse angeordnet ist, ein erstes Gate, welches sich über die erste Fläche und die zweite Fläche in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt und auf einem ersten Niveau in der Vorrichtung relativ zu dem Substrat angeordnet ist, ein zweites Gate, welches sich über die erste Fläche und die zweite Fläche in der zweiten Richtung wie von dem ersten Gate in der ersten Richtung erstreckt und auf dem ersten Niveau in der Vorrichtung angeordnet ist, eine erste Verbindung, welche elektrisch einen Eingangsanschluss eines ersten Transistors, welcher durch das erste Gate gebildet wird, und einen Eingangsanschluss eines vierten Transistors, welcher durch das zweite Gate gebildet wird, in der ersten Fläche elektrisch verbindet und auf einem zweiten Niveau höher als dem ersten Niveau relativ zu dem Substrat angeordnet ist, eine zweite Verbindung, welche einen Eingangsanschluss eines zweiten Transistors, welcher durch das erste Gate gebildet wird, und einen Eingangsanschluss eines dritten Transistors, welcher durch das zweite Gate gebildet wird, in der ersten Fläche elektrisch verbindet und auf einem dritten Niveau höher als dem ersten Niveau und niedriger als dem zweiten Niveau relativ zu dem Substrat angeordnet ist, eine dritte Verbindung, welche auf dem zweiten Niveau in der Vorrichtung angeordnet ist, und eine vierte Verbindung, welche auf dem dritten Niveau in der Vorrichtung angeordnet ist. Ebenso werden der Eingangsanschluss des zweiten Transistors und der Eingangsanschluss des fünften Transistors jeweils durch Teile des ersten Gates gebildet, und der Eingangsanschluss des vierten Transistors und der Eingangsanschluss des siebten Transistors werden jeweils durch Teile des zweiten Gates gebildet.
  • Gemäß noch einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche ein Substrat aufweist, eine Stromschiene, welche sich longitudinal auf dem Substrat in einer ersten Richtung erstreckt derart, dass das Substrat eine erste Fläche hat, welche auf einer Seite der Stromschiene angeordnet ist, und eine zweite Fläche, welche auf der anderen Seite der Stromschiene angeordnet ist, ein erstes Gate, welches sich über die erste Fläche und die zweite Fläche in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt und einen ersten Überlappteil hat, welcher die Stromschiene überlappt, und ein zweites Gate, welches sich über die erste Fläche und die zweite Fläche in der zweiten Richtung als von dem ersten Gate in der ersten Richtung beabstandet erstreckt und einen zweiten Überlappteil hat, welcher die Stromschiene überlappt. Ein erster Transistor der Vorrichtung ist an einem Ort angeordnet, an dem sich das erste Gate in die erste Fläche erstreckt, ein vierter Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das zweite Gate sich in die erste Fläche erstreckt, ein siebter Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das zweite Gate sich in die zweite Fläche erstreckt, und ein sechster Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das erste Gate sich in die zweite Fläche erstreckt. Der erste, vierte, siebte und sechste Transistor werden durch dasselbe erste Eingangssignal angesteuert. Weiterhin ist ein zweiter Transistor der Vorrichtung an einem Ort angeordnet, an dem das erste Gate sich in die erste Fläche erstreckt, ein dritter Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das zweite Gate sich in die erste Fläche erstreckt, ein fünfter Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das erste Gate sich in die zweite Fläche erstreckt, und ein achter Transistor der Vorrichtung ist an einem Ort angeordnet, an dem das zweite Gate sich in die zweite Fläche erstreckt. Der zweite, dritte, fünfte und achte Transistor werden durch dasselbe zweite Eingangssignal angesteuert. Die Halbleitervorrichtung weist auch eine erste Metallschicht auf, welche eine Verbindung aufweist, welche einen Eingangsanschluss des ersten Transistors und einen Eingangsanschluss des vierten Transistors in der ersten Fläche elektrisch verbindet, und eine Verbindung, welche einen Eingangsanschluss des fünften Transistors und einen Eingangsanschluss des achten Transistors in der zweiten Fläche elektrisch verbindet, und eine zweite Metallschicht, welche eine Verbindung aufweist, welche einen Eingangsanschluss des zweiten Transistors und einen Eingangsanschluss des dritten Transistors in der ersten Fläche elektrisch verbindet, und eine Verbindung, welche einen Eingangsanschluss des sechsten Transistors und einen Eingangsanschluss des siebten Transistors in der zweiten Fläche elektrisch verbindet. Die erste und die zweite Metallschicht sind auf unterschiedlichen Niveaus voneinander in der Vorrichtung angeordnet, der Eingangsanschluss des zweiten Transistors und der Eingangsanschluss des fünften Transistors sind elektrisch durch den ersten Überlappteil verbunden, und der Eingangsanschluss des vierten Transistors und der Eingangsanschluss des siebten Transistors sind elektrisch durch den zweiten Überlappteil verbunden.
  • Gemäß noch einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche ein Substrat aufweist, eine Stromschiene, welche sich longitudinal in einer ersten Richtung auf dem Substrat erstreckt, einen ersten, zweiten, dritten und vierten Eingangsanschluss, welche nacheinander folgend entlang einer ersten Linie angeordnet sind, welche sich in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt, einen fünften, sechsten, siebten und achten Eingangsanschluss, welche von der ersten Linie in der ersten Richtung beabstandet sind und nacheinander folgend entlang einer zweiten Linie angeordnet sind, welche sich in der zweiten Richtung erstreckt, eine erste Verbindung, welche elektrisch den ersten Eingangsanschluss und den sechsten Eingangsanschluss verbindet, eine zweite Verbindung, welche die erste Verbindung, wenn in Draufsicht betrachtet, schneidet und elektrisch den zweiten Eingangsanschluss und den fünften Eingangsanschluss verbindet, eine dritte Verbindung, welche elektrisch den dritten Eingangsanschluss und den achten Eingangsanschluss verbindet, eine vierte Verbindung, welche die dritte Verbindung, wenn in Draufsicht betrachtet, schneidet, und elektrisch den vierten Eingangsanschluss und den siebten Eingangsanschluss verbindet, eine erste Zwischenverbindung, welche die Stromschiene, wenn in Draufsicht betrachtet, schneidet und elektrisch den zweiten Eingangsanschluss und den dritten Eingangsanschluss verbindet, und eine zweite Zwischenverbindung, welche die Stromschiene, wenn in Draufsicht betrachtet, schneidet und elektrisch den sechsten Eingangsanschluss und den siebten Eingangsanschluss verbindet. Die erste Zwischenverbindung ist Teil eines ersten Gates, welches den zweiten Eingangsanschluss und den dritten Eingangsanschluss bildet, und die zweite Zwischenverbindung ist ein Teil eines zweiten Gates, welches den sechsten Eingangsanschluss und den siebten Eingangsanschluss bildet.
  • Gemäß noch einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche ein Substrat aufweist, Gateleitungen, welche voneinander in einer ersten Richtung beabstandet sind, und wovon sich jede longitudinal über das Substrat in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt, eine erste Metallschicht, welche auf dem Substrat angeordnet ist, und einen ersten Satz von diskreten elektrisch leitfähigen Verbindungen aufweist, und eine zweite Metallschicht, welche auf dem Substrat auf einem unterschiedlichen Niveau als die erste Metallschicht angeordnet ist, und einen zweiten Satz von diskreten elektrisch leitfähigen Verbindungen aufweist. Die Vorrichtung hat eine Mehrzahl von Zellen, welche Seite an Seite in der zweiten Richtung angeordnet sind. Jede der Zellen wird durch aktive Bereiche des Substrats, welche voneinander in der zweiten Richtung beabstandet sind, ersten und zweiten der Gateleitungen, welche sich longitudinal über die aktiven Bereiche erstrecken, einem ersten Paar von Transistoren an jeweiligen Orten, an denen die erste Gateleitung sich über die aktiven Bereiche erstreckt, wobei die erste Gateleitung Eingangsanschlüsse in der Zelle für das erste Paar von Transistoren vorsieht, einem zweiten Paar von Transistoren an jeweiligen Orten, wo die zweite Gateleitung sich über die aktiven Bereiche erstreckt, wobei die zweite Gateleitung Eingangsanschlüsse für das zweite Paar von Transistoren in der Zelle vorsieht, eine der Verbindungen der ersten Metallschicht und eine der Verbindungen der zweiten Metallschicht, gebildet. In jeder Zelle überlappt die Verbindung der ersten Metallschicht die erste und zweite Gateleitung und verbindet elektrisch den Eingangsanschluss eines der Transistoren des ersten Paars davon mit dem Eingangsanschluss eines der Transistoren des zweiten Paars. Ebenso überlappt in jeder Zelle die Verbindung der zweiten Metallschicht die erste und zweite Gateleitung und verbindet elektrisch den Eingangsanschluss des anderen der Transistoren des ersten Paars mit dem Eingangsanschluss des anderen der Transistoren des zweiten Paars.
  • Gemäß noch einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist ein Layoutsystem einer Halbleitervorrichtung vorgesehen, welche einen Prozessor aufweist, einen Speicher, welche Elements speichert, welche in einer oder mehreren Standardzelldesigns angelegt werden können, und ein Layoutmodul, welches eine Halbleitervorrichtung basierend auf einem oder mehreren der Standardzelldesigns unter Verwendung des Prozessors und gemäß einer definierten Anforderung anlegt, wobei das Layoutmodul eine erste Stromschiene entlang einer ersten Richtung anlegt, eine zweite Stromschiene entlang der ersten Richtung mit einem ersten Spalt von der ersten Stromschiene in einer zweiten Richtung rechtwinklig zu der ersten Richtung anlegt, eine dritte Stromschiene, welche sich entlang der ersten Richtung erstreckt, mit einem zweiten Spalt von der zweiten Stromschiene in der zweiten Richtung auf einem Substrat anlegt, einen ersten aktiven Bereich und einen zweiten aktiven Bereich zwischen der ersten Stromschiene und der zweiten Stromschiene definiert derart, dass der erste aktive Bereich benachbart zu der ersten Stromschiene ist und dass der zweite aktive Bereich benachbart zu der zweiten Stromschiene ist, einen dritten aktiven Bereich und einen vierten aktiven Bereich zwischen der zweiten Stromschiene und der dritten Stromschiene derart definiert, dass der dritte aktive Bereich benachbart zu der zweiten Stromschiene ist und der vierte aktive Bereich benachbart zu der dritten Stromschiene ist, ein erstes Gate anlegt, welches die ersten bis vierten aktiven Bereiche schneidet und sich entlang der zweiten Richtung erstreckt, und ein zweites Gate, welches von dem ersten Gate getrennt ist und sich entlang der zweiten Richtung erstreckt, einen ersten, zweiten, fünften und sechsten Transistor definiert, welche das erste Gate auf dem ersten bis vierten aktiven Bereich gemeinsam verwenden derart, dass der erste und zweite Transistor zwischen der ersten Stromschiene und der zweiten Stromschiene angeordnet sind und derart, dass der fünfte und sechste Transistor zwischen der zweiten Stromschiene und der dritten Stromschiene angeordnet sind, einen dritten, vierten, siebten und achten Transistor definiert, welche das zweite Gate auf dem ersten bis vierten aktiven Bereich gemeinsam verwenden derart, dass der dritte und vierte Transistor zwischen der ersten Stromschiene und der zweiten Stromschiene angeordnet sind, und dass der siebte und achte Transistor zwischen der zweiten Stromschiene und der dritten Stromschiene angeordnet sind, eine Verbindung, welche einen Eingangsanschluss des ersten Transistors und einen Eingangsanschluss des vierten Transistors verbindet, und eine Verbindung, welche einen Eingangsanschluss des fünften Transistors und einen Eingangsanschluss des achten Transistors verbindet, welcher durch eine erste Metallschicht gebildet wird, welche auf einer ersten Höhe relativ zu dem Substrat angeordnet ist, anlegt, und eine Verbindung, welche einen Eingangsanschluss des zweiten Transistors und einen Eingangsanschluss des dritten Transistors verbindet, und eine Verbindung, welche einen Eingangsanschluss des sechsten Transistors und einen Eingangsanschluss des siebten Transistors gebildet durch eine zweite Metallschicht, welche auf einer zweiten Höhe kleiner als der ersten Höhe relativ zu dem Substrat angeordnet ist, anlegt.
  • Gemäß noch einem anderen Aspekt des vorliegenden erfinderischen Konzepts ist ein nicht vergängliches computerlesbares Medium vorgesehen, welches eine Standardzellbibliothek wenigstens einer Standardzelle eines Layouts von Elementen speichert, in welchem eine Stromschiene sich auf einem Substrat entlang einer ersten Richtung erstreckt, eine erste Fläche des Substrats auf einer Seite der Stromschiene angeordnet ist, und eine zweite Fläche des Substrats auf der anderen Seite der Stromschiene angeordnet ist, ein erstes Gate sich über die erste Fläche und die zweite Fläche entlang einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt und auf einem ersten Niveau von dem Substrat in einer dritten Richtung rechtwinklig zu jeder der ersten Richtung und der zweiten Richtung angeordnet ist, ein zweites Gate sich über die erste Fläche und die zweite Fläche entlang der zweiten Richtung als beabstandet von dem ersten Gate und angeordnet auf dem ersten Niveau von dem Substrat erstreckt, eine erste Verbindung einen Eingangsanschluss eines ersten Transistors, welcher auf dem ersten Gate angeordnet ist, und einen Eingangsanschluss eines vierten Transistors, welcher auf dem zweiten Gate angeordnet ist, in der ersten Fläche verbindet und auf einem zweiten Niveau höher als dem ersten Niveau relativ zu dem Substrat angeordnet ist, eine zweite Verbindung einen Eingangsanschluss eines zweiten Transistors, welcher auf dem ersten Gate angeordnet ist, und einen Eingangsanschluss eines dritten Transistors, welcher auf dem zweiten Gate angeordnet ist, in der ersten Fläche verbindet und auf einem dritten Niveau höher als dem ersten Niveau und niedriger als dem zweiten Niveau relativ zu dem Substrat angeordnet ist, eine dritte Verbindung einen Eingangsanschluss eines fünften Transistors, welcher auf dem ersten Gate angeordnet ist, und einen Eingangsanschluss eines achten Transistors, welcher auf dem zweiten Gate angeordnet ist, in der zweiten Fläche verbindet und auf dem zweiten Niveau angeordnet ist, und eine vierte Verbindung einen Eingangsanschluss eines sechsten Transistors, welcher auf dem ersten Gate angeordnet ist, und einen Eingangsanschluss eines siebten Transistors, welcher auf dem zweiten Gate angeordnet ist, in der zweiten Fläche verbindet und auf dem dritten Niveau angeordnet ist, und in welchem der Eingangsanschluss des zweiten Transistors und der Eingangsanschluss des fünften Transistors durch einen Teil des ersten Gates verbunden sind, und der Eingangsanschluss des vierten Transistors und der Eingangsanschluss des siebten Transistors durch einen Teil des zweiten Gates verbunden sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und weitere Aspekte und Merkmale des vorliegenden erfinderischen Konzepts werden offensichtlicher werden anhand der folgenden detaillierten Beschreibung von Beispielen davon, welche unter Bezugnahme auf die beigefügten Zeichnungen gemacht wird, in welchen:
  • 1 ein Blockschaltbild eines Layoutsystems gemäß des vorliegenden erfinderischen Konzepts ist;
  • 2 ein Schaltbild eines Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 3A ein Layoutdiagramm eines Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 3B und 3C andere Versionen von Halbleitervorrichtungen veranschaulichen, welche Layouts ähnlich zu demjenigen, welches in 3A veranschaulicht ist, haben;
  • 4A und 4B jeweils Querschnittsansichten einer Version der Halbleitervorrichtung sind, welche das in 3A gezeigte Layout haben, aufgenommen entlang der Linie L-L der 3A;
  • 5 ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 6 ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 7A und 7B jeweils eine Querschnittsansicht einer Version der Halbleitervorrichtung sind, welche das in 6 gezeigte Layout hat, aufgenommen entlang der Linie M-M der 6;
  • 8 ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 9 ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist;
  • 10 ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept ist; und
  • 11, 12 und 13 jeweils eine Vorderansicht eines Beispiels einer elektronischen Vorrichtung sind, auf welche Halbleitervorrichtungen gemäß dem vorliegenden erfinderischen Konzept angewandt werden können.
  • DETAILLIERTE BESCHREIBUNG
  • Beispiele werden im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Das erfinderische Konzept jedoch kann in verschiedenen unterschiedlichen Formen beispielhaft gezeigt werden, und sollte nicht als nur auf die veranschaulichten Beispiele beschränkt betrachtet werden. Vielmehr sind diese Beispiele vorgesehen, sodass diese Offenbarung gewissenhaft und vollständig sein wird und das erfinderische Konzept Fachleuten vollständig übermitteln wird. Demzufolge sind bekannte Vorgänge, Elemente und Techniken nicht beschrieben bei einigen der Beispiele des erfinderischen Konzepts. Solange nicht anderweitig angemerkt, bezeichnen gleiche Bezugszahlen in den beigefügten Zeichnungen und der Beschreibung durchgehend gleiche Elemente, und demnach werden Beschreibungen nicht wiederholt werden. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen zur Klarheit überhöht sein.
  • Es wird verstanden werden, dass, obwohl die Begriffe ”erster/erste/erstes”, ”zweiter/zweite/zweites”, ”dritter/dritte/drittes” etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht und/oder einen Abschnitt von einem anderen Bereich, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Demnach könnte ein erstes Element, Komponente, Bereich, Schicht oder Abschnitt, welche untenstehend diskutiert sind, ein zweites Element, Komponente, Bereich, Schicht oder Abschnitt genannt werden, ohne von den Lehren des erfinderischen Konzepts abzuweichen.
  • Räumlich relative Begriffe wie beispielsweise ”darunter”, ”unterhalb”, ”unterer”, ”unter”, ”über”, ”oberer” und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise würden, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als ”unterhalb” oder ”darunter” oder ”unter” anderen Elementen oder Merkmalen geschrieben sind, dann ”über” den anderen Elementen oder Merkmalen orientiert sein. Demnach können die beispielhaften Begriffe ”unterhalb” und ”unter” sowohl eine Orientierung oberhalb als auch unterhalb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Deskriptoren, welche hierin verwendet werden, werden entsprechend interpretiert. Zusätzlich wird auch verstanden werden, dass wenn auf eine Schicht Bezug genommen wird als ”zwischen” zwei Schichten, es die einzige Schicht zwischen den zwei Schichten sein kann, oder eine oder mehrere dazwischenliegende Schichten ebenso gegenwärtig sein können.
  • Die Terminologie, welche hierin verwendet wird, ist ausschließlich für den Zweck des Beschreibens bestimmter Beispiele und ist nicht vorgesehen, um für das erfinderische Konzept beschränkend zu sein. Wenn hierin verwendet sind die Singularformen ”einer/eine/eines”, ”der/die/das” vorgesehen, um die Pluralformen ebenso mit zu umfassen, solange nicht der Zusammenhang eindeutig Anderweitiges anzeigt. Es wird ferner verstanden werden, dass die Begriffe ”weist auf” und/oder ”aufweisend”, wenn sie in dieser Beschreibung verwendet werden, die Gegenwart von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten oder Gruppen davon nicht ausschließen. Wenn hierin verwendet, umfasst der Begriff ”und/oder” eine beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände. Ebenso ist der Begriff ”beispielhaft” vorgesehen, um auf ein Beispiel oder eine Veranschaulichung Bezug zu nehmen.
  • Es wird verstanden werden, dass, wenn auf eine Element oder eine Schicht Bezug genommen wird als ”auf”, ”verbunden mit”, ”gekoppelt mit”, oder ”benachbart zu” einem anderen Element oder einer anderen Schicht, es direkt auf, verbunden mit, gekoppelt mit oder benachbart zu dem anderen Element oder der anderen Schicht sein kann, oder dazwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu, wenn auf ein Element als ”direkt auf', ”direkt verbunden mit”, ”direkt gekoppelt mit” oder ”unmittelbar benachbart zu” einem anderen Element oder einer anderen Schicht Bezug genommen wird, sind keine dazwischenliegenden Elemente oder Schichten vorhanden.
  • Solange nicht anderweitig definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), welche hierin verwendet werden, dieselbe Bedeutung, wie sie allgemein von einem Fachmann verstanden werden, zu dessen Fachbereich das erfinderische Konzept gehört. Es wird weiterhin verstanden werden, dass Begriffe, wie beispielsweise diejenigen, welche in herkömmlich verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollten, welche konsistent mit ihrer Bedeutung in dem Zusammenhang des relevanten Fachgebietes und/oder der vorliegenden Beschreibung ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, solange nicht ausdrücklich hier so definiert.
  • 1 veranschaulicht ein Layoutsystem 1 gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 1 ist das Layoutsystem 1 konfiguriert, um ein Layoutverfahren gemäß dem erfinderischen Konzept durchzuführen. Was dies betrifft, kann das Layoutsystem 1 ein oder mehrere Befehle (beispielsweise Softwareprogramme) aufweisen, welche das Layoutsystem 1 in die Lage versetzen, ein Layoutverfahren, von welchem später ein Beispiel beschrieben wird, durchzuführen. In einem Beispiel des vorliegenden erfinderischen Konzepts kann das Layoutsystem 1 als eine Einzelvorrichtung arbeiten oder zusammen mit einer anderen Vorrichtung elektrisch mit dem Layoutsystem 1 verbunden arbeiten. Wenn es mit einer anderen Vorrichtung über beispielsweise ein Netzwerk verbunden ist, kann das Layoutsystem 1 als ein Server oder ein Client in einer Server-Client-Umgebung arbeiten und kann als ein Peer in einer Peer-to-Peer-Netzwerk-Umgebung oder einer verteilten Netzwerk-Umgebung arbeiten.
  • Das Layoutsystem 1 kann einen Prozessor 10 (beispielsweise eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen digitalen Signalprozessor (DSP), anwendungsspezifische integrierte Schaltungen (ASICs), etc.), einen Speicher 20, einen Speicher 30, ein Layoutmodul 40, eine Eingabevorrichtung 50 und eine Ausgabevorrichtung 60 aufweisen. Der Prozessor 10, der Speicher 20, der Speicher 30, das Layoutmodul 40, die Eingabevorrichtung 50 und die Ausgabevorrichtung 60 können elektrisch über einen Bus 70 verbunden sein, um Daten miteinander auszutauschen.
  • Der Speicher 30 kann ein computerlesbares Medium aufweisen, welches Befehle zum Ausführen eines Layoutverfahrens und Daten über das Layout von Halbleitervorrichtungen aufweist. Die Befehle können in dem Speicher 20 (beispielsweise einem Hauptspeicher) oder in dem Prozessor 10 (beispielsweise einem Cache des Prozessors 10) liegen, während das Verfahren durch das Layoutsystem 1 ausgeführt wird. Die Daten über das Layout können beispielsweise Beschränkungen wie beispielsweise Designregeln, Daten über verschiedene Elemente, welche in dem Layout der Halbleitervorrichtung verwendet werden, Standardzelldaten etc. aufweisen. Das Layoutsystem 1 kann die Daten über das Layout von einem Verwender oder einer anderen Vorrichtung oder System, welches mit dem Layoutsystem 1 verbunden ist, unter Verwendung der Eingabevorrichtung 50 empfangen und gespeicherte Daten bezogen auf das Layout der Halbleitervorrichtung, Ergebnisdaten etc. zu dem Verwender oder einer anderen, Vorrichtung oder einem anderen System, welches mit dem Layoutsystem 1 verbunden ist, unter Verwendung der Ausgabevorrichtung 60 senden.
  • Das Layoutmodul 40 kann eine oder mehrere Standardzellen einer Halbleitervorrichtung unter Verwendung des Prozessors 10 und gemäß definierten Anforderungen, beispielsweise Designregeln anlegen. Die Designs der Standardzellen können in dem Speicher 30 gespeichert werden. Spezifische Verfahren, durch welche das Layoutmodul 30 Standardzellen anlegt, d. h. eine Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept entwirft, werden später unter Bezugnahme auf 3A beschrieben werden.
  • 2 veranschaulicht eine Schaltung einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 2 weist die Schaltung einen ersten Transistor MP2 auf, welcher durch einen invertierten Spannungspegel eines ersten Eingangssignals A gesteuert wird, um einen ersten Knoten Y hochzuziehen, einen zweiten Transistor MN2, welcher durch einen Spannungspegel eines zweiten Eingangssignals B angesteuert wird, um den ersten Knoten Y herabzuziehen, einen dritten Transistor MP4, welcher durch einen invertierten Spannungspegel des zweiten Eingangssignals B angesteuert wird, um den ersten Knoten Y hochzuziehen, einen vierten Transistor MN4, welcher durch den Spannungspegel des ersten Eingangssignals A angesteuert wird, um den ersten Knoten Y herabzuziehen, einen fünften Transistor MN6, welcher durch den Spannungspegel des zweiten Eingangssignals B angesteuert wird, um einen zweiten Knoten Y' herabzuziehen, einen sechsten Transistor MP6, welcher durch den invertierten Spannungspegel des ersten Eingangssignals A angesteuert wird, um den zweiten Knoten Y' hochzuziehen, einen siebten Transistor MN8, welcher durch den Spannungspegel des ersten Eingangssignals A angesteuert wird, um den zweiten Knoten Y herabzuziehen, und einen achten Transistor MP8, welcher durch den invertierten Spannungspegel des zweiten Eingangssignals B angesteuert wird, um den zweiten Knoten Y' hochzuziehen.
  • In diesem Beispiel wird das erste Eingangssignal A zu dem ersten Transistor MP2, dem vierten Transistor MN4, dem sechsten Transistor MP6 und dem siebten Transistor MN8 der Halbleitervorrichtung übertragen, und das zweite Eingangssignal B wird zu dem zweiten Transistor MN2, dem dritten Transistor MP4, dem fünften Transistor MN6 und dem achten Transistor MP8 übertragen. Demnach können der erste Transistor MP2, der vierte Transistor MN4, der sechste Transistor MP6 und der siebte Transistor MN8 jeweilige Eingangsanschlüsse haben, welche elektrisch miteinander verbunden sind, und der zweite Transistor MN2, der dritte Transistor MP4, der fünfte Transistor MN6 und der achte Transistor MP8 können jeweilige Eingangsanschlüsse haben, welche elektrisch miteinander verbunden sind.
  • Wie später detaillierter unter Bezugnahme auf 3A beschrieben werden wird, können in der Halbleitervorrichtung der Eingangsanschluss des ersten Transistors MP2 und der Eingangsanschluss des vierten Transistor MN4 durch eine erste Metallschicht (beispielsweise eine ”Metall 1”-Schicht der Vorrichtung) verbunden sein, und der Eingangsanschluss des zweiten Transistors MN2 und des Eingangsanschlusses des dritten Transistors MP4 können durch eine zweite Metallschicht (beispielsweise die ”Metall 0”-Schicht der Vorrichtung) verbunden sein. Zusätzlich können der Eingangsanschluss des fünften Transistors MN6 und der Eingangsanschluss des achten Transistors MP8 durch die erste Metallschicht (beispielsweise die ”Metall 1”-Schicht) verbunden sein, und der Eingangsanschluss des sechsten Transistors MP6 und der Eingangsanschluss des siebten Transistors MN8 können durch die zweite Metallschicht (beispielsweise die ”Metall 0”-Schicht) verbunden sein.
  • Der zweite Transistor MN2 und der fünfte Transistor MN6 können gemeinsam verwenden, d. h. gebildet werden durch ein erstes Gate und der vierte Transistor MN4 und der siebte Transistor MN8 können ein zweites Gate gemeinsam verwenden. Was dies betrifft, können die Gates des zweiten Transistors MN2 und des fünften Transistors MN6 durch eine zusammenhängende Gateleitung (das heißt das erste Gate) gebildet werden. Ähnlich können die Gates des vierten Transistors MN4 und des siebten Transistors MN8 durch eine zusammenhängende Gateleitung (das heißt das zweite Gate) gebildet werden. In diesem Beispiel können der Eingangsanschluss des zweiten Transistors MN2 und der Eingangsanschluss des fünften Transistors MN6 durch einen Teil (oder erste Zwischenverbindung) des ersten Gates, angeordnet auf einem Substrat verbunden sein, und der Eingangsanschluss des vierten Transistors MN4 und der Eingangsanschluss des siebten Transistors MN8 können durch einen Teil (oder zweite Zwischenverbindung) des zweiten Gates angeordnet auf dem Substrat verbunden sein.
  • Das erste Gate und das zweite Gate können auf einem ersten Niveau in der Vorrichtung angeordnet sein, die erste Metallschicht kann auf einem zweiten Niveau höher als dem ersten Niveau angeordnet sein, und die zweite Metallschicht kann auf einem dritten Niveau höher als dem ersten Niveau und niedriger als dem zweiten Niveau angeordnet sein.
  • In dem gegenwärtigen Beispiel sind der erste Transistor MP2, der dritte Transistor MP4, der sechste Transistor MP6 und der achte Transistor MP8 P-Typ-Transistoren, und der zweite Transistor MN2, der vierte Transistor MN4, der fünfte Transistor MN6 und der siebte Transistor MN8 sind N-Type-Transistoren. Das vorliegende erfinderische Konzept ist jedoch nicht darauf beschränkt. Das heißt, dass in einem anderen Beispiel gemäß dem vorliegenden erfinderischen Konzept der erste, dritte, sechste und achte Transistor MP2, MP4, MP6 und MP8 N-Typ-Transistoren sind, und der zweite, vierte, fünfte und siebte Transistor MN2, MN4, MN6 und MN8 P-Typ-Transistoren sind.
  • Bei anderen Beispielen des vorliegenden erfinderischen Konzepts weist die Schaltung ferner einen Transistor MP1 auf, welcher in Serie mit dem ersten Transistor MP2 verbunden ist und durch einen invertierten Spannungspegel eines Eingangssignals C1 angesteuert wird, um eine Leistungsversorgungsspannung VDD vorzusehen, einen Transistor MN1, welcher in Serie mit dem zweiten Transistor MN2 verbunden ist und durch einen Spannungspegel des Eingangssignals C1 angesteuert wird, um eine Massespannung VSS vorzusehen, einen Transistor MP3, welcher in Serie mit dem dritten Transistor MP4 verbunden ist und durch einen invertierten Spannungspegel eines Eingangssignals D1 angesteuert wird, um die Leistungsversorgungsspannung VDD vorzusehen, und einen Transistor MN3, welcher in Serie mit dem vierten Transistor MN4 verbunden ist und durch einen Spannungspegel des Eingangssignals D1 angesteuert wird, um die Massespannung VSS vorzusehen.
  • Bei einigen Beispielen gemäß dem vorliegenden erfinderischen Konzept weist die Schaltung ferner einen Transistor MP5 auf, welcher in Serie mit dem sechsten Transistor MP6 verbunden ist und durch einen invertierten Spannungspegel eines Eingangssignals C2 angesteuert wird, um die Leistungsversorgungsspannung VDD vorzusehen, einen Transistor MN5, welcher in Serie mit dem fünften Transistor MN6 verbunden ist, und durch einen Spannungspegel des Eingangssignals C2 angesteuert wird, um die Massespannung VSS vorzusehen, einen Transistor MP7, welcher in Serie mit dem achten Transistor MP8 verbunden ist, und durch einen invertierten Spannungspegel eines Eingangssignals D2 angesteuert wird, um die Leistungsversorgungsspannung VDD vorzusehen, und einen Transistor MN7, welcher in Serie mit dem siebten Transistor MN8 verbunden ist, und durch einen Spannungspegel des Eingangssignals D2 angesteuert wird, um die Massespannung VSS vorzusehen.
  • 3A veranschaulicht ein Beispiel eines Layouts von Halbleitervorrichtungen gemäß dem vorliegenden erfinderischen Konzept. Die 4A und 4B sind jeweils Querschnittsansichten einer Halbleitervorrichtung, welche das Layout hat, welches in 3A gemäß dem vorliegenden erfinderischen Konzept veranschaulicht ist, aufgenommen entlang einer Linie L-L der 3A.
  • Bezug nehmend auf 3A und 4A kann die Halbleitervorrichtung eine erste Stromschiene 102, eine zweite Stromschiene 104, eine dritte Stromschiene 106, ein erstes Gate 122 und ein zweites Gate 124 aufweisen.
  • Die erste Stromschiene 102, die zweite Stromschiene 104 und die dritte Stromschiene 106 erstrecken sich longitudinal auf einem Substrat in einer ersten Richtung. Eine erste Fläche I ist zu einer Seite der zweiten Stromschiene 104 definiert, und eine zweite Fläche II ist auf der anderen Seite der zweiten Stromschiene 104 definiert. Jede der ersten Stromschiene 102, der zweiten Stromschiene 104 und der dritten Stromschiene 106 können eine Leistungsversorgungsspannungs(VDD)-Schiene sein, welche Leistung vorsieht oder eine mit Masse verbundene Massespannungs(VSS)-Schiene. In dem gegenwärtigen Beispiel sind die erste Stromschiene 102 und die dritte Stromschiene 106 VDD-Schienen und die zweite Stromschiene 104 ist eine VSS-Schiene.
  • Das erste Gate 122 erstreckt sich über die erste Fläche I und die zweite Fläche II in einer zweiten Richtung rechtwinklig zu der ersten Richtung, und das zweite Gate 124 ist von dem ersten Gate 122 in der ersten Richtung beabstandet und erstreckt sich über die erste Fläche I und die zweite Fläche II in der zweiten Richtung. In diesem Beispiel sind das erste Gate 122 und das zweite Gate 124 auf einem ersten Niveau in der Vorrichtung angeordnet, das heißt, auf demselben Abstand von dem Substrat in einer dritten Richtung rechtwinklig zu jeder der ersten Richtung und der zweiten Richtung. Ebenso erstrecken sich in dem veranschaulichten Beispiel das erste Gate 122 und das zweite Gate 124 rechtwinklig zu und über die zweite Stromschiene 104. Demnach kann das erste Gate 122 einen ersten Überlappteil 123 aufweisen, welcher die zweite Stromschiene 104 überlappt, und das zweite Gate 124 kann einen zweiten Überlappteil 125 aufweisen, welcher die zweite Stromschiene 104 überlappt. Das erste Gate 122 und das zweite Gate 124 können Polysiliziumgates oder Metallgates sein.
  • In dem veranschaulichten Beispiel können ein erster Transistor MP2, ein fünfter Transistor MN6 und ein sechster Transistor MP6 das erste Gate 122 aufweisen, und ein dritter Transistor TP4, ein vierter Transistor MN4, ein siebter Transistor MN8 und ein achter Transistor MP8 können das zweite Gate 124 aufweisen. Das vorliegende erfinderische Konzept ist jedoch nicht auf diese Anordnung der Transistoren beschränkt. Zusätzlich sind in dem veranschaulichten Beispiel der zweite Transistor MN2, der vierte Transistor MN4, der fünfte Transistor MN6 und der siebte Transistor MN8 benachbart zu der zweiten Stromschiene 104 angeordnet, welche eine VSS-Schiene ist. Das vorliegende erfinderische Konzept ist jedoch nicht auf diese Anordnung der Transistoren beschränkt.
  • In dem veranschaulichten Beispiel sind der erste Transistor MP2, der dritte Transistor MP4, der sechste Transistor MP6 und der achte Transistor MP8 P-Typ-Transistoren, und der zweite Transistor MN2, der vierte Transistor MN4, der fünfte Transistor MN6 und der siebte Transistor MN8 sind N-Typ-Transistoren. Das vorliegende erfinderische Konzept ist jedoch nicht darauf beschränkt. Das heißt, dass in einem anderen Beispiel des vorliegenden erfinderischen Konzepts der erste, dritte, sechste und achte Transistor MP2, MP4, MP6 und MP8 N-Typ-Transistoren sind, und der zweite, vierte, fünfte und siebte Transistor MN2, MN4, MN6 und MN8 P-Typ-Transistoren sind.
  • Die Halbleitervorrichtung gemäß dem veranschaulichten Beispiel des vorliegenden erfinderischen Konzepts kann eine erste Verbindung 132 und eine zweite Verbindung 134 in der ersten Fläche I und eine dritte Verbindung 136 und eine vierte Verbindung 138 in der zweiten Fläche II aufweisen. In der ersten Fläche I verbindet die erste Verbindung 132 einen Eingangsanschluss des ersten Transistors MP2 und einen Eingangsanschluss des vierten Transistors MN4, und die zweite Verbindung 134 verbindet einen Eingangsanschluss des zweiten Transistors MN2, welcher auf dem ersten Gate 122 angeordnet ist und einen Eingangsanschluss des dritten Transistors MP4, welcher auf dem zweiten Gate 124 angeordnet ist. In der zweiten Fläche II verbindet die dritte Verbindung 136 einen Eingangsanschluss des fünften Transistors MN6 und einen Eingangsanschluss des achten Transistors MP8, und die vierte Verbindung 138 verbindet einen Eingangsanschluss des sechsten Transistors MP6 und einen Eingangsanschluss des siebten Transistors MN8.
  • Ebenso sind in diesem Beispiel die erste Verbindung 132 und die dritte Verbindung 136 auf einem zweiten Niveau in der Vorrichtung angeordnet, welches höher ist als das erste Niveau relativ zu dem Substrat, und die zweite Verbindung 134 und die vierte Verbindung 138 sind auf einem dritten Niveau angeordnet, welches höher ist als das erste Niveau und niedriger als das zweite Niveau relativ zu dem Substrat. Das heißt, dass die erste Verbindung 132 und die dritte Verbindung 136 auf einer unterschiedlichen Höhe (Abstand von dem Substrat) zu der zweiten Verbindung 134 und der vierten Verbindung 138 angeordnet sind. In einigen Versionen dieses Beispiels schneidet die erste Verbindung 132 die zweite Verbindung 134 und die dritte Verbindung 136 schneidet die vierte Verbindung 138.
  • Die erste Verbindung 132 und die dritte Verbindung 136 können jeweils L-förmig sein, wenn in Draufsicht betrachtet. In dem veranschaulichten Beispiel sind die erste Verbindung 132 und die dritte Verbindung 136 gleich orientiert. Die Orientierungen der ersten Verbindung 132 und der dritten Verbindung 136 können jedoch unterschiedlich sein. Die zweite Verbindung 134 und die vierte Verbindung 138 können jeweils stabförmig sein, wenn in Draufsicht betrachtet, und demnach gleich orientiert sein.
  • Bei einer Version dieses Beispiels des vorliegenden erfinderischen Konzepts sind die erste Verbindung 132 und die dritte Verbindung 136 Teile einer ersten Metallschicht, welche auf dem zweiten Niveau angeordnet ist, und die zweite Verbindung 134 und die vierte Verbindung 138 sind Teile einer zweiten Metallschicht, welche auf dem dritten Niveau angeordnet sind. Bezug nehmend auf 4A sind das erste Gate 122 und das zweite Gate 124 auf einem ersten Niveau L1 angeordnet, die zweite Verbindung 134 ist auf einem dritten Niveau L3 angeordnet, und die erste Verbindung 132 ist auf einem zweiten Niveau L2 angeordnet. Beispielsweise kann die erste Verbindung 132 eine ”Metall 1”-Schicht sein, und die zweite Verbindung 134 kann die ”Metall 0”-Schicht sein. Alternativ kann die erste Verbindung 132 die ”Metall 2”-Schicht sein, und die zweite Verbindung 134 kann die ”Metall 1”- oder ”Metall 0”-Schicht sein.
  • Ebenso können bei diesem Beispiel des vorliegenden erfinderischen Konzepts das erste Gate 122 oder das zweite Gate 124 elektrisch mit der zweiten Verbindung 134 verbunden sein. Beispielsweise können eine obere Oberfläche des ersten Gates 122 oder des zweiten Gates 124 und eine untere Oberfläche der zweiten Verbindung 134 einander berühren, um eine elektrische Verbindung zu bilden. Alternativ kann ein leitfähiges Material zum Bilden einer elektrischen Verbindung zwischen der oberen Oberfläche des ersten Gates 122 oder des zweiten Gates 124 und der unteren Oberfläche der zweiten Verbindung 134 zwischenliegend angeordnet sein.
  • Das erste Niveau L1, das zweite Niveau L2 und das dritte Niveau L3, wenn hierin verwendet, bezeichnen relative Abstände von dem Substrat zu Layoutelementen (beispielsweise dem ersten Gate 122, dem zweiten Gate 124, der zweiten Verbindung 134, der ersten Verbindung 132 etc.). Hier kann ein Referenzpunkt, welcher verwendet wird, um einen Abstand von einem Layoutelement zu dem Substrat zu definieren, ein zentraler Punkt des Layoutelements in der Richtung seiner Dicke sein, das heißt in der vertikalen Richtung. Das heißt, dass der zentrale Punkt eines bestimmten Layoutelements mit seinem ”Niveau” zusammenfallen kann. Beispielsweise kann, unter Bezugnahme wiederum auf 4A, ein Abstand von dem zentralen Punkt des ersten Gates 122 oder des zweiten Gates 124, welche auf dem ersten Niveau L1 angeordnet sind, zu dem Substrat kleiner als ein Abstand von dem zentralen Punkt der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, zu dem Substrat sein, und ein Abstand von dem zentralen Punkt der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, zu dem Substrat kann kleiner sein als ein Abstand von dem zentralen Punkt der ersten Verbindung 132, welche auf dem zweiten Niveau L2 angeordnet ist, zu dem Substrat.
  • Bei dem Beispiel des vorliegenden erfinderischen Konzepts, welches in 4B veranschaulicht ist, berührt die untere Oberfläche der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, die obere Oberfläche des ersten Gates 122 oder des zweiten Gates 124, welche auf dem ersten Niveau L1 angeordnet sind. Das heißt, dass ein Abstand von dem Substrat zu der unteren Oberfläche der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, gleich zu einem Abstand von dem Substrat zu der oberen Oberfläche des ersten Gates 122 oder des zweiten Gates 124 sein kann, welche auf dem ersten Niveau L1 angeordnet sind. Diese Beziehung, das heißt der Kontakt zwischen dem ersten Gate 122 oder dem zweiten Gate 124, welche auf dem ersten Niveau L1 angeordnet sind, und der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, können dieselben sein wie die Beziehung zwischen der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, und der ersten Verbindung 132, welche auf dem zweiten Niveau L2 angeordnet ist.
  • Der Eingangsanschluss des zweiten Transistors MN2 und der Eingangsanschluss des fünften Transistors MN6 können durch einen Teil des ersten Gates 122 (beispielsweise den ersten Überlappteil 123 des ersten Gates 122) verbunden sein, und der Eingangsanschluss des vierten Transistors MN4 und der Eingangsanschluss des siebten Transistors MN8 können durch einen Teil des zweiten Gates 124 (beispielsweise den zweiten Überlappteil 125 des zweiten Gates 124) verbunden sein.
  • Das Layoutmodul 40 des Layoutsystem 1, welches obenstehend unter Bezugnahme auf 1 beschrieben ist, kann das Layout der Halbleitervorrichtung wie folgt entwerfen.
  • Beispielsweise kann das Layoutmodul 40 die erste Stromschiene 102 auf dem Substrat anlegen, um sich entlang der ersten Richtung zu erstrecken, die zweite Stromschiene 104 anlegen, um sich entlang der ersten Richtung als von der ersten Stromschiene 102 in der zweiten Richtung rechtwinklig zu der ersten Richtung beabstandet zu erstrecken, und die dritte Stromschiene 106 anlegen, um sich entlang der ersten Richtung als von der zweiten Stromschiene 104 in der zweiten Richtung beabstandet zu erstrecken.
  • Als Nächstes kann das Layoutmodul 40 einen ersten aktiven Bereich 112 und einen zweiten aktiven Bereich 114 zwischen der ersten Stromschiene 102 und der zweiten Stromschiene 104 definieren. Der erste aktive Bereich 112 kann benachbart zu der ersten Stromschiene 102 sein, und der zweite aktive Bereich 114 kann benachbart zu der zweiten Stromschiene 104 sein. Zusätzlich kann das Layoutmodul 40 einen dritten aktiven Bereich 116 und einen vierten aktiven Bereich 118 zwischen der zweiten Stromschiene 104 und der dritten Stromschiene 106 definieren. Der dritte aktive Bereich 116 kann benachbart zu der zweiten Stromschiene 104 sein, und der vierte aktive Bereich 118 kann benachbart zu der dritten Stromschiene 106 sein.
  • Als Nächstes kann das Layoutmodul 40 das erste Gate 122 anlegen, um den ersten bis vierten aktiven Bereich 112, 114, 116 und 118 in der zweiten Richtung zu schneiden und das zweite Gate 124 entlang der zweiten Richtung als von dem ersten Gate 122 beabstandet anlegen.
  • Das Layoutmodul 40 kann die Positionen des ersten Transistors MP2, des zweiten Transistors MN2, des fünften Transistors MN6 und des sechsten Transistors MP6 unter Verwendung des ersten Gates 122 und des ersten bis vierten aktiven Bereichs 112, 114, 116 und 118 anlegen. Der erste Transistor MP2 und der zweite Transistor MN2 können zwischen der ersten Stromschiene 102 und der zweiten Stromschiene 104 angeordnet sein, und der fünfte Transistor MN6 und der sechste Transistor MP6 können zwischen der zweiten Stromschiene 104 und der dritten Stromschiene 106 angeordnet sein. Das Layoutmodul 40 kann den dritten Transistor MP4, den vierten Transistor MN4, den siebten Transistor MN8 und den achten Transistor MP8 unter Verwendung des zweiten Gates 124 und des ersten bis vierten aktiven Bereichs 112, 114, 116 und 118 anlegen. Der dritte Transistor MP4 und der vierte Transistor MN4 können zwischen der ersten Stromschiene 102 und der zweiten Stromschiene 104 angeordnet sein, und der siebte Transistor MN8 und der achte Transistor MP8 können zwischen der zweiten Stromschiene 104 und der dritten Stromschiene 106 angeordnet sein.
  • Als Nächstes entwirft das Layoutmodul 40 die Verbindungen zwischen dem Eingangsanschluss des ersten Transistors MP2 und dem Eingangsanschluss des vierten Transistors MN4 und zwischen dem Eingangsanschluss des fünften Transistors MN6 und dem Eingangsanschluss des achten Transistors MP8, das heißt entwirft die Spur (trace), welche durch die erste Metallschicht gebildet wird, welche auf einer ersten Höhe von dem Substrat angeordnet ist. Zusätzlich entwirft das Layoutmodul 40 die Verbindungen zwischen dem Eingangsanschluss des zweiten Transistors MN2 und dem Eingangsanschluss des dritten Transistors MP4 und zwischen dem Eingangsanschluss des sechsten Transistors MP6 und dem Eingangsanschluss des siebten Transistors MN8, das heißt entwirft die Spur (trace), welche durch die zweite Metallschicht gebildet wird, welche auf einer zweiten Höhe, niedriger als die erste Höhe, von dem Substrat angeordnet ist.
  • 3B und 3C veranschaulichen andere Beispiele einer Halbleitervorrichtung, welche gemäß dem erfinderischen Konzept angelegt und hergestellt sind.
  • Bezug nehmend auf 3B ist das veranschaulichte Beispiel von dem Beispiel der 3A hinsichtlich der Form einer dritten Verbindung 136 unterschiedlich, welche in der zweiten Fläche II angeordnet ist. Insbesondere erstreckt sich, während ein Teil der dritten Verbindung 136 sich longitudinal als vertikal nebeneinander gestellt mit, das heißt entlang, dem zweiten Gate 124 in dem Beispiel der 3A erstreckt, ein Teil der dritten Verbindung 136 longitudinal als vertikal nebeneinander gestellt mit, das heißt entlang, dem ersten Gate 122 in dem Beispiel der 3B.
  • Bezug nehmend auf 3C ist das veranschaulichte Beispiel von dem Beispiel der 3A darin unterschiedlich, dass eine dritte Verbindung 136 einen Eingangsanschluss des siebten Transistors MN8, welcher auf dem zweiten Gate 124 angeordnet ist, und einen Eingangsanschluss des sechsten Transistors MP6, welcher auf einem ersten Gate 122 angeordnet ist, in der zweiten Fläche II verbindet, und dass eine vierte Verbindung 138 einen Eingangsanschluss des fünften Transistors MN6, welcher auf dem ersten Gate 122 angeordnet ist, und einen Eingangsanschluss des achten Transistors MP8, welcher auf dem zweiten Gate 124 angeordnet ist, in der zweiten Fläche II, verbindet.
  • 5 ist ein Layoutdiagramm eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 5 ist das veranschaulichte Beispiel von dem Beispiel der 3A darin unterschiedlich, dass eine erste Stromschiene 102 und eine dritte Stromschiene 106 VSS-Schienen entsprechen, und dass eine zweite Stromschiene 104 einer VDD-Schiene entspricht. In anderen Worten gesagt verwenden, während eine erste Fläche I und eine zweite Fläche II eine VSS-Schiene in dem vorangehenden Beispiel der 3A gemeinsam verwenden, diese die VDD-Schiene in dem Beispiel, welches in 5 veranschaulicht ist, gemeinsam.
  • Demzufolge sind ein fünfter Transistor MN6 und ein siebter Transistor MN8 benachbart zu der ersten Stromschiene 102 angeordnet, ein erster Transistor MP2, ein dritter Transistor MP4, ein sechster Transistor MP6 und ein achter Transistor MP8 sind benachbart zu der zweiten Stromschiene 104 angeordnet, und ein zweiter Transistor MN2 und ein vierter Transistor MN4 sind benachbart zu der dritten Stromschiene 106 angeordnet.
  • Ebenso sind bei diesem Beispiel ein Eingangsanschluss des sechsten Transistors MP6 und ein Eingangsanschluss des ersten Transistors MP2 durch einen Teil eines ersten Gates 122 (beispielsweise einen Überlappteil 123 des ersten Gates 122) verbunden, und ein Eingangsanschluss des achten Transistors MP8 und ein Eingangsanschluss des dritten Transistors MP4 sind durch einen Teil des zweiten Gates 124 (beispielsweise einen Überlappteil 125 des zweiten Gates 124) verbunden.
  • 6 veranschaulicht das Layout von anderen Beispielen einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept. Die 7A und 7B sind Querschnittsansichten von verschiedenen Versionen der Beispiele, wie jeweils aufgenommen entlang einer Linie M-M der 6.
  • Das Beispiel der 6 und 7A ist von dem Beispiel der 3A darin unterschiedlich, dass eine erste Verbindung 132 einen Eingangsanschluss eines zweiten Transistors MN2, welcher auf einem ersten Gate 122 angeordnet ist, und einen Eingangsanschluss eines dritten Transistors MP4, welcher auf einem zweiten Gate 124 angeordnet ist, in einer ersten Fläche I verbindet, und dass eine zweite Verbindung 134 einen Eingangsanschluss eines ersten Transistors MP2 und einen Eingangsanschluss eines vierten Transistors MN4, welcher auf dem zweiten Gate 124 angeordnet ist, in der ersten Fläche I verbindet. Ähnlich verbindet eine dritte Verbindung 136 einen Eingangsanschluss eines sechsten Transistors MP6, welcher auf dem ersten Gate 122 angeordnet ist, und einen Eingangsanschluss eines siebten Transistors MN8, welcher auf dem zweiten Gate 124 angeordnet ist, in einer zweiten Fläche II, und eine vierte Verbindung 138 verbindet einen Eingangsanschluss eines fünften Transistors MN6, welcher auf dem ersten Gate 122 angeordnet ist, und einen Eingangsanschluss eines achten Transistors, welcher auf dem zweiten Gate 124 angeordnet ist, in der zweiten Fläche II.
  • Ebenso sind bei diesem Beispiel die erste Verbindung 132 und die dritte Verbindung 136 auf einem zweiten Niveau angeordnet, welches höher ist als ein erstes Niveau relativ zu dem Substrat der Vorrichtung, und die zweite Verbindung 134 und die vierte Verbindung 138 sind auf einem dritten Niveau angeordnet, welches höher ist als das erste Niveau und niedriger als das zweite Niveau relativ zu dem Substrat.
  • Die erste Verbindung 132 und die dritte Verbindung 136 können eine erste Metallschicht bilden, welche auf dem zweiten Niveau angeordnet ist, und die zweite Verbindung 134 und die vierte Verbindung 138 können eine zweite Metallschicht bilden, welche auf dem dritten Niveau angeordnet ist. Bezug nehmend auf 7A sind das erste Gate 122 und das zweite Gate 124 auf einem ersten Niveau L1 angeordnet, die zweite Verbindung 134 ist auf einem dritten Niveau L3 angeordnet, und die erste Verbindung 132 ist auf einem zweiten Niveau L2 angeordnet. Beispielsweise kann die erste Verbindung 132 eine ”Metall 1”-Schicht sein, und die zweite Verbindung 134 kann eine ”Metall 0”-Schicht sein. Alternativ kann die erste Verbindung 132 eine ”Metall 2”-Schicht sein, und die zweite Verbindung 134 kann die ”Metall 1”- oder ”Metall 0”-Schicht sein.
  • Zusätzlich können das erste Gate 122 oder das zweite Gate 124 elektrisch mit der zweiten Verbindung 134 verbunden sein. Beispielsweise können eine obere Oberfläche des ersten Gates 122 oder des zweiten Gates 124 und eine untere Oberfläche der zweiten Verbindung 134 einander berühren, um eine elektrische Verbindung zu bilden. Alternativ kann ein leitfähiges Material, welches eine elektrische Verbindung bildet, zwischen der oberen Oberfläche des ersten Gates 122 oder des zweiten Gates 124 und der unteren Oberfläche der zweiten Verbindung 134 zwischenliegend angeordnet sein.
  • Bezug nehmend noch auf 7A kann ein Abstand von einem zentralen Punkt des ersten Gates 122 oder des zweiten Gates 124, welche auf dem ersten Niveau L1 angeordnet sind, zu dem Substrat kleiner sein als ein Abstand von einem zentralen Punkt der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, zu dem Substrat, und der Abstand von dem zentralen Punkt der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, zu dem Substrat kann kleiner sein als ein Abstand von einem zentralen Punkt der ersten Verbindung 132, welche auf dem zweiten Niveau L2 angeordnet ist, zu dem Substrat.
  • In der Version der Halbleitervorrichtung, welche in 7B veranschaulicht ist, berührt die untere Oberfläche der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, die obere Oberfläche des ersten Gates 122 oder des zweiten zweiten Gates 124, welche auf dem ersten Niveau L1 angeordnet sind. Das heißt, ein Abstand von dem Substrat zu der unteren Oberfläche der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, kann gleich zu dem Abstand von dem Substrat zu der oberen Oberfläche des ersten Gates 122 oder des zweiten Gates 124 sein, welche auf dem ersten Niveau L1 angeordnet sind. Die Beziehung, das heißt der Kontakt zwischen dem ersten Gate 122 oder dem zweiten Gate 124, welche auf dem ersten Niveau L1 angeordnet sind, und der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, kann dieselbe sein wie die Beziehung zwischen der zweiten Verbindung 134, welche auf dem dritten Niveau L3 angeordnet ist, und der ersten Verbindung 132, welche auf dem zweiten Niveau L2 angeordnet ist.
  • 8 veranschaulicht ein Layout eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 8 ist das veranschaulichte Beispiel von dem Beispiel der 6 darin unterschiedlich, dass eine erste Stromschiene 102 und eine dritte Stromschiene 106 VSS-Schienen entsprechen, und dass eine zweite Stromschiene 104 einer VDD-Schiene entspricht. In anderen Worten gesagt verwenden diese, obwohl eine erste Fläche I und eine zweite Fläche II eine VSS-Schiene in dem vorangehenden Beispiel der 6 gemeinsam verwenden, die VDD-Schiene in dem Beispiel, welches in 8 veranschaulicht ist, gemeinsam.
  • Demzufolge sind ein fünfter Transistor MN6 und ein siebter Transistor MN8 benachbart zu der ersten Stromschiene 102 angeordnet, ein erster Transistor MP2, ein dritter Transistor MP4, ein sechster Transistor MP6 und ein achter Transistor MP8 sind benachbart zu der zweiten Stromschiene 104 angeordnet, und ein zweiter Transistor MN2 und ein vierter Transistor MN4 sind benachbart zu der dritten Stromschiene 106 angeordnet.
  • Ebenso sind in diesem Beispiel ein Eingangsanschluss des sechsten Transistors MP6 und ein Eingangsanschluss des ersten Transistors MP2 durch einen Teil eines ersten Gates 122 (beispielsweise durch einen Überlappteil 123 des ersten Gates 122) verbunden, und ein Eingangsanschluss des achten Transistors MP8 und ein Eingangsanschluss des dritten Transistors MP4 sind durch einen Teil eines zweites Gates 124 (beispielsweise durch einen Überlappteil 125 des zweiten Gates 124) verbunden.
  • 9 veranschaulicht ein Layout noch eines anderen Beispiels einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 9 ist das veranschaulichte Beispiel von dem Beispiel der 3A darin unterschiedlich, dass die Halbleitervorrichtung gemäß dem veranschaulichten Beispiel weiterhin eine vierte Stromschiene 108 aufweist, um eine dritte Fläche III mit der dritten Stromschiene 106 zu definieren. Demzufolge weist das erste Gate 122 zwei erste Überlappteile 123a und 123b auf, und das zweite Gate weist zwei zweite Überlappteile 125a und 125b auf. In der dritten Fläche III werden ein neunter Transistor MP10 und ein zehnter Transistor MN10 durch das erste Gate 122 gebildet, und ein elfter Transistor MP12 und ein zwölfter Transistor MN12 werden durch das zweite Gate 124 gebildet.
  • Außerdem verwenden in dem veranschaulichten Beispiel ein erster Transistor MP2, ein vierter Transistor MN4, ein sechster Transistor MP6, ein siebter Transistor MN8, der neunte Transistor MP10 und der zwölfte Transistor MN12 der Halbleitervorrichtung ein erstes Eingangssignal A gemeinsam, und ein zweiter Transistor MN2, ein dritter Transistor MP4, ein fünfter Transistor MN6, ein achter Transistor MP8, der zehnte Transistor MN10 und der elfte Transistor MP12 verwenden ein zweites Eingangssignal B gemeinsam.
  • Demzufolge können ein Eingangsanschluss des ersten Transistors MP2 und ein Eingangsanschluss des vierten Transistors MN4, ein Eingangsanschluss des fünften Transistors MN6 und ein Eingangsanschluss des achten Transistors MP8 und ein Eingangsanschluss des neunten Transistors MP10 und ein Eingangsanschluss des zwölften Transistors MN12 durch eine erste Metallschicht (beispielsweise ”Metall 1”) verbunden sein. Zusätzlich können ein Eingangsanschluss des zweiten Transistors MN2 und ein Eingangsanschluss des dritten Transistors MP4, ein Eingangsanschluss des sechsten Transistors MP6 und ein Eingangsanschluss des siebten Transistors MN8 und ein Eingangsanschluss des zehnten Transistors MN10 und ein Eingangsanschluss des elften Transistors MP12 durch eine zweite Metallschicht (beispielsweise ”Metall 0”) verbunden sein.
  • Wie in den vorangehenden Beispielen kann jede der ersten bis vierten Stromschiene 102, 104, 106 und 108 entweder eine VDD-Schiene oder eine VSS-Schiene sein. Demzufolge kann, ob ein Transistor ein N-Typ oder ein P-Typ ist, davon abhängen, ob die Schiene (die erste bis vierte Stromschiene 102, 104, 106 und 108) eine VDD-Schiene oder eine VSS-Schiene ist.
  • Ferner weist das veranschaulichte Beispiel einer Halbleitervorrichtung gemäß dem erfinderischen Konzept eine erste bis dritte Fläche I bis III auf, das vorliegende erfinderische Konzept ist jedoch nicht auf eine Halbleitervorrichtung, welche nur drei solche Flächen hat, beschränkt, sondern weist Vorrichtungen auf, welche ähnliche Elemente haben, welche über vier oder mehr Flächen angelegt sind.
  • 10 veranschaulicht noch ein anderes Beispiel eines Layouts einer Halbleitervorrichtung gemäß dem vorliegenden erfinderischen Konzept.
  • Bezug nehmend auf 10 ist das veranschaulichte Beispiel von dem Beispiel der 3A darin unterschiedlich, dass ein erster Überlappteil 127 eines ersten Gates 122 ein Material aufweist unterschiedlich von demjenigen des anderen Teils des ersten Gates 122, und dass ein zweiter Überlappteil 129 eines zweiten Gates 124 ein Material unterschiedlich von demjenigen des anderen Teils des zweiten Gates 124 aufweist. Beispielsweise kann das erste Gate 122 ein Polysiliziumgate sein, in welchem Fall der erste Überlappteil 127 aus Metall sein kann und der Rest des ersten Gates 122 aus Polysilizium sein kann. Im Gegensatz dazu kann das erste Gate 122 ein Metallgate sein, in welchem Fall der erste Überlappteil 127 aus Polysilizium ist und der Rest des ersten Gate 122 aus Metall sein kann.
  • Gemäß den Beispielen des vorliegenden erfinderischen Konzepts, welche obenstehend unter Bezugnahme auf 3A bis 10 beschrieben sind, kann die Fläche jeder der Halbleiterschaltungen, welche dieselben Eingangssignale gemeinsam verwenden, minimiert werden. Zusätzlich ist die Leistungsaufnahme aufgrund Verringerungen in parasitärer Kapazität und Widerstand als ein Ergebnis der Verringerungen in der Fläche jeder der Halbleiterschaltungen, welche dieselben Eingangssignale gemeinsam verwenden, minimiert. Das heißt, dass gemäß einem Aspekt des erfinderischen Konzepts eine Halbleitervorrichtung, welche eine relativ kleine Fläche hat und relativ geringe Mengen von Leistung aufnimmt, vorgesehen werden kann.
  • Die oben beschriebenen Beispiele des vorliegenden erfinderischen Konzepts können auf einem computerlesbaren Aufzeichnungsmedium (wie beispielsweise dem Speicher 30) als eine Standardzellbibliothek gespeichert werden und bei dem Design einer Halbleiterschaltung verwendet werden. Das heißt, dass eine Standardzellbibliothek Layouts innerhalb des Umfangs der vorliegenden Erfindung wie durch die 3A bis 10 beispielhaft dargestellt, aufweisen kann. Beispiele des computerlesbaren Aufzeichnungsmediums weisen magnetische Medien wie beispielsweise eine Festplatte, eine Diskette und ein Magnetban, optische Medien wie beispielsweise ein CD-ROM und eine DVD, magneto-optische Medien wie beispielsweise eine Floptical-Diskette, eine Hardware wie beispielsweise einen ROM, ein RAM und einen Flashspeicher, auf.
  • 11 bis 13 veranschaulichen Beispiele von elektronischen Vorrichtungen, welche Halbleitervorrichtungen gemäß dem vorliegenden erfinderischen Konzept haben können.
  • 11 veranschaulicht einen Tablet-Personalcomputer (PC) 1200, 12 veranschaulicht einen Notebookcomputer 1300 und 13 veranschaulicht ein Smartphone 1400. Jedes des Tablet-PC 1200, des Notebookcomputer 1300 und des Smartphone 1400 können wenigstens eine Halbleitervorrichtung haben, welche gemäß dem vorliegenden erfinderischen Konzept angelegt und hergestellt ist.
  • Halbleitervorrichtungen gemäß dem vorliegenden erfinderischen Konzept, wie sie hierin beschrieben sind, können jedoch auch auf verschiedene integrierte Schaltungs(IC)-Vorrichtungen, anders als diejenigen der elektronischen Produkte, welche in 11 bis 13 gezeigt sind, angewandt werden. Beispielsweise kann das vorliegende erfinderische Konzept auf einen Desktopcomputer, einen ultramobilen PC (UMPC), eine Workstation, einen Netbook-Computer, einen PDA, ein drahtloses Telefon, ein Mobiltelefon, ein E-Buch, einen tragbaren Multimediaabspieler (PMP), eine tragbare Spielekonsole, eine Navigationsvorrichtung, eine Blackbox, eine Digitalkamera, einen dreidimensionalen Fernseher, einen digitalen Audiorekorder, einen digitalen Audioabspieler, einen digitalen Bildaufnehmer, einen digitalen Bildabspieler, einen digitalen Videorekorder, einen digitalen Videoabspieler etc. angewandt werden.
  • Letztendlich wurden obenstehend Beispiele des erfinderischen Konzepts im Detail beschrieben. Das erfinderische Konzept kann jedoch auf vielen unterschiedlichen Wegen verwirklicht werden und sollte nicht als auf die Beispiele, welche obenstehend beschrieben sind beschränkt betrachtet werden. Vielmehr wurden diese Beispiele beschrieben, sodass diese Offenbarung gewissenhaft und vollständig ist und Fachleuten das erfinderische Konzept vollständig übermittelt. Demnach ist der wahre Gedanke und Umfang des erfinderischen Konzepts nicht durch die Beispiele, welche obenstehend beschrieben sind, beschränkt, sondern durch die folgenden Ansprüche.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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    • KR 10-2015-0057968 [0001]

Claims (20)

  1. Halbleitervorrichtung, die Folgendes aufweist: ein Substrat, welches eine erste Fläche (I) hat, welche auf einer Seite einer Achse angeordnet ist, welche sich in einer ersten Richtung über das Substrat erstreckt, und eine zweite Fläche (II) des Substrats, welche auf der anderen Seite der Achse angeordnet ist; ein erstes Gate (122), welches sich über die erste Fläche (I) und die zweite Fläche (II) in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt, und relativ zu dem Substrat auf einem ersten Niveau (L1) in der Vorrichtung angeordnet ist; ein zweites Gate (124), welches sich über die erste Fläche (I) und die zweite Fläche (II) in der zweiten Richtung wie von dem ersten Gate (122) in der ersten Richtung erstreckt und auf dem ersten Niveau (L1) in der Vorrichtung angeordnet ist; eine erste Verbindung (132), welche einen Eingangsanschluss eines ersten Transistors (MP2), welcher durch das erste Gate (122) gebildet wird, und einen Eingangsanschluss eines vierten Transistors (MN4), welcher durch das zweite Gate (124) gebildet wird, in der ersten Fläche (I) elektrisch verbindet und der relativ zu dem Substrat auf einem zweiten Niveau (L2) höher als das erste Niveau (L1) angeordnet ist; eine zweite Verbindung (134), welche einen Eingangsanschluss eines zweiten Transistors (MN2), welcher durch das erste Gate (122) gebildet wird, und einen Eingangsanschluss eines dritten Transistors (MP4), welcher durch das zweite Gate (124) gebildet wird, in der ersten Fläche (I) elektrisch verbindet und auf einem dritten Niveau (L3) höher als das erste Niveau (L1) und niedriger als das zweite Niveau (L2) angeordnet ist; eine dritte Verbindung (136), welche auf dem zweiten Niveau (L2) in der Vorrichtung angeordnet ist; und eine vierte Verbindung (138), welche auf dem dritten Niveau (L3) in der Vorrichtung angeordnet ist, und wobei der Eingangsanschluss des zweiten Transistors (MN2) und der Eingangsanschluss des fünften Transistors (MN6) jeweils durch Teile des ersten Gates (122) gebildet werden, und der Eingangsanschluss des vierten Transistors (MN4) und der Eingangsanschluss des siebten Transistors (MN8) jeweils durch Teile des zweiten Gates (124) gebildet werden.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Verbindung (132) und die dritte Verbindung (136) erste Strukturen aus elektrisch leitfähigem Material sind, deren Mitten in einer vertikalen Richtung rechtwinklig zu einer oberen Oberfläche des Substrats auf dem zweiten Niveau (L2) liegen, und die zweite Verbindung (134) und die vierte Verbindung (138) zweite Strukturen aus einem elektrisch leitfähigen Material sind, deren Mitten in der vertikalen Richtung auf dem dritten Niveau (L3) liegen.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Verbindung (132) die zweite Verbindung (134) schneidet, und die dritte Verbindung (136) die vierte Verbindung (138) schneidet, wenn in Draufsicht betrachtet.
  4. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend eine Stromschiene (102, 104, 106), welche sich longitudinal in der ersten Richtung erstreckt, wobei das erste Gate (122) und das zweite Gate (124) die Stromschiene (102, 104, 106) unter einem rechten Winkel schneiden, wenn in Draufsicht betrachtet.
  5. Halbleitervorrichtung nach Anspruch 4, wobei das erste Gate (122) einen ersten Überlappteil (123) aufweist, welcher die Stromschiene (102, 104, 106) überlappt, und der Eingangsanschluss des zweiten Transistors (MN2) und der Eingangsanschluss des fünften Transistors (MN6) durch den ersten Überlappteil (123) gebildet werden.
  6. Halbleitervorrichtung nach Anspruch 4, wobei das zweite Gate (124) einen zweiten Überlappteil (125) aufweist, welcher die Stromschiene (102, 104, 106) überlappt, und der Eingangsanschluss des vierten Transistors (MN4) und der Eingangsanschluss des siebten Transistors (MN8) durch den zweiten Überlappteil (125) gebildet werden.
  7. Halbleitervorrichtung nach Anspruch 4, wobei der zweite (MN2), der vierte (MN4), der fünfte (MN6) und der siebte Transistor (MN8) benachbart zu der Stromschiene (102, 104, 106) angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 4, wobei die Stromschiene (102, 104, 106) eine Massespannungs(VSS)-Schiene ist, der erste (MP2), der dritte (MP4), der sechste (MP6) und der achte (MP8) Transistor P-Typ-Transistoren sind, und der zweite (MN2), der vierte (MN4), der fünfte (MN6) und der siebte (MN8) Transistor N-Typ-Transistoren sind.
  9. Halbleitervorrichtung nach Anspruch 4, wobei die Stromschiene (102, 104, 106) eine Leistungsversorgungs(VDD)-Schiene ist, der erste (MP2), der dritte (MP4), der sechste (MP6) und der achte (MP8) Transistor N-Typ-Transistoren sind, und der zweite (MN2), der vierte (MN4), der fünfte (MN6) und der siebte (MN8) Transistor P-Typ-Transistoren sind.
  10. Halbleitervorrichtung nach Anspruch 1, wobei die dritte Verbindung (136) den Eingangsanschluss des fünften Transistors (MN6) und einen Eingangsanschluss eines achten Transistors (MP8) elektrisch verbindet, und die vierte Verbindung (138) den Eingangsanschluss eines sechsten Transistors (MP6) und den Eingangsanschluss des siebten Transistors (MN8) elektrisch verbindet, oder die dritte Verbindung (136) den Eingangsanschluss des sechsten Transistors (MP6) und den Eingangsanschluss des siebten Transistors (MN8) elektrisch verbindet, und die vierte Verbindung (138) den Eingangsanschluss des fünften Transistors (MN6) und den Eingangsanschluss des achten Transistors (MP8) elektrisch verbindet.
  11. Halbleitervorrichtung, die Folgendes aufweist: ein Substrat; eine Stromschiene (102, 104, 106), welche sich longitudinal auf dem Substrat in einer ersten Richtung derart erstreckt, dass das Substrat eine erste Fläche (I) hat, welche auf einer Seite der Stromschiene (102, 104, 106) angeordnet ist, und eine zweite Fläche (II) hat, welche auf der anderen Seite der Stromschiene (102, 104, 106) angeordnet ist; ein erstes Gate (122), welches sich über die erste Fläche (I) und die zweite Fläche (II) in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstreckt und einen ersten Überlappteil (123) hat, welcher die Stromschiene (102, 104, 106) überlappt; ein zweites Gate (124), welches sich über die erste Fläche (I) und die zweite Fläche (II) in der zweiten Richtung als von dem ersten Gate (122) in der ersten Richtung beabstandet erstreckt und einen zweiten Überlappteil (125) hat, welcher die Stromschiene (102, 104, 106) überlappt, wobei ein erster Transistor (MP2) der Vorrichtung an einem Ort angeordnet ist, an dem das erste Gate (122) sich in die erste Fläche (I) erstreckt, ein vierter Transistor (MN4) der Vorrichtung an einem Ort angeordnet ist, an dem sich das zweite Gate (124) in die erste Fläche (I) erstreckt, ein siebter Transistor (MN8) der Vorrichtung an einem Ort angeordnet ist, an dem das zweite Gate (124) sich in die zweite Fläche (II) erstreckt, und ein sechster Transistor (MP6) der Vorrichtung an einem Ort angeordnet ist, an dem das erste Gate (122) sich in die zweite Fläche (II) erstreckt, der erste (MP2), der vierte (MN4), der siebte (MN8) und der sechste (MP6) Transistor durch dasselbe erste Eingangssignal angesteuert werden, ein zweiter Transistor (MN2) der Vorrichtung an einem Ort angeordnet ist, an dem das erste Gate (122) sich in die erste Fläche (I) erstreckt, ein dritter Transistor (MP4) der Vorrichtung an einem Ort angeordnet ist, an dem sich das zweite Gate (124) in die erste Fläche (I) erstreckt, ein fünfter Transistor (MN6) der Vorrichtung an einem Ort angeordnet ist, an dem sich das erste Gate (122) in die zweite Fläche (II) erstreckt, und ein achter Transistor (MP8) der Vorrichtung an einem Ort angeordnet ist, an dem sich das zweite Gate (124) in die zweite Fläche (II) erstreckt, der zweite (MN2), der dritte (MP4), der fünfte (MN6) und der achte Transistor (MP8) durch dasselbe zweite Eingangssignal angesteuert werden; eine erste Metallschicht, welche eine Verbindung aufweist, die elektrisch einen Eingangsanschluss des ersten Transistors (MP2) und einen Eingangsanschluss des vierten Transistors (MN4) in der ersten Fläche (I) verbindet, und welche eine Verbindung aufweist, die elektrisch einen Eingangsanschluss des fünften Transistors (MN6) und einen Eingangsanschluss des achten Transistors (MP8) in der zweiten Fläche (II) verbindet; und eine zweite Metallschicht, welche eine Verbindung aufweist, die elektrisch einen Eingangsanschluss des zweiten Transistors (MN2) und einen Eingangsanschluss des dritten Transistors (MP4) in der ersten Fläche (I) verbindet, und welche eine Verbindung aufweist, die elektrisch einen Eingangsanschluss des sechsten Transistors (MP6) und einen Eingangsanschluss des siebten Transistors (MN8) in der zweiten Fläche (II) verbindet, wobei die erste und zweite Metallschicht auf voneinander unterschiedlichen Niveaus in der Vorrichtung angeordnet sind, wobei der Eingangsanschluss des zweiten Transistors (MN2) und der Eingangsanschluss des fünften Transistors (MN6) elektrisch durch den ersten Überlappteil (123) verbunden sind, und wobei der Eingangsanschluss des vierten Transistors (MN4) und der Eingangsanschluss des siebten Transistors (MN8) elektrisch durch den zweiten Überlappteil (125) verbunden sind.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die zweite Metallschicht relativ zu dem Substrat auf einem Niveau in der Vorrichtung angeordnet ist, das niedriger ist als das Niveau, auf welchem die erste Metallschicht angeordnet ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der erste Überlappteil (123) und der zweite Überlappteil (125) relativ zu dem Substrat auf einem Niveau in der Vorrichtung angeordnet sind, das niedriger ist als das Niveau, auf welchem die zweite Metallschicht angeordnet ist.
  14. Halbleitervorrichtung nach Anspruch 11, wobei die Verbindung der ersten Metallschicht, welche in der ersten Fläche (I) angeordnet ist, und die Verbindung der zweiten Metallschicht, welche in der ersten Fläche (I) angeordnet ist, einander schneiden, wenn in Draufsicht betrachtet.
  15. Halbleitervorrichtung nach Anspruch 11, wobei die Verbindung der ersten Metallschicht, welche in der zweiten Fläche (II) angeordnet ist, und die Verbindung der zweiten Metallschicht, welche in der zweiten Fläche (II) angeordnet ist, einander schneiden, wenn in Draufsicht betrachtet.
  16. Halbleitervorrichtung nach Anspruch 11, wobei der zweite (MN2), der vierte (MN4), der fünfte (MN6) und der siebte (MN8) Transistor benachbart zu der Stromschiene (102, 104, 106) angeordnet sind.
  17. Halbleitervorrichtung, die folgendes aufweist: ein Substrat; Gateleitungen, welche voneinander in einer ersten Richtung beabstandet sind und sich jeweils longitudinal über das Substrat in einer zweiten Richtung rechtwinklig zu der ersten Richtung erstrecken; eine erste Metallschicht, welche auf dem Substrat angeordnet ist, und einen ersten Satz von diskreten, elektrisch leitfähigen Verbindungen aufweist; eine zweite Metallschicht, welche auf dem Substrat auf einem anderen Niveau als die erste Metallschicht angeordnet ist, und einen zweiten Satz von diskreten elektrisch leitfähigen Verbindungen aufweist, und wobei die Vorrichtung eine Mehrzahl von Zellen hat, welche Seite an Seite in der zweiten Richtung angeordnet sind, wobei jede der Zellen durch aktive Bereiche des Substrats gebildet wird, welche voneinander in der zweiten Richtung beabstandet sind, erste und zweite Gateleitungen sich longitudinal über die aktiven Bereiche erstrecken, ein erstes Paar von Transistoren an jeweiligen Orten, an denen die erste Gateleitung sich über die aktiven Bereich erstreckt, wobei die erste Gateleitung Eingangsanschlüsse in der Zelle für das erste Paar von Transistoren vorsieht, ein zweites Paar von Transistoren an jeweiligen Orten, an denen die zweite Gateleitung sich über die aktiven Bereiche erstreckt, wobei die zweiten Gateleitungen Eingangsanschlüsse für das zweite Paar von Transistoren in der Zelle vorsehen, eine der Verbindungen der ersten Metallschicht und eine der Verbindungen der zweiten Metallschicht, wobei die eine der Verbindungen der ersten Metallschicht die erste und die zweite Gateleitung überlappt und elektrisch den Eingangsanschluss eines der Transistoren des ersten Paars mit dem Eingangsanschluss eines der Transistoren des zweiten Paars in der Zelle verbindet, und wobei die eine der Verbindungen der zweiten Metallschicht die erste und zweite Gateleitung überlappt und elektrisch den Eingangsanschluss des anderen der Transistoren des ersten Paars mit dem Eingangsanschluss des anderen der Transistoren des zweiten Paars in der Zelle verbindet.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die elektrisch leitfähigen Verbindungen der ersten Metallschicht jeweils L-förmig sind, wenn in Draufsicht betrachtet, und die elektrisch leitfähigen Verbindungen der zweiten Metallschicht jeweils stabförmig sind, wenn in Draufsicht betrachtet.
  19. Halbleitervorrichtung nach Anspruch 17, ferner aufweisend eine Mehrzahl von Schienen, wovon sich jede longitudinal in der ersten Richtung über das Substrat als in der zweiten Richtung beabstandet erstreckt, und wobei jede der Zellen in der zweiten Richtung zwischen benachbarten der Schienen angeordnet ist, wobei die benachbarten der Schienen an entgegengesetzten Seiten jeder der Zellen jeweils eine Massespannungs(VSS)-Schiene und eine Leistungsversorgungsspannungs(VDD)-Schiene aufweisen, wobei jedes von dem ersten Gate (122) und von dem zweiten Gate (124) die benachbarten der Schienen unter rechten Winkeln schneiden, wenn in Draufsicht betrachtet, wobei die elektrisch leitfähigen Verbindungen einer von der ersten und der zweiten Metallschicht elektrisch mit einer der Massespannungs(VSS)- und der Leistungsversorgungsspannungs-Schienen verbunden sind, und die elektrisch leitfähigen Verbindungen der anderen von der ersten und der zweiten Metallschicht elektrisch mit der anderen von der Massespannungs(VSS)- und Leistungsversorgungsspannungs-Schiene verbunden sind.
  20. Halbleitervorrichtung nach Anspruch 17, wobei das erste Paar von Transistoren jeder der Zellen beide eines von einem P-Typ und einem N-Typ-Transistor sind, und das zweite Paar von Transistoren jeder der Zellen beide das andere von dem P-Typ und dem N-Typ-Transistor sind.
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