DE102014119646A1

DE102014119646A1 - System und Verfahren einer Layoutgestaltung für integrierte Schaltungen

Info

Publication number: DE102014119646A1
Application number: DE102014119646.5A
Authority: DE
Inventors: Ting-Wei Chiang; Hui-Zhong ZHUANG; Li-Chun Tien
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2014-05-27
Filing date: 2014-12-28
Publication date: 2015-12-03
Also published as: US20180004884A1; US20190251225A1; CN105304623A; CN105304623B; US9767243B2; US20210124866A1; US10885254B2; US11694013B2; US20150347659A1; US20220343051A1; KR101775211B1; US11409938B2; KR20150136568A; TWI550426B; US10296694B2; TW201544981A

Abstract

Ein System und Verfahren einer Layoutgestaltung für eine integrierte Schaltung und eine integrierte Schaltung, wobei das Verfahren ein Positionieren aller Leiterbahnen einer ersten Maskenstruktur in einer ersten Richtung enthält, wobei die Leiterbahnen der ersten Maskenstruktur in einer ersten leitenden Schicht sind. Das Verfahren enthält auch ein Positionieren aller Leiterbahnen einer zweiten Maskenstruktur in der ersten Richtung, wobei die Leiterbahnen der zweiten Maskenstruktur in der ersten leitenden Schicht sind und die zweite Maskenstruktur von der ersten Maskenstruktur in einer zweiten Richtung versetzt ist, die sich von der ersten Richtung unterscheidet.

Description

HINTERGRUND
Integrierte Schaltungen (ICs) sind häufig mit aktiven Vorrichtungen, wie Transistoren, Widerständen und Kondensatoren, gestaltet, die durch Leiterbahnen, wie Metallleitungen und Polysiliziumleitungen, verbunden sind. Die aktiven Vorrichtungen in ICs werden durch einen fotolithografischen Prozess gebildet, der Fotolacke, fotolithografische Masken (Masken), Speziallichtquellen und verschiedene Ätzmittel enthält. Zunehmend dichte ICs haben zahlreiche Vorteile hinsichtlich Geschwindigkeit, Funktionalität und Kosten, verursachen aber zunehmend schwierige Gestaltungs- und Herstellungsprobleme.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung in Zusammenhang mit den beiliegenden Figuren verständlich. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
1A ist eine schematische Darstellung einer zweifach strukturierten Zelle mit einer horizontalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
1B ist eine schematische Darstellung einer zweifach strukturierten Zelle mit einer vertikalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
2A ist eine schematische Darstellung einer einfach strukturierten Zelle mit einer horizontalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
2B ist eine schematische Darstellung einer einfach strukturierten Zelle mit einer vertikalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
3A ist eine schematische Darstellung einer zweifach strukturierten Zelle in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
3B ist eine schematische Darstellung einer zweifach strukturierten Zelle in einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
4 ist ein Schaltungsdiagramm eines Übertragungs-Gates entsprechend einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
5 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
6 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
7 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
8 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
9 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
10 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
11 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
12 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
13 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
14 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
15 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen gemäß einigen Ausführungsformen.
16 ist ein Ablaufdiagramm eines Verfahrens einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
17 ist ein Blockdiagramm eines Computersystemabschnitts einer Layoutgestaltung für integrierte Schaltungen gemäß einigen Ausführungsformen.
AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des vorgesehenen Gegenstandes vor. Spezielle Beispiele für Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
Ferner können hier raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”unterer”, ”über”, ”oberer” und dergleichen für eine einfache Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en), wie in den Figuren dargestellt, zu beschreiben. Die raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung beschreiben. Die Vorrichtung kann anders ausgerichtet (90 Grad gedreht oder in anderen Ausrichtungen) sein und die hier verwendeten raumbezogenen Beschreibungen können ebenso entsprechend interpretiert werden.
Im Laufe der Zeit haben zunehmend dichte ICs, die immer kleinere physische Abmessungen aufweisen, viele Aspekte einer IC-Gestaltung und -Herstellung mit früheren Verfahren entsprechend schwierig oder sogar unmöglich gemacht. In einigen Ausführungsformen enthalten verbesserte IC-Gestaltungs- und Herstellungsverfahren ein System und ein Verfahren einer Layoutgestaltung für ICs, die eine Packungseffizienz von Leiterbahnen, wie Metallleitungen, in Metallschichten, die durch BEOL-Prozesse geschaffen werden, erhöhen.
Häufig wird davon ausgegangen, dass der IC-Herstellungsprozess einen Front-End-of-Line-(FEOL)Abschnitt, einen Middle-End-of-Line-(MEOL)Abschnitt, auch als Middle-of-the-Line-(MOL)Abschnitt bezeichnet, und einen Back-End-of-Line-(BEOL) Abschnitt enthält. FEOL ist der erste Abschnitt der IC-Herstellung, in dem einzelne aktive Vorrichtungen auf einem Halbleiterwafer strukturiert werden. FEOL-Prozesse enthalten: Auswahl der Art des zu verwendenden Halbleiterwafers; chemisch-mechanisches Planarisieren und Reinigen des Wafers; Grabenisolation (Shallow Trench Isolation – STI); Wannenbildung, Gate-Modulbildung und Source- und Drain-Bildung. FEOL enthält keine Abscheidung von Metallzwischenverbindungsschichten. MEOL-Prozesse erfolgen nach FEOL-Prozessen und enthalten Gate-Kontaktbildungs- und lötfähige Metallisierungs-(Under Bump Metallization – UBM)Prozesse.
BEOL ist der letzte Abschnitt des IC-Herstellungsprozesses, in dem die einzelnen Vorrichtungen (Transistoren, Kondensatoren, Widerstände usw.) mit Durchkontaktierungen und Leiterbahnen verbunden werden, z. B. Metallleitungen. BEOL beginnt im Allgemeinen, wenn die erste Metallschicht abgeschieden ist, und enthält Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bonding-Stellen für Chip-Gehäuse-Verbindungen. In einigen Ausführungsformen werden zehn oder mehr Metallschichten im BEOL-Abschnitt hinzugefügt.
In einigen Ausführungsformen erhöht das Layoutgestaltungssystem und -verfahren für ICs die Packungseffizienz für Leiterbahnen, wie Metallleitungen, in Metallschichten, die durch BEOL-Prozesse gebildet werden, indem alle Metallleitungen auf jeder Metallschicht in eine Richtung verlegt werden. Die Verlegung aller Metallleitungen in eine Richtung auf jeder Metallschicht ermöglicht eine größere Packungsdichte durch eine effizientere Packung von Leiterbahnen. Die Verlegung aller Metallleitungen in eine Richtung ermöglicht auch eine Lockerung von Teilungsanforderungen zwischen Leiterbahnen, die durch eine oder mehrere Gestaltungsregeln festgelegt sind, da Metallstrukturen mit Metallleitungen, die in eine Richtung verlegt sind, eine regelmäßig Struktur haben, die das Risiko von Herstellungs- oder Verfahrensfehlern verringert. In einigen Ausführungsformen erzeugt ein zweifacher Strukturierungsprozess Sätze von Metallleitungen, die alle in einer einzigen Richtung ausgerichtet sind.
1A ist eine schematische Darstellung einer zweifach strukturierten Zelle mit einer horizontalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen 100 gemäß einigen Ausführungsformen. Ein erster Satz von Leiterbahnen 102 ist in einer einzigen Richtung ausgerichtet. In einigen Ausführungsformen ist der erste Satz von Leiterbahnen 102 in einer horizontalen Richtung in Bezug auf die Seitenausrichtung ausgerichtet. In einigen Ausführungsformen sind die Leiterbahnen im ersten Satz von Leiterbahnen 102 parallele Metallleitungen in derselben Metallschicht. Wie hier verwendet, enthält der Begriff ”Leitung” ein oder mehrere Leitungssegment(e). Der erste Satz von Leiterbahnen 102 wird durch fotolithografische Techniken mittels einer ersten Maske gebildet. Eine Teilung ist der Abstand zwischen sich wiederholenden Abschnitten benachbarter Leiterbahnen, wie ähnlich wiederholt positionierten Ecken benachbarter Leiterbahnen. Die erste Maske, und daher der erste Satz von Leiterbahnen 102, hat eine vorbestimmte Teilung.
Ein zweiter Satz von Leiterbahnen 104 ist in derselben Richtung ausgerichtet wie der erste Satz von Leiterbahnen 102. In einigen Ausführungsformen ist der zweite Satz von Leiterbahnen 104 in einer horizontalen Richtung ausgerichtet. In einigen Ausführungsformen sind die Leiterbahnen im zweiten Satz von Leiterbahnen 104 parallele Metallleitungen in derselben Metallschicht. Der zweite Satz von Leiterbahnen 104 wird durch fotolithografische Techniken mittels einer zweiten Maske gebildet. Die zweite Maske, und dementsprechend der zweite Satz von Leiterbahnen 104, hat eine vorgegebene Teilung. In einigen Ausführungsformen sind die Teilung der ersten Maske und die Teilung der zweiten Maske dieselben. Ferner ist die zweite Maske so positioniert, dass die zweite Maske in Bezug auf die erste Maske um weniger als eine Teilung für den ersten Satz von Leiterbahnen 102 versetzt ist. Gemeinsam werden der erste Satz von Leiterbahnen 102 und der zweite Satz von Leiterbahnen 104 durch zweifache Strukturierung gebildet. Eine zweifache Strukturierung ist die Bildung von Merkmalen auf einer Schicht mit zwei versetzten Masken zur Schaffung von Merkmalen, die kleiner als eine Teilung einer der Masken sind. Eine zweifache Strukturierung wird in der Herstellung von ICs durchgeführt, um die Dichte von Merkmalen, die durch die Masken strukturiert werden, über jene hinaus zu erhöhen, die durch Schichten, die mit einer einzigen Maske gebildet werden, möglich ist.
Ein Satz von metallartig definierten (MD) Leiterbahnen 106 in einer MD-Schicht wird während des MEOL-Abschnitts des IC-Herstellungsprozesses gebildet. In einigen Ausführungsformen ist der Satz von MD-Leiterbahnen 106 leitend, umfasst aber einen höheren Prozentsatz an nichtmetallischem Material im Vergleich zu Metallmaterial. In einigen Ausführungsformen wird der Satz von MD-Leiterbahnen 106 aus einem Halbleiter unter Verwendung einer ausreichenden Ionenimplantation gebildet, um den Halbleiter in einen Leiter umzuwandeln. Eine zweifach strukturierte Zelle 108 enthält den Satz von MD-Leiterbahnen 106, der während des MEOL-Abschnitts der IC-Herstellung gebildet wird, und den ersten Satz von Leiterbahnen 102 und den zweiten Satz von Leiterbahnen 104, die während des BEOL-Abschnitts der IC-Herstellung gebildet werden. Die Zelle 108 weist eine oder mehrere aktive Vorrichtung(en) auf, die in der Zelle gebildet und elektrisch verbunden sind.
1B ist ähnlich 1A, um 90 Grad gedreht. Ein erster Satz von Leiterbahnen 102' entspricht dem ersten Satz von Leiterbahnen 102 (1A) um 90 Grad gedreht, wobei aber in 1B vier Leiterbahnen vorhanden sind. Ein zweiter Satz von Leiterbahnen 104' entspricht dem zweiten Satz von Leiterbahnen 104 (1A), um 90 Grad gedreht, wobei aber drei Leiterbahnen 104' in 1B vorhanden sind. Ein erster Satz von MD-Leiterbahnen 106' entspricht dem ersten Satz von MD-Leiterbahnen 106 (1A) um 90 Grad gedreht, wobei aber in 1B sechs MD-Leiterbahnen 106' vorhanden sind. Eine zweifach strukturierte Zelle 108' entspricht der zweifach strukturierten Zelle 108 (1A), um 90 Grad gedreht.
2A ist eine schematische Darstellung einer einfach strukturierten Zelle mit einer horizontalen Leiterbahnausrichtung in einer Layoutgestaltung für integrierte Schaltungen 200 gemäß einigen Ausführungsformen. Ein Satz von Leiterbahnen 202 ist in einer einzigen Richtung ausgerichtet. In einigen Ausführungsformen ist der Satz von Leiterbahnen 202 in einer horizontalen Richtung ausgerichtet. In einigen Ausführungsformen sind die Leiterbahnen in dem Satz von Leiterbahnen 202 parallele Metallleitungen in derselben Metallschicht. In einigen Ausführungsformen ist die Anzahl von Leiterbahnen in dem Satz von Leiterbahnen 202 größer als 4. Der Satz von Leiterbahnen 202 wird durch fotolithografische Techniken mittels einer Maske mit einer vorgegebenen Teilung gebildet Der Satz von Leiterbahnen 202 wird durch einfache Strukturierung gebildet. Eine einfache Strukturierung ist die Bildung von Merkmalen auf einer Schicht mit einer Maske. Leiterbahnen, die durch einfache Strukturierung gebildet werden, haben typischerweise geringere Dichten als Leiterbahnen, die durch zweifache Strukturierung gebildet werden.
Ein Satz von MD-Leiterbahnen 206 in einer MD-Schicht wird während des MEOL-Abschnitts des IC-Herstellungsprozesses gebildet. In einigen Ausführungsformen ist der Satz von MD-Leiterbahnen 206 leitend, umfasst aber einen höheren Prozentsatz an nichtmetallischem Material im Vergleich zu Metallmaterial. In einigen Ausführungsformen ist der Satz von MD-Leiterbahnen 206 aus einem Halbleiter mit einer ausreichenden Ionenimplantation gebildet, um den Halbleiter in einen Leiter umzuwandeln. Eine einfach strukturierte Zelle 208 enthält den Satz von MD-Leiterbahnen 206, der während des MEOL-Abschnitts der IC-Herstellung gebildet wurde, und den Satz von Leiterbahnen 202, der während des BEOL-Abschnitts der IC-Herstellung gebildet wurde. Die Zelle 208 weist eine oder mehrere aktive Vorrichtung(en) auf, die in der Zelle gebildet und elektrisch verbunden sind.
2B ist ähnlich 2A, um 90 Grad gedreht. Ein erster Satz von Leiterbahnen 202' entspricht dem ersten Satz von Leiterbahnen 202 (2A) um 90 Grad gedreht, wobei aber in 2B sieben Leiterbahnen vorhanden sind. Ein erster Satz von MD-Leiterbahnen 206' entspricht dem ersten Satz von MD-Leiterbahnen 206 (2A), um 90 Grad gedreht, wobei aber sechs MD-Leiterbahnen Leiterbahnen 206' in 2B vorhanden sind. Eine zweifach strukturierte Zelle 208' entspricht der zweifach strukturierten Zelle 208 (2A), um 90 Grad gedreht.
3A ist eine schematische Darstellung einer zweifach strukturierten Zelle 308 in einer Layoutgestaltung für integrierte Schaltungen 300 gemäß einigen Ausführungsformen. Ein erster Satz von Leiterbahnen 302 ist in einer einzigen Richtung ausgerichtet. In einigen Ausführungsformen enthält der erste Satz von Leiterbahnen 302 eine gerade Anzahl von Leiterbahnen 302, die in einer horizontalen Richtung ausgerichtet sind. In einigen Ausführungsformen sind die Leiterbahnen im ersten Satz von Leiterbahnen 302 parallele Metallleitungen in derselben Metallschicht. Der erste Satz von Leiterbahnen 302 wird durch fotolithografische Techniken mittels einer ersten Maske gebildet. Die erste Maske, und dementsprechend der erste Satz von Leiterbahnen 302, hat eine vorgegebene Teilung. In einigen Ausführungsformen reicht die Teilung von etwa 80 Nanometer (nm) bis etwa 100 nm.
Ein zweiter Satz von Leiterbahnen 304 ist in derselben Richtung wie der erste Satz von Leiterbahnen 302 ausgerichtet. In einigen Ausführungsformen enthält der zweite Satz von Leiterbahnen 304 eine gerade Anzahl von Leiterbahnen 304, die in einer horizontalen Richtung ausgerichtet sind. In einigen Ausführungsformen sind die Leiterbahnen im zweiten Satz von Leiterbahnen 304 parallele Metallleitungen in derselben Metallschicht. Der zweite Satz von Leiterbahnen 304 wird durch fotolithografische Techniken mittels einer zweiten Maske gebildet. Die zweite Maske, und dementsprechend der zweite Satz von Leiterbahnen 304, hat eine vorgegebene Teilung. In einigen Ausführungsformen ist die Teilung der ersten Maske gleich der Teilung der zweiten Maske. In einigen Ausführungsformen reicht die Teilung der ersten Maske und die Teilung der zweiten Maske von etwa 80 nm bis etwa 100 nm. In einigen Ausführungsformen reicht die Teilung des zweiten Satzes von Leiterbahnen 304 von etwa 80 nm bis etwa 100 nm.
Die zweite Maske wird so positioniert, dass die zweite Maske in Bezug auf die erste Maske um weniger als eine Teilung für den ersten Satz von Leiterbahnen 302 versetzt ist. Die Teilung des ersten Satzes von Leiterbahnen 302 zum zweiten Satz von Leiterbahnen 304 (d. h., der Abstand zwischen dem ersten Satz von Leiterbahnen 302 und dem zweiten Satz von Leiterbahnen 304) reicht von etwa 40 nm bis etwa 80 nm. Der erste Satz von Leiterbahnen 302 wie auch der zweite Satz von Leiterbahnen 304 werden gemeinsam durch zweifache Strukturierung gebildet. Durchkontaktierungen 306 verbinden Leiterbahnen im ersten Satz von Leiterbahnen 302 und zweiten Satz von Leiterbahnen 304 mit Leiterbahnen in einer oder mehreren anderen Schicht(en).
Die Zelle 308 enthält eine Leiterbahn 302, die einen Stromschiene LB ist, und eine Leiterbahn 304, die eine Stromschiene LA ist. Die Zelle 308 hat eine gerade Anzahl von Leiterbahnen 302 und 304 zwischen der Stromschiene LB und der Stromschiene LA.
3B ist eine schematische Darstellung einer zweifach strukturierten Zelle 308' in einer Layoutgestaltung für integrierte Schaltungen 300 gemäß einigen Ausführungsformen. Die zweifach strukturierte Zelle 308' ist der zweifach strukturierten Zelle 308 ähnlich, enthält aber eine andere Anzahl von Leiterbahnen. Ein erster Satz von Leiterbahnen 302' entspricht dem ersten Satz von Leiterbahnen 302 (3A), aber es ist ungerade Anzahl von Leiterbahnen im ersten Satz von Leiterbahnen 302' in 3B enthalten. Ein zweiter Satz von Leiterbahnen 304' entspricht dem zweiten Satz von Leiterbahnen 304 (3A) und der zweite Satz von Leiterbahnen 304' enthält eine gerade Anzahl von Leitungssegmenten. Durchkontaktierungen 306' entsprechen Durchkontaktierungen 306 (3A) und verbinden elektrisch Leiterbahnen im ersten Satz von Leiterbahnen 302' und zweiten Satz von Leiterbahnen 304' mit Leiterbahnen in einer oder mehreren Schicht(en) innerhalb der Zelle 308'.
Die Zelle 308' enthält eine erste Leiterbahn 302', die eine erste Stromschiene LB ist, und eine zweite Leiterbahn 304', die eine zweite Stromschiene LB ist. Die Zelle 308' hat eine ungerade Anzahl von Leiterbahnen 302' und 304' zwischen der ersten Stromschiene LB und der zweiten Stromschiene LB.
4 ist ein Schaltungsdiagramm eines Übertragungs-Gates entsprechend einer Layoutgestaltung für integrierte Schaltungen 400 gemäß einigen Ausführungsformen. Ein erster positiver Metalloxidhalbleiter-(PMOS)Transistor 402 enthält einen Gate-Anschluss A1, einen Drain-(D)Anschluss und einen Source-(S)Anschluss. Ein erster negativer Metalloxidhalbleiter-(NMOS)Transistor 404 enthält einen Gate-Anschluss B2, einen D-Anschluss und einen S-Anschluss. Der D-Anschluss des ersten PMOS-Transistors 402 ist elektrisch mit dem S-Anschluss des ersten NMOS-Transistors 404 verbunden und der S-Anschluss des ersten PMOS-Transistors ist elektrisch mit dem D-Anschluss des ersten NMOS-Transistors verbunden, um ein erstes Transistorpaar zu bilden.
Ein zweiter PMOS-Transistor 406 enthält einen Gate-Anschluss B1, einen D-Anschluss und einen S-Anschluss. Ein zweiter NMOS-Transistor 404 enthält einen Gate-Anschluss A2, einen D-Anschluss und einen S-Anschluss. Der D-Anschluss des zweiten PMOS-Transistors 406 ist elektrisch mit dem S-Anschluss des zweiten NMOS-Transistors 408 verbunden und der S-Anschluss des zweiten PMOS-Transistors ist elektrisch mit dem D-Anschluss des zweiten NMOS-Transistors verbunden, um ein zweites Transistorpaar zu bilden.
Der Gate-Anschluss A1 des ersten PMOS-Transistors 402 ist elektrisch an den Gate-Anschluss A2 des zweiten NMOS-Transistors 408 gekoppelt. Der Gate-Anschluss B1 des zweiten PMOS-Transistors 406 ist elektrisch an den Gate-Anschluss B2 des ersten NMOS-Transistors 404 gekoppelt. Der S-Anschluss des ersten PMOS-Transistors 402 und der D-Anschluss des ersten NMOS-Transistors 404 sind elektrisch an den D-Anschluss des zweiten PMOS-Transistors 406 und den S-Anschluss des zweiten NMOS-Transistors 408 gekoppelt, um ein Übertragungs-Gate 400 zu bilden. In einigen Ausführungsformen befindet sich das Übertragungs-Gate 400 in einer einzigen Zelle.
5 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 500 gemäß einigen Ausführungsformen. Die Übertragungs-Gate-Zelle 500 entspricht dem Übertragungs-Gate von 4, z. B. ist ein Gate-Anschluss A1 eines ersten PMOS-Transistors elektrisch mit einem Gate-Anschluss A2 eines zweiten NMOS-Transistors verbunden und ein Gate-Anschluss B1 des zweiten PMOS-Transistors ist elektrisch mit einem Gate-Anschluss B2 eines ersten NMOS-Transistors verbunden. Wie hier verwendet, enthält die Phrase ”elektrisch verbunden” die Phrase ”leitend verbunden”. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 500 Metall 1-(M1)Abschnitte, MD 2-(MD2)Abschnitte, Durchkontaktierung 0-(V0)Abschnitte, Metall-Polysilizium verbundene (MP) Abschnitte, Oxiddefinitions-(CD)Abschnitte, Polysilizium-(Poly-)Abschnitte und Schnitt-Polysilizium-(CPO)Abschnitte. In einigen Ausführungsformen sind die M1-Abschnitte in einem Teil einer Metallschicht in der Übertragungs-Gate-Zelle 500 enthalten. In einigen Ausführungsformen sind die M1-Abschnitte Teil der reinen Metallschicht in der Übertragungs-Gate-Zelle 500. In einigen Ausführungsformen werden die M1-Abschnitte durch zweifache Strukturierung mit einer ersten Maskenstruktur und einer zweiten Maskenstruktur in einer Richtung positioniert.
In einigen Ausführungsformen werden die Poly-Abschnitte auch als ein Satz leitendender Merkmale bezeichnet, die sich entlang einer ersten vorgegebenen Richtung in einer leitenden Schicht, d. h., der Polysiliziumschicht, erstrecken. In einigen Ausführungsformen werden die MD2-Abschnitte auch als ein Satz leitendender Merkmale bezeichnet, die sich entlang der ersten vorgegebenen Richtung in einer leitenden Schicht, d. h., der MD2-Schicht, erstrecken. In einigen Ausführungsformen werden die MD1-Abschnitte auch als ein Satz leitendender Merkmale bezeichnet, die sich entlang einer zweiten vorgegebenen Richtung in einer leitenden Schicht, d. h., der MD1-Schicht, erstrecken.
In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 500 vier Leiterbahnen in einem ersten Satz von Leiterbahnen 502 und drei Leiterbahnen in einem zweiten Satz von Leiterbahnen 504, entsprechend einer Summe von sieben Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 502 und der zweite Satz von Leiterbahnen 504 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 502 und der zweite Satz von Leiterbahnen 504 als sieben Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 werden aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten Ml-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt mit einem MD2-Abschnitt verbunden, der MD2-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt mit einem zweiten M1-Abschnitt verbunden, der zweite M1-Abschnitt ist elektrisch durch eine vierte Durchkontaktierung V0_4 mit einem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem dritten Poly-Abschnitt ist elektrisch durch einen fünften Durchkontaktierungsabschnitt V0_2 mit einem dritten M1-Metallabschnitt verbunden, der dritte M1-Metallabschnitt ist elektrisch durch einen sechsten Durchkontaktierungsabschnitt mit einem vierten Poly-Abschnitt verbunden, der vierte Poly-Abschnitt ist elektrisch durch einen siebenten Durchkontaktierungsabschnitt mit einem vierten M1-Abschnitt verbunden, der vierte M1-Abschnitt ist elektrisch durch eine achte Durchkontaktierung V0_3 mit einem Gate-Anschluss B2 in einem vierten Poly-Abschnitt verbunden. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 500 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 500 zehn Poly-Abschnitte.
In einigen Ausführungsformen sind fünf Leiterbahnen in der ersten leitenden Schicht zwischen einer Leiterbahn, die elektrisch an eine Stromversorgungsspannung gekoppelt ist, und einer Leiterbahn, die elektrisch an eine Massespannung gekoppelt ist, vorhanden, um z. B. die Übertragungs-Gate-Zelle zu bilden.
6 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 600 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 6 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 6. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 600 vier Leiterbahnen in einem ersten Satz von Leiterbahnen 602 und drei Leiterbahnen in einem zweiten Satz von Leiterbahnen 604, entsprechend einer Summe von sieben Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 602 und der zweite Satz von Leiterbahnen 604 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 602 und der zweite Satz von Leiterbahnen 604 als sieben Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 werden aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten M1-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt mit einem MD2-Abschnitt verbunden, der MD2-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt mit einem zweiten M1-Abschnitt verbunden, der zweite M1-Abschnitt ist elektrisch durch eine vierte Durchkontaktierung V0_4 mit einem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem dritten Poly-Abschnitt ist elektrisch durch einen fünften Durchkontaktierungsabschnitt V0_2 mit einem dritten M1-Metallabschnitt verbunden, der dritte M1-Metallabschnitt ist elektrisch durch einen sechsten Durchkontaktierungsabschnitt mit einem vierten Poly-Abschnitt verbunden, der vierte Poly-Abschnitt ist elektrisch durch einen siebenten Durchkontaktierungsabschnitt mit einem vierten M1-Abschnitt verbunden, der vierte M1-Abschnitt ist elektrisch durch eine achte Durchkontaktierung V0_3 mit einem Gate-Anschluss B2 in einem vierten Poly-Abschnitt verbunden. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 600 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 600 sieben Poly-Abschnitte.
7 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 700 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 7 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 7. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 700 zwei Leiterbahnen in einem ersten Satz von Leiterbahnen 702 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 704, entsprechend einer Summe von vier Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 702 und der zweite Satz von Leiterbahnen 704 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 702 und der zweite Satz von Leiterbahnen 704 als vier Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 werden aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten M1-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt mit einem MD2-Abschnitt verbunden, der MD2-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt mit einem zweiten M1-Abschnitt verbunden, der zweite M1-Abschnitt ist elektrisch durch eine vierte Durchkontaktierung V0_4 mit einem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem dritten Poly-Abschnitt ist elektrisch durch einen fünften Durchkontaktierungsabschnitt V0_2 mit einem dritten M1-Metallabschnitt verbunden, der dritte M1-Metallabschnitt ist elektrisch durch einen sechsten Durchkontaktierungsabschnitt mit einem vierten Poly-Abschnitt verbunden, der vierte Poly-Abschnitt ist elektrisch durch einen siebenten Durchkontaktierungsabschnitt mit einem vierten M1-Abschnitt verbunden, der vierte M1-Abschnitt ist elektrisch durch eine achte Durchkontaktierung V0_3 mit einem Gate-Anschluss B2 in einem vierten Poly-Abschnitt verbunden. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 700 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 700 acht Poly-Abschnitte.
8 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 800 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 8 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 8. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 800 drei Leiterbahnen in einem ersten Satz von Leiterbahnen 802 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 804, entsprechend einer Summe von fünf Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 802 und der zweite Satz von Leiterbahnen 804 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 802 und der zweite Satz von Leiterbahnen 804 als fünf Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 werden aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt teilt einen ersten Poly-Abschnitt mit dem Gate-Anschluss A2. Der erste Poly-Abschnitt ist elektrisch durch eine erste Durchkontaktierung V0_2 mit einem ersten M1-Metallabschnitt verbunden.
Der Gate-Anschluss B1 in einem zweiten Poly-Abschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_3 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_1 mit einem Gate-Anschluss B2 in einem dritten Poly-Abschnitt verbunden. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 800 mindestens drei ungebrochene Poly-Abschnitte. Ungebrochene Poly-Abschnitte sind nicht vertikal von einem oder mehreren anderen Poly-Abschnitt(en) getrennt. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 800 fünf Poly-Abschnitte.
9 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 900 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 9 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 9. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 900 zwei Leiterbahnen in einem ersten Satz von Leiterbahnen 902 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 904, entsprechend einer Summe von vier Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 902 und der zweite Satz von Leiterbahnen 904 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 902 und der zweite Satz von Leiterbahnen 904 als vier Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 teilt einen ersten Poly-Abschnitt mit dem Gate-Anschluss A2. Der erste Poly-Abschnitt ist elektrisch durch eine erste Durchkontaktierung V0_2 mit einem ersten M1-Metallabschnitt verbunden.
Der Gate-Anschluss B1 in einem zweiten Poly-Abschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_1 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_3 mit einem Gate-Anschluss B2 in einem dritten Poly-Abschnitt verbunden. In einigen Ausführungsformen bildet ein Bodenabschnitt des ersten Poly-Abschnitts einen ersten Dummy-Transistor. In einigen Ausführungsformen bildet ein MP-Abschnitt einen zweiten Dummy-Transistor. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 900 mindestens drei ungebrochene Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 900 sechs Poly-Abschnitte.
10 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1000 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 10 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 10. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1000 zwei Leiterbahnen in einem ersten Satz von Leiterbahnen 1002 und eine Leiterbahn in einem zweiten Satz von Leiterbahnen 1004, entsprechend einer Summe von drei Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1002 und der zweite Satz von Leiterbahnen 1004 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1002 und der zweite Satz von Leiterbahnen 1004 als drei Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 teilt einen ersten Poly-Abschnitt mit dem Gate-Anschluss A2. Der erste Poly-Abschnitt ist elektrisch durch eine erste Durchkontaktierung V0_2 mit einem ersten M1-Metallabschnitt verbunden.
Der Gate-Anschluss B1 in einem zweiten Poly-Abschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_1 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_3 mit einem Gate-Anschluss B2 in einem dritten Poly-Abschnitt verbunden. In einigen Ausführungsformen bildet ein Bodenabschnitt des ersten Poly-Abschnitts einen ersten Dummy-Transistor. In einigen Ausführungsformen bildet ein MP-Abschnitt einen zweiten Dummy-Transistor. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1000 mindestens drei ungebrochene Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1000 sieben Poly-Abschnitte.
11 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1100 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 11 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 11. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1100 drei Leiterbahnen in einem ersten Satz von Leiterbahnen 1102 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 1104, entsprechend einer Summe von fünf Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1102 und der zweite Satz von Leiterbahnen 1104 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1102 und der zweite Satz von Leiterbahnen 1104 als fünf Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten M1-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_2 mit dem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem zweiten Poly-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_3 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_4 mit einem Gate-Anschluss B2 in einem vierten Poly-Abschnitt verbunden. In einigen Ausführungsformen bildet ein Bodenabschnitt des dritten Poly-Abschnitts einen Dummy-Transistor. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1100 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1100 sechs Poly-Abschnitte.
12 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1200 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 12 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 12. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1200 zwei Leiterbahnen in einem ersten Satz von Leiterbahnen 1202 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 1204, entsprechend einer Summe von vier Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1202 und der zweite Satz von Leiterbahnen 1204 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1202 und der zweite Satz von Leiterbahnen 1204 als vier Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten M1-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_2 mit dem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem dritten Poly-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_3 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen vierten Durchkontaktierungsabschnitt V0_4 mit einem Gate-Anschluss B2 im ersten Poly-Abschnitt verbunden. In einigen Ausführungsformen bildet ein Bodenabschnitt des dritten Poly-Abschnitts einen Dummy-Transistor. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1200 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1200 sechs Poly-Abschnitte.
13 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1300 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 13 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 13. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1300 zwei Leiterbahnen in einem ersten Satz von Leiterbahnen 1302 und zwei Leiterbahnen in einem zweiten Satz von Leiterbahnen 1304, entsprechend einer Summe von vier Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1302 und der zweite Satz von Leiterbahnen 1304 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1302 und der zweite Satz von Leiterbahnen 1304 als vier Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 in einem ersten Poly-Abschnitt ist elektrisch durch einen ersten Durchkontaktierungsabschnitt V0_1 mit einem ersten M1-Metallabschnitt verbunden, der erste M1-Metallabschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_2 mit dem Gate-Anschluss A2 in einem zweiten Poly-Abschnitt verbunden.
Der Gate-Anschluss B1 in einem dritten Poly-Abschnitt ist elektrisch durch einen dritten Durchkontaktierungsabschnitt V0_3 mit einem zweiten M1-Metallabschnitt verbunden, der zweite M1-Metallabschnitt ist elektrisch durch einen vierten Durchkontaktierungsabschnitt V0_4 mit einem Gate-Anschluss B2 im ersten Poly-Abschnitt verbunden. In einigen Ausführungsformen bildet ein oberer Abschnitt des zweiten Poly-Abschnitts einen Dummy-Transistor. In einigen Ausführungsformen bildet ein Bodenabschnitt des dritten Poly-Abschnitts einen Dummy-Transistor. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1300 mindestens sechs Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1300 sechs Poly-Abschnitte.
14 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1400 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 14 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 14. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1400 vier Leiterbahnen in einem ersten Satz von Leiterbahnen 1402 und drei Leiterbahnen in einem zweiten Satz von Leiterbahnen 1404, entsprechend einer Summe von sieben Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1402 und der zweite Satz von Leiterbahnen 1404 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1402 und der zweite Satz von Leiterbahnen 1404 als sieben Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 teilt einen ersten Poly-Abschnitt mit dem Gate-Anschluss A2. Der erste Poly-Abschnitt ist elektrisch durch eine erste Durchkontaktierung V0_A mit einem ersten M1-Metallabschnitt verbunden.
Der Gate-Anschluss B1 teilt einen zweiten Poly-Abschnitt mit dem Gate-Anschluss B2. Der zweite Poly-Abschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_B mit einem zweiten M1-Metallabschnitt verbunden. In einigen ausführungsformen enthält die Übertragungs-Gate-Zelle 1400 zumindest vier Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1400 sechs Poly-Abschnitte.
15 ist eine schematische Darstellung einer Layoutgestaltung mit einer Übertragungs-Gate-Zelle für integrierte Schaltungen 1500 gemäß einigen Ausführungsformen. Außer wie hier beschrieben und in 15 dargestellt, gilt die Beschreibung in Verbindung mit 5 für 15. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1500 vier Leiterbahnen in einem ersten Satz von Leiterbahnen 1502 und drei Leiterbahnen in einem zweiten Satz von Leiterbahnen 1504, entsprechend einer Summe von sieben Leiterbahnen. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1502 und der zweite Satz von Leiterbahnen 1504 als M1-Abschnitte einer Metallschicht zweifach strukturiert. In einigen Ausführungsformen sind der erste Satz von Leiterbahnen 1502 und der zweite Satz von Leiterbahnen 1504 als sieben Metallleitungen in M1-Abschnitten einer Metallschicht zweifach strukturiert.
Gate-Anschlüsse A1, A2, B1 und B2 sind aus Poly-Abschnitten gebildet. Der Gate-Anschluss A1 teilt einen ersten Poly-Abschnitt mit dem Gate-Anschluss A2. Der erste Poly-Abschnitt ist elektrisch durch eine erste Durchkontaktierung V0_A mit einem ersten M1-Metallabschnitt verbunden.
Der Gate-Anschluss B1 teilt einen zweiten Poly-Abschnitt mit dem Gate-Anschluss B2. Der zweite Poly-Abschnitt ist elektrisch durch einen zweiten Durchkontaktierungsabschnitt V0_B mit einem zweiten M1-Metallabschnitt verbunden. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1500 zumindest vier Poly-Abschnitte. In einigen Ausführungsformen enthält die Übertragungs-Gate-Zelle 1500 sechs Poly-Abschnitte.
16 ist ein Ablaufdiagramm eines Verfahrens für eine Layoutgestaltung für integrierte Schaltung 1600 gemäß einigen Ausführungsformen. Das Verfahren 1600 wird von einem programmierten Prozessor ausgeführt, der einen Satz von Anweisungen durchführt. In Operation 1602 werden alle Leiterbahnen in einer ersten leitenden Schicht, die mit einer ersten Maskenstruktur gebildet werden, in einer ersten Richtung positioniert. In einigen Ausführungsformen sind die Leiterbahnen, die mit der ersten Maskenstruktur gebildet werden, parallele Metallleitungen. In Operation 1604 werden alle Leiterbahnen in der ersten leitenden Schicht, die mit einer zweiten Maskenstruktur gebildet werden, in der ersten Richtung positioniert. In einigen Ausführungsformen sind die Leiterbahnen, die mit der zweiten Maskenstruktur gebildet werden, parallele Metallleitungen. In einigen Ausführungsformen ist die zweite Maskenstruktur von der ersten Maskenstruktur um weniger als eine Teilung der ersten Maskenstruktur versetzt.
In Operation 1606 werden alle Leiterbahnen in einer zweiten leitenden Schicht, die mit einer dritten Maskenstruktur gebildet werden, in einer zweiten Richtung positioniert. In einigen Ausführungsformen sind die Leiterbahnen, die mit der dritten Maskenstruktur gebildet werden, parallele Metallleitungen. In Operation 1608 werden alle Leiterbahnen in der zweiten leitenden Schicht, die mit einer vierten Maskenstruktur gebildet werden, in der zweiten Richtung positioniert. In einigen Ausführungsformen sind die Leiterbahnen, die mit der vierten Maskenstruktur gebildet werden, parallele Polysiliziumleitungen. In einigen Ausführungsformen ist die dritte Maskenstruktur von der vierten Maskenstruktur um weniger als eine Teilung der dritten Maskenstruktur versetzt. In einigen Ausführungsformen liegt die erste Richtung in einem rechten Winkel zur zweiten Richtung. In einigen Ausführungsformen ist die erste Richtung horizontal und die zweite Richtung ist vertikal. In einigen Ausführungsformen ist die erste Richtung vertikal und die zweite Richtung ist horizontal. In Operation 1610 wird zumindest eine Durchkontaktierung gebildet, um die erste leitende Schicht und die zweite leitende Schicht elektrisch zu verbinden.
17 ist ein Blockdiagramm eines Computersystemabschnitts 1700 eines Layoutgestaltungssystems für integrierte Schaltungen gemäß einigen Ausführungsformen. In einigen Ausführungsformen führt das Computersystem 1700 einen Satz von Anweisungen zur Durchführung des Verfahrens einer Layoutgestaltung für integrierte Schaltungen 1600 aus (16). Das Computersystem 1700 enthält einen Hardware-Prozessor 1782 und ein nicht transitorisches, computerlesbares Speichermedium 1784, das mit dem Computerprogrammcode 1786, d. h., einem Satz von ausführbaren Anweisungen, codiert ist, d. h., diesen speichert. Der Prozessor 1782 ist elektrisch an das computerlesbare Speichermedium 1784 über einen Bus 1788 gekoppelt. Der Prozessor 1782 ist auch durch den Bus 1788 elektrisch an eine I/O-Schnittstelle 1790 gekoppelt. Eine Netzschnittstelle 1792 ist auch durch den Bus 1788 elektrisch an den Prozessor 1782 gekoppelt. Die Netzschnittstelle 1792 ist mit einem Netz 1794 verbunden, so dass der Prozessor 1782 und das computerlesbare Speichermedium 1784 imstande sind, durch das Netz 1794 mit externen Elementen verbunden zu werden und mit diesen zu kommunizieren. Der Prozessor 1782 ist zum Ausführen des Computerprogrammcodes 1786 gestaltet, der im computerlesbaren Speichermedium 1784 codiert ist, um das Computersystem 1700 zu veranlassen, zur Durchführung eines Teils oder aller der Operationen verwendbar zu sein, die in Bezug auf das Verfahren einer Layoutgestaltung für integrierte Schaltungen 1600 beschrieben wurden (16).
In einigen Ausführungsformen enthält der Computerprogrammcode 1786 eine Anweisung 1796, alle Leiterbahnen auf einer ersten leitenden Schicht mittels einer ersten Maskenstruktur in einer ersten Richtung zu positionieren. Eine Anweisung 1797 positioniert alle Leiterbahnen auf der ersten leitenden Schicht mittels einer zweiten Maskenstruktur in der ersten Richtung. Eine Anweisung 1798 positioniert alle Leiterbahnen auf einer zweiten leitenden Schicht in einer zweiten Richtung mittels einer dritten Maskenstruktur und einer vierten Maskenstruktur. Eine Anweisung 1799 verbindet Leiterbahnen in der ersten leitenden Schicht und der zweiten leitenden Schicht elektrisch mittels zumindest einer Durchkontaktierung. In einigen Ausführungsformen liegt die erste Richtung in einem rechten Winkel zur zweiten Richtung.
In einigen Ausführungsformen ist der Prozessor 1782 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
In einigen Ausführungsformen ist das computerlesbare Speichermedium 1784 ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder ein solcher Apparat oder eine solche Vorrichtung). Zum Beispiel enthält das computerlesbare Speichermedium 1784 einen Halbleiter oder einen Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM) eine magnetische Festplatte und/oder eine optische Platte. In einigen Ausführungsformen enthält das computerlesbare Speichermedium 1784 unter Verwendung optischer Platte einen Kompaktplatten-Nur-Lese-Speicher (CD-ROM), einen Kompaktplatten-Lese/Schreib (CD-R/W), eine digitale Videodisc (DVD) und/oder Blu-Ray-Disk.
In einigen Ausführungsformen speichert das Speichermedium 1784 den Computerprogrammcode 1786, der das Computersystem 1700 veranlasst, die Operationen wie in Bezug auf das Verfahren einer Layoutgestaltung für integrierte Schaltungen 1600 beschrieben durchzuführen (16).
In einigen Ausführungsformen speichert das Speichermedium 1784 Anweisungen 1786 für eine Schnittstellenerrichtung mit externen Komponenten. Die Anweisungen 1786 ermöglichen dem Prozessor 1782, Betriebsanweisungen zu generieren, die von einem System lesbar sind, um das Verfahren einer Layoutgestaltung für integrierte Schaltungen 1600 durchzuführen (16).
Das Computersystem 1700 enthält eine I/O-Schnittstelle 1790. Die I/O-Schnittstelle 1790 ist an einen externen Schaltkreis gekoppelt. In einigen Ausführungsformen enthält die I/O-Schnittstelle 1790 eine Tastatur, eine Kleintastatur, eine Maus, eine Steuerkugel, ein Tastfeld und/oder Cursorrichtungstasten zur Kommunikation von Informationen und Befehlen zum Prozessor 1782.
Das Computersystem 1700 enthält auch eine Netzschnittstelle 1792, die an den Prozessor 1782 gekoppelt ist. Die Netzschnittstelle 1792 ermöglicht dem Computersystem 1700, mit dem Netz 1794 zu kommunizieren, mit dem ein oder mehrere Computersystem(e) verbunden sind. Die Netzschnittstelle 1792 enthält drahtlose Netzschnittstellen, wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder eine verdrahtete Netzschnittstelle wie ETHERNET, USB oder IEE-1394.
Das Computersystem 1700 enthält auch eine Induktionsschleifenschnittstelle 1795, die an den Prozessor 1782 gekoppelt ist. Die Induktionsschleifenschnittstelle 1795 ermöglicht dem Computersystem 1700, mit externen Vorrichtungen zu kommunizieren, mit welchen ein oder mehrere andere(s) Computersystem(e) verbunden sind. In einigen Ausführungsformen werden die oben beschriebenen Operationen in zwei oder mehr Computersystemen 1790 ausgeführt.
Das Computersystem 1700 ist zum Empfangen von Informationen, die sich auf die Anweisungen 1786 beziehen, durch die I/O-Schnittstelle 1790 gestaltet. Die Informationen werden über den Bus 1788 zum Prozessor 1782 übertragen, um entsprechende Einstellungen an den Transportoperationen festzulegen. Die Anweisungen werden dann im computerlesbaren Medium 1784 als Anweisungen 1786 gespeichert.
Einige Ausführungsformen enthalten ein Verfahren einer Layoutgestaltung für integrierte Schaltungen, das ein Positionieren aller Leiterbahnen einer ersten Maskenstruktur in einer ersten Richtung enthält, wobei sich die Leiterbahnen der ersten Maskenstruktur in einer ersten leitenden Schicht befinden. Das Verfahren enthält auch ein Positionieren aller Leiterbahnen einer zweiten Maskenstruktur in der ersten Richtung, wobei die Leiterbahnen der zweiten Maskenstruktur in der ersten leitenden Schicht liegen und die zweite Maskenstruktur von der ersten Maskenstruktur in einer zweiten Richtung versetzt ist, die sich von der ersten Richtung unterscheidet.
Einige Ausführungsformen enthalten eine integrierte Schaltung, die einen ersten Satz von Leiterbahnen in einer ersten leitenden Schicht in einer ersten Richtung enthält, ohne Leiterbahnen im ersten Satz von Leiterbahnen in einer Richtung, die sich von der ersten Richtung unterscheidet. Die integrierte Schaltung enthält auch einen zweiten Satz von Leiterbahnen in der ersten leitenden Schicht in der ersten Richtung, ohne Leiterbahnen in einer Richtung, die sich von der ersten Richtung unterscheidet, wobei die erste leitende Schicht Leiterbahnen nur im ersten Satz von Leiterbahnen und dem zweiten Satz von Leiterbahnen enthält und der zweite Satz von Leiterbahnen vom ersten Satz von Leiterbahnen um weniger als eine Teilung für den ersten Satz von Leiterbahnen versetzt ist.
Einige Ausführungsformen enthalten eine Schaltung, die einen ersten PMOS-Transistor, einen zweiten PMOS-Transistor, einen ersten NMOS-Transistor, einen zweiten NMOS-Transistor, einen ersten Satz von Leiterbahnen, die sich entlang einer ersten Richtung in einer ersten leitenden Schicht erstrecken, einen zweiten Satz von Leiterbahnen, die sich entlang der ersten Richtung in einer zweiten leitenden Schicht erstrecken, und einen dritten Satz von Leiterbahnen, die sich entlang einer zweiten Richtung in einer dritten leitenden Schicht über der ersten leitenden Schicht und der zweiten leitenden Schicht erstrecken. Der erste PMOS-Transistor enthält ein Gate, eine Source und einen Drain; der zweite PMOS-Transistor enthält ein Gate, eine Source und einen Drain; der erste NMOS-Transistor enthält ein Gate, eine Source und einen Drain; und der zweite NMOS-Transistor enthält ein Gate, eine Source und einen Drain. Der erste Satz von Leiterbahnen ist als Gates des ersten und zweiten PMOS-Transistors und als Gates des ersten und zweiten NMOS-Transistors verwendbar. Der zweite Satz von Leiterbahnen steht mit den Sources und Drains des ersten und zweiten PMOS-Transistors und den Sources und Drains des ersten und zweiten NMOS-Transistors in Kontakt. Der dritte Satz von Leiterbahnen, in Verbindung mit zumindest einer anderen Leiterbahn in der ersten leitenden Schicht oder zumindest einer anderen Leiterbahn in der zweiten leitenden Schicht, ist zum elektrischen Verbinden: des ersten PMOS-Transistors und des ersten NMOS-Transistors als ein erstes Übertragungs-Gate; des zweiten PMOS-Transistors und des zweiten NMOS-Transistors als ein zweites Übertragungs-Gate; der Gates des ersten PMOS-Transistors und des zweiten NMOS-Transistors; und der Gates des zweiten PMOS-Transistors und des ersten PMOS-Transistors gestaltet.
Zuvor wurden Merkmale mehrerer Ausführungsformen dargelegt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung sofort als Grundlage zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Verfahren einer Layoutgestaltung für eine integrierte Schaltung, umfassend: Positionieren aller Leiterbahnen einer ersten Maskenstruktur in einer ersten Richtung, wobei die Leiterbahnen der ersten Maskenstruktur in einer ersten leitenden Schicht liegen; und Positionieren aller Leiterbahnen einer zweiten Maskenstruktur in der ersten Richtung, wobei die Leiterbahnen der zweiten Maskenstruktur in der ersten leitenden Schicht liegen und die zweite Maskenstruktur von der ersten Maskenstruktur in einer zweiten Richtung versetzt ist, die sich von der ersten Richtung unterscheidet.
Verfahren nach Anspruch 1, des Weiteren umfassend: Positionieren aller Leiterbahnen einer dritten Maskenstruktur in einer dritten Richtung, wobei die Leiterbahnen der dritten Maskenstruktur in einer zweiten leitenden Schicht liegen und die dritte Richtung sich von der ersten Richtung unterscheidet.
Verfahren nach Anspruch 2, wobei das Positionieren aller Leiterbahnen der ersten Maskenstruktur und das Positionieren aller Leiterbahnen der zweiten Maskenstruktur ferner ein Übertragungs-Gate in einer Zelle bildet.
Verfahren nach Anspruch 3, wobei das Positionieren ferner eine erste PMOS-Vorrichtung, die elektrisch mit einer ersten NMOS-Vorrichtung verbunden ist, und eine zweite PMOS-Vorrichtung, die elektrisch mit einer zweiten NMOS-Vorrichtung verbunden ist, durch eine oder mehrere der Leiterbahnen bildet.
Verfahren nach Anspruch 1, wobei die erste Richtung senkrecht zur zweiten Richtung liegt.
Verfahren nach Anspruch 1, wobei die erste Richtung senkrecht zur dritten Richtung liegt.
Verfahren nach Anspruch 1, wobei eine Durchkontaktierung zumindest eine der Leiterbahnen der ersten Maskenstruktur elektrisch mit zumindest einer der Leiterbahnen der dritten Maskenstruktur verbindet.
Verfahren nach Anspruch 1, wobei die Anzahl der Leiterbahnen der ersten Maskenstruktur eine gerade Zahl ist, die Anzahl der Leiterbahnen der zweiten Maskenstruktur eine gerade Zahl ist, eine Leiterbahn der ersten Maskenstruktur an eine Stromversorgungsspannung gekoppelt ist und eine Leiterbahn der zweiten Maskenstruktur an eine Massespannung gekoppelt ist.
Verfahren nach Anspruch 1, wobei die Anzahl der Leiterbahnen der ersten Maskenstruktur eine ungerade Zahl ist, die Anzahl der Leiterbahnen der zweiten Maskenstruktur eine gerade Zahl ist, eine erste Leiterbahn der ersten Maskenstruktur an eine Stromversorgungsspannung gekoppelt ist und eine zweite Leiterbahn der ersten Maskenstruktur an eine Massespannung gekoppelt ist.
Integrierte Schaltung, umfassend: einen ersten Satz von Leiterbahnen in einer ersten leitenden Schicht in einer ersten Richtung, ohne Leiterbahnen im ersten Satz von Leiterbahnen in einer Richtung, die sich von der ersten Richtung unterscheidet; und einen zweiten Satz von Leiterbahnen in der ersten leitenden Schicht in der ersten Richtung, ohne Leiterbahnen in einer Richtung, die sich von der ersten Richtung unterscheidet, wobei die erste leitende Schicht Leiterbahnen nur im ersten Satz von Leiterbahnen und im zweiten Satz von Leiterbahnen enthält und der zweite Satz von Leiterbahnen vom ersten Satz von Leiterbahnen um weniger als eine Teilung für den ersten Satz von Leiterbahnen versetzt ist.
Integrierte Schaltung nach Anspruch 10, des Weiteren umfassend: einen dritten Satz von Leiterbahnen in einer zweiten leitenden Schicht in einer zweiten Richtung, ohne Leiterbahnen in einer Richtung, die sich von der zweiten Richtung unterscheidet, wobei sich die zweite Richtung von der ersten Richtung unterscheidet.
Integrierte Schaltung nach Anspruch 10, wobei eine Durchkontaktierung zumindest eine der Leiterbahnen des ersten Satzes von Leiterbahnen mit zumindest einer der Leiterbahnen des dritten Satzes von Leiterbahnen elektrisch verbindet.
Integrierte Schaltung nach Anspruch 10, wobei eine der Leiterbahnen im ersten Satz von Leiterbahnen oder zweiten Satz von Leiterbahnen Metall ist und eine der Leiterbahnen im dritten Satz von Leiterbahnen eines von Metall oder Polysilizium ist.
Integrierte Schaltung nach Anspruch 10, wobei die Leiterbahnen im ersten Satz von Leiterbahnen und zweiten Satz von Leiterbahnen ein Übertragungs-Gate in einer Zelle mit einer ersten PMOS-Vorrichtung, die elektrisch mit einer ersten NMOS-Vorrichtung verbunden ist, und einer zweiten PMOS-Vorrichtung, die elektrisch mit einer zweiten NMOS-Vorrichtung verbunden ist, durch eine oder mehrere der Leiterbahnen elektrisch verbinden.
Integrierte Schaltung nach Anspruch 10, wobei die Anzahl der Leiterbahnen des ersten Satzes von Leiterbahnen eine gerade Zahl ist, die Anzahl der Leiterbahnen des zweiten Satzes von Leiterbahnen eine gerade Zahl ist, eine Leiterbahn des ersten Satzes von Leiterbahnen an eine Stromversorgungsspannung gekoppelt ist und eine Leiterbahn des zweiten Satzes von Leiterbahnen an eine Massespannung gekoppelt ist.
Integrierte Schaltung nach Anspruch 10, wobei die Anzahl der Leiterbahnen des ersten Satzes von Leiterbahnen eine ungerade Zahl ist, die Anzahl der Leiterbahnen des zweiten Satzes von Leiterbahnen eine gerade Zahl ist, eine erste Leiterbahn des ersten Satzes von Leiterbahnen an eine Stromversorgungsspannung gekoppelt ist und eine zweite Leiterbahn des zweiten Satzes von Leiterbahnen an eine Massespannung gekoppelt ist.
Schaltung, umfassend: einen ersten PMOS-Transistor, der ein Gate, eine Source und ein Drain umfasst; einen zweiten PMOS-Transistor, der ein Gate, eine Source und ein Drain umfasst; einen ersten NMOS-Transistor, der ein Gate, eine Source und ein Drain umfasst; einen zweiten NMOS-Transistor, der ein Gate, eine Source und ein Drain umfasst; einen ersten Satz von Leiterbahnen, die sich entlang einer ersten Richtung in einer ersten leitenden Schicht erstrecken, wobei der erste Satz von Leiterbahnen als Gates des ersten und zweiten PMOS-Transistors und Gates des ersten und zweiten NMOS-Transistors verwendbar ist; einen zweiten Satz von Leiterbahnen, die sich entlang der ersten Richtung in einer zweiten leitenden Schicht erstrecken, wobei der zweite Satz von Leiterbahnen mit den Sources und Drains des ersten und zweiten PMOS-Transistors und den Sources und Drains des ersten und zweiten NMOS-Transistors in Kontakt steht; und einen dritten Satz von Leiterbahnen, die sich entlang einer zweiten Richtung in einer dritten leitenden Schicht über der ersten leitenden Schicht und der zweiten leitenden Schicht erstrecken, wobei der dritte Satz von Leiterbahnen, in Verbindung mit zumindest einer anderen Leiterbahn der ersten leitenden Schicht oder zumindest einer anderen Leiterbahn der zweiten Schicht, gestaltet ist, zum elektrischen Verbinden: des ersten PMOS-Transistors und des ersten NMOS-Transistors als erstes Übertragungs-Gate; des zweiten PMOS-Transistors und des zweiten NMOS-Transistors als zweites Übertragungs-Gate; der Gates des ersten PMOS-Transistors und des zweiten NMOS-Transistors; und der Gates des zweiten PMOS-Transistors und des ersten NMOS-Transistors.
Schaltung nach Anspruch 17, wobei die zumindest eine andere Leiterbahn in der ersten leitenden Schicht eine Leiterbahn umfasst, die eine der folgenden Kombinationen elektrisch koppelt: (a) das Gate des ersten PMOS-Transistors durch eine erste Leiterbahn des dritten Satzes von Leiterbahnen und das Gate des zweiten NMOS-Transistors durch eine zweite Leiterbahn des dritten Satzes von Leiterbahnen; (b) das Gate des zweiten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und das Gate des ersten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen; (c) den Drain des ersten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und die Source des ersten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen; oder (d) den Drain des zweiten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und die Source des zweiten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen.
Schaltung nach Anspruch 17, wobei die zumindest eine andere Leiterbahn in der zweiten leitenden Schicht eine Leiterbahn umfasst, die eine der folgenden Kombinationen elektrisch koppelt: (a) das Gate des ersten PMOS-Transistors durch eine erste Leiterbahn des dritten Satzes von Leiterbahnen und das Gate des zweiten NMOS-Transistors durch eine zweite Leiterbahn des dritten Satzes von Leiterbahnen; (b) das Gate des zweiten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und das Gate des ersten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen; (c) den Drain des ersten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und die Source des ersten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen; oder (d) den Drain des zweiten PMOS-Transistors durch die erste Leiterbahn des dritten Satzes von Leiterbahnen und die Source des zweiten NMOS-Transistors durch die zweite Leiterbahn des dritten Satzes von Leiterbahnen.
Schaltung nach Anspruch 17, wobei der dritte Satz von Leiterbahnen eine Leiterbahn umfasst, die eine der folgenden Kombinationen elektrisch koppelt: (a) das Gate des ersten PMOS-Transistors und das Gate des zweiten NMOS-Transistors; (b) das Gate des zweiten PMOS-Transistors und das Gate des ersten NMOS-Transistors; (c) den Drain des ersten PMOS-Transistors und den Drain des zweiten NMOS-Transistors; (d) den Drain des zweiten PMOS-Transistors und den Drain des ersten NMOS-Transistors.