JP4768251B2 - 半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法 - Google Patents
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Description
<設計システム>
第1の実施の形態に係る半導体集積回路の設計システムは、図1に示すように、操作者からのデータや命令などの入力を受け付ける入力装置4と、レイアウト設計等の種々の演算を実行する演算処理装置(CPU)1と、レイアウト結果等を出力する出力装置5と、半導体集積回路のレイアウト設計に必要な所定のデータ等を格納したデータ記憶装置2と、半導体集積回路のレイアウトプログラム等を格納したプログラム記憶装置6とを少なくとも備える。入力装置4、出力装置5は、入出力制御装置3を介して、CPU1に接続されている。
次に、図1に示す設計装置を用いた半導体集積回路のレイアウト設計方法の一例について、図14及び図15に示すフローチャートを用いて説明する。
ステップS25に示すOPC検証方法の詳細について、図15に示すフローチャートを用いて説明する。
(a)図5に示すように、パターン51a,51b,52,53,54,55の輪郭上にマークを配置するためのマーク情報、
(b)図6及び図7に示すように、パターン51a,51b,52,53,54,55の輪郭上に追加マークを配置するための追加マーク情報及び追加マーク制約情報、
(c)図8に示すように、マーク及び追加マーク上に光近接効果の影響を考慮した補正パターンを配置するための補正パターン情報(16(a)〜図16(d)参照。)及び隣接する補正パターンをマージし、複数のグループにグループ化するためのグループ化情報、
(d)図9に示すように、各グループに含まれるマーク及び追加マークの総数に応じてOPC危険箇所を判定するための危険箇所判定情報(図17及び図18参照。)、
(e)図10に示すように、発生したOPC危険箇所を修正するための危険箇所修正情報(図19(a)〜図21(b)参照。)、
等が、検証情報記憶部15に記憶される。なお、図16(a)〜図21(b)に示す情報例の詳細については後述する。
図16(a)〜図16(d)に、レイアウト上に配置されたマークの周囲に光近接効果を考慮した補正パターンを付加するための補正パターン情報の一例を示す。各補正パターン61〜64の寸法a〜kは、図15のステップS258に示すOPC処理の動作に応じてそれぞれ異なる。このため、各パターン55,56上の形状やマークの位置に応じて、寸法a〜kのパラメータを適宜設定しておくことにより、補正パターン情報が決定可能である。例えば、図16(a)に示すように、マークがパターン55のライン端にある場合には、補正パターン61としては、パターン55の長手方向に平行な補正パターン61の寸法dを、寸法aより長くなるようにし、ライン端をパターン55の寸法wより広くするように形成する。図16(b)に示すように、パターン56のアウトコーナーにマークがある場合は、補正パターン62の寸法dが寸法fより長くなるように形成する。図16(c)に示すように、パターン56のインコーナーにマークがある場合は、補正パターン63としては、寸法hを寸法gより長くなるように形成する。図16(d)に示すように、パターン56の辺上に追加マークがある場合は、寸法jを寸法iより長くし、寸法2kを有する補正パターン64を追加マークの周囲に形成する。
図15のステップS255において、図3に示す危険箇所判定手段263が、レイアウト上のOPC危険箇所を抽出、判定するための危険箇所判定情報の例を図17及び図18に示す。危険箇所判定情報例としては、例えば、図17に示すように、グループを構成するパターンの閉図形の数に対し、マーク数及び追加マーク数がいくつあればOPC危険箇所として抽出すべきかについての数値リストが、図1の検証情報記憶部15に格納される。図18は、図17に示す数値リストに基づいて、OPC危険箇所として抽出されるパターン及びOPC危険箇所として抽出されないパターンの例をそれぞれ示している。図18(a)に示すように、閉図形1つから構成されるパターン71a上にマークを8個有するグループ81aは、図17に示す「閉図形1個に対し全マーク数が7個以上」の条件に適合する。このため、グループ81aは、「OPC危険箇所」として抽出される。図18(b)に示すように、パターン73a,74aの2つの閉図形上にグループ83aが配置され、グループ83a内にマークが6個、追加マークが1個存在する場合は、図17のリストに示す「閉図形2個に対し全マーク数5個以上」の条件に適合する。このため、グループ83aは、「OPC危険箇所」として抽出される。図18(c)に示すように、パターン75a,76aの2つの閉図形上にグループ84aが配置され、グループ84a内にマークが2個、追加マークが4個存在する場合は、図17のリストに示す「閉図形2個に対し全マーク数5個以上」の条件に適合する。このため、グループ84aは、「OPC危険箇所」として抽出される。
図15のステップS257において、図3に示す危険箇所修正手段264が、レイアウト上のOPC危険箇所を修正するための危険情報修正情報例を図19(a)〜図21(b)に示す。図19(a)、図20(a)及び図21(a)がそれぞれ修正前のパターン、図19(b)、図20(b)及び図21(b)がそれぞれ修正後のパターンを示している。
次に、図32を参照しながら、第1の実施の形態に係る半導体集積回路の製造方法を説明する。第1の実施の形態に係る半導体集積回路の製造方法は,図32に示すように,ステップS300の設計工程,ステップS400のマスク製造工程、ステップS500の半導体製造工程及びステップS600の検査工程を含み,その後ステップS700の出荷工程へ流される。
図3に示すマーク手段261が図15のステップS251及びステップS252において実行するレイアウト上にマークを配置する方法は、上述した方法に限られず、他にも様々な方法が利用可能である。
<設計システム>
第2の実施の形態に係る設計システムは、図47に示すように、高歩留セル配置手段121,ビア多重化手段122及び配置修正手段123を更に有する配置手段12aと、高歩留セルライブラリ1421及び多重ビアセルライブラリ1422を更に含むレイアウト記憶部14aを備える。他は、図1に示す設計システムと同様である。
次に、第2の実施の形態に係る半導体集積回路の設計方法について、図50及び図51のフローチャートを用いて説明する。
次に、ステップS142に示す多重化ビアの配置方法について、図51に示すフローチャートを用いて説明する。
<設計システム>
第3の実施の形態に係る設計システムは、図59に示すように、配線スペース緩和手段131,配線巾太化手段132及び配線修正手段133を更に有する配線手段13aと、配線スペース記憶部1431及び配線巾太化情報記憶部1432を更に有するレイアウト記憶部14bを備える。
次に、第3の実施の形態に係る半導体集積回路の設計方法について、図61及び図62のフローチャートを用いて説明する。
次に、ステップS15に示す配線スペースの緩和及び巾太化方法について、図62に示すフローチャートを用いて説明する。
2…データ記憶装置
3…入出力制御装置
4…入力装置
5…出力装置
6…プログラム記憶装置
10…レイアウト手段
11…フロアプラン手段
12,12a…配置手段
13,13a…配線手段
14,14a,14b…レイアウト記憶部
15…検証情報記憶部
16…レイアウト修正記憶部
17…設計情報記憶部
20…検証手段
21…物理検証手段
22…タイミング検証手段
23…ノイズ検証手段
24…クリティカルエリア検証手段
25…OPC検証手段
26…危険箇所検証手段
27…OPC手段
28…リソグラフィーチェック手段
30…レイアウト修正手段
40…チップ領域
51a,51b,52,53,54,55,59a,59b,60,65,66,67,71a,71b,72a,73a,73b,74a,74b,75a,75b,76a,76b,77a,78a…パターン
81a,81b,82a,82b,83a,83b,83c,84a,84b,85a…グループ
261…マーク手段
262…グループ化手段
263…危険箇所判定手段
264…危険箇所修正手段
Claims (5)
- マーク手段が、複数のパターンの輪郭の頂点に複数のマークを配置するステップと、
グループ化手段が、光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループの情報を検証情報記憶部に記憶させるステップと、
危険箇所判定手段が、前記検証情報記憶部から前記グループの情報を読み出して、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果を前記検証情報記憶部に記憶させるステップと、
危険箇所修正手段が、前記検証情報記憶部から前記判定結果を読み出して、前記パターンを修正するステップ
とを含むことを特徴とする半導体集積回路の設計方法。 - リソグラフィーチェック手段が、修正後の前記パターンの危険箇所を判定するステップを更に含み、
前記危険箇所修正手段が前記パターンを修正するステップは、前記検証情報記憶部に記憶された修正情報に基づいて、前記グループに含まれる前記マークの数を減少させるように修正することを特徴とする請求項1に記載の半導体集積回路の設計方法。 - 複数のパターンの輪郭の頂点に複数のマークを配置するマーク手段と、
光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループの情報を検証情報記憶部に記憶させるグループ化手段と、
前記検証情報記憶部から前記グループの情報を読み出して、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果を前記検証情報記憶部に記憶させる危険箇所判定手段と、
前記検証情報記憶部から前記判定結果を読み出して、前記パターンを修正する危険箇所修正手段
とを含むことを特徴とする半導体集積回路の設計システム。 - 修正後の前記パターンの危険箇所を判定するリソグラフィーチェック手段を更に含み、
前記危険箇所修正手段は、検証情報記憶部に記憶された危険箇所修正情報に基づいて、前記グループに含まれる前記マークの数を減少させるように前記パターンを修正することを特徴とする請求項3に記載の半導体集積回路の設計システム。 - 半導体基板上にセル、配線及びビアを配置するための複数のパターンを含むレイアウト情報を設計するステップと、
前記パターンの輪郭の頂点に複数のマークを配置し、光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果に基づいて前記パターンを修正することにより前記レイアウト情報を検証するステップと、
前記パターンに対してリソグラフィーチェックを実行し、前記レイアウト情報を修正するステップと、
修正された前記レイアウト情報に基づいてマスクを製造するステップと、
前記マスクを用いて、前記セル、前記配線及び前記ビアを前記半導体基板上に形成するステップ
とを含むことを特徴とする半導体集積回路の製造方法。
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US11/263,845 US7451429B2 (en) | 2004-11-01 | 2005-10-31 | Computer automated method for optimizing an integrated circuit pattern in a layout verification process |
US12/242,832 US7958463B2 (en) | 2004-11-01 | 2008-09-30 | Computer automated method for manufacturing an integrated circuit pattern layout |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101847172B1 (ko) * | 2012-12-31 | 2018-05-28 | 삼성전기주식회사 | 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법 |
Families Citing this family (89)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7853920B2 (en) * | 2005-06-03 | 2010-12-14 | Asml Netherlands B.V. | Method for detecting, sampling, analyzing, and correcting marginal patterns in integrated circuit manufacturing |
JP4828870B2 (ja) * | 2005-06-09 | 2011-11-30 | 株式会社東芝 | 評価パタンの作成方法およびプログラム |
US7784015B2 (en) * | 2005-07-05 | 2010-08-24 | Texas Instruments Incorporated | Method for generating a mask layout and constructing an integrated circuit |
JP4568228B2 (ja) * | 2005-12-28 | 2010-10-27 | 株式会社東芝 | 半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路 |
TW200802014A (en) | 2006-02-17 | 2008-01-01 | Mentor Graphics Corp | Interconnection modeling for semiconductor fabrication process effects |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
JP4768489B2 (ja) * | 2006-03-29 | 2011-09-07 | 株式会社東芝 | パターン検査方法及びマスクの製造方法 |
US7503029B2 (en) * | 2006-03-31 | 2009-03-10 | Synopsys, Inc. | Identifying layout regions susceptible to fabrication issues by using range patterns |
US7703067B2 (en) * | 2006-03-31 | 2010-04-20 | Synopsys, Inc. | Range pattern definition of susceptibility of layout regions to fabrication issues |
US20070266360A1 (en) * | 2006-05-15 | 2007-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal Thickness Simulation for Improving RC Extraction Accuracy |
US7805692B2 (en) * | 2006-05-15 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for local hot spot fixing |
US7685558B2 (en) * | 2006-05-15 | 2010-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for detection and scoring of hot spots in a design layout |
US7954072B2 (en) * | 2006-05-15 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Model import for electronic design automation |
US7725861B2 (en) * | 2006-05-15 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method, apparatus, and system for LPC hot spot fix |
US8336002B2 (en) * | 2006-05-15 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | IC design flow enhancement with CMP simulation |
US8136067B2 (en) * | 2006-05-15 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of design for manufacturing |
US8136168B2 (en) * | 2006-05-15 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for design-for-manufacturability data encryption |
US7827016B1 (en) * | 2006-05-31 | 2010-11-02 | William Wai Yan Ho | Simulating circuits by distributed computing |
EP1873663A1 (en) * | 2006-06-27 | 2008-01-02 | Takumi Technology Corporation | Method for optimizing an integrated circuit physical layout |
US8347239B2 (en) * | 2006-06-30 | 2013-01-01 | Synopsys, Inc. | Fast lithography compliance check for place and route optimization |
US20080028359A1 (en) * | 2006-07-31 | 2008-01-31 | Stefan Blawid | Termination structure, a mask for manufacturing a termination structure, a lithographic process and a semiconductor device with a termination structure |
JP2008098588A (ja) * | 2006-10-16 | 2008-04-24 | Elpida Memory Inc | 半導体装置のレイアウト設計・検証におけるホットスポット抽出方法 |
JP4856512B2 (ja) * | 2006-10-17 | 2012-01-18 | シャープ株式会社 | 半導体集積回路の製造方法及び製造プログラム |
US7512927B2 (en) * | 2006-11-02 | 2009-03-31 | International Business Machines Corporation | Printability verification by progressive modeling accuracy |
JP4851924B2 (ja) * | 2006-12-08 | 2012-01-11 | 株式会社東芝 | 危険箇所集計方法、パターン修正方法およびプログラム |
US7571418B2 (en) * | 2007-02-20 | 2009-08-04 | International Business Machines Corporation | Simulation site placement for lithographic process models |
US7707528B1 (en) * | 2007-02-24 | 2010-04-27 | Cadence Design Systems, Inc. | System and method for performing verification based upon both rules and models |
US7725845B1 (en) | 2007-02-24 | 2010-05-25 | Cadence Design Systems, Inc. | System and method for layout optimization using model-based verification |
US7689948B1 (en) | 2007-02-24 | 2010-03-30 | Cadence Design Systems, Inc. | System and method for model-based scoring and yield prediction |
JP4871168B2 (ja) * | 2007-02-26 | 2012-02-08 | 富士通セミコンダクター株式会社 | 集積回路の配線経路探索方法、集積回路の自動配線装置およびプログラム |
TWI569160B (zh) * | 2007-03-05 | 2017-02-01 | 泰拉創新股份有限公司 | 多重圖形化用之佈局定義、元件庫產生、及積體電路設計之方法和光罩組 |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US8112724B2 (en) | 2007-03-20 | 2012-02-07 | Sony Corporation | Method of designing semiconductor integrated circuit, apparatus for designing semiconductor integrated circuit, recording medium, and mask manufacturing method |
US7788612B2 (en) * | 2007-03-30 | 2010-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
US7904844B2 (en) * | 2007-03-30 | 2011-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
US8452075B2 (en) * | 2007-04-11 | 2013-05-28 | Synopsys, Inc. | Range pattern matching for hotspots containing vias and incompletely specified range patterns |
JP4958616B2 (ja) * | 2007-04-20 | 2012-06-20 | 株式会社日立ハイテクノロジーズ | ホットスポット絞り込み装置、ホットスポット絞り込み方法、ホットスポット絞り込みプログラム、ホットスポット検査装置、および、ホットスポット検査方法 |
US8145337B2 (en) * | 2007-05-04 | 2012-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methodology to enable wafer result prediction of semiconductor wafer batch processing equipment |
US8682466B2 (en) * | 2007-05-04 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Automatic virtual metrology for semiconductor wafer result prediction |
US7783999B2 (en) * | 2008-01-18 | 2010-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical parameter extraction for integrated circuit design |
JP4938696B2 (ja) | 2008-01-24 | 2012-05-23 | ソニー株式会社 | 半導体装置の設計プログラムおよび半導体装置の設計システム |
US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
US8578313B2 (en) * | 2008-04-24 | 2013-11-05 | Synopsys, Inc. | Pattern-clip-based hotspot database system for layout verification |
US8381152B2 (en) | 2008-06-05 | 2013-02-19 | Cadence Design Systems, Inc. | Method and system for model-based design and layout of an integrated circuit |
US8001494B2 (en) * | 2008-10-13 | 2011-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Table-based DFM for accurate post-layout analysis |
JP2010127970A (ja) * | 2008-11-25 | 2010-06-10 | Renesas Electronics Corp | 半導体装置の製造不良箇所の予測方法、予測装置及び予測プログラム |
JP5572973B2 (ja) * | 2009-03-16 | 2014-08-20 | 富士通セミコンダクター株式会社 | パターン検証方法、検証装置及びプログラム |
US8732629B2 (en) | 2009-10-30 | 2014-05-20 | Synopsys, Inc. | Method and system for lithography hotspot correction of a post-route layout |
US8806386B2 (en) * | 2009-11-25 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Customized patterning modulation and optimization |
US8745554B2 (en) * | 2009-12-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Practical approach to layout migration |
TWI456422B (zh) * | 2009-12-30 | 2014-10-11 | Synopsys Inc | 後繞線佈局之微影熱點之更正方法及系統 |
US8468482B1 (en) * | 2010-03-12 | 2013-06-18 | Worldwide Pro Ltd. | Modeling and simulating the impact of imperfectly patterned via arrays on integrated circuits |
JP2011242541A (ja) * | 2010-05-17 | 2011-12-01 | Panasonic Corp | 半導体集積回路装置、および標準セルの端子構造 |
JP5035434B2 (ja) * | 2011-01-26 | 2012-09-26 | ソニー株式会社 | 半導体装置の設計支援プログラムおよび半導体装置の設計システム |
KR101829308B1 (ko) * | 2011-04-22 | 2018-02-20 | 동우 화인켐 주식회사 | 필름의 패턴의 사행 제어 장치 |
US8726208B2 (en) * | 2011-07-19 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | DFM improvement utility with unified interface |
US8458625B2 (en) * | 2011-07-29 | 2013-06-04 | International Business Machines Corporation | Yield enhancement by multiplicate-layer-handling optical correction |
US8495525B1 (en) | 2012-03-20 | 2013-07-23 | International Business Machines Corporation | Lithographic error reduction by pattern matching |
WO2013140471A1 (ja) * | 2012-03-23 | 2013-09-26 | 日本電気株式会社 | デザインルールチェックシステム、方法、及びプログラムを格納した非一時的なコンピュータ可読媒体 |
US8719737B1 (en) * | 2012-06-29 | 2014-05-06 | Cadence Design Systems, Inc. | Method and apparatus for identifying double patterning loop violations |
KR102004852B1 (ko) | 2012-11-15 | 2019-07-29 | 삼성전자 주식회사 | 컴퓨팅 시스템을 이용한 반도체 패키지 디자인 시스템 및 방법, 상기 시스템을 포함하는 반도체 패키지 제조 장치, 상기 방법으로 디자인된 반도체 패키지 |
US8930856B2 (en) * | 2013-01-30 | 2015-01-06 | Mentor Graphics Corporation | Mask rule checking based on curvature |
JP2014182219A (ja) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
JP6123398B2 (ja) * | 2013-03-18 | 2017-05-10 | 富士通株式会社 | 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
US9411924B2 (en) | 2013-10-11 | 2016-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methodology for pattern density optimization |
US9026955B1 (en) | 2013-10-11 | 2015-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methodology for pattern correction |
US20150112649A1 (en) * | 2013-10-18 | 2015-04-23 | International Business Machines Corporation | Clustering Lithographic Hotspots Based on Frequency Domain Encoding |
JP6338368B2 (ja) * | 2013-12-25 | 2018-06-06 | キヤノン株式会社 | パターンの光学像の評価方法 |
US9767243B2 (en) | 2014-05-27 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method of layout design for integrated circuits |
US10340573B2 (en) | 2016-10-26 | 2019-07-02 | At&T Intellectual Property I, L.P. | Launcher with cylindrical coupling device and methods for use therewith |
US20160217240A1 (en) * | 2015-01-28 | 2016-07-28 | Dmo Systems Limited | Methodology Of Incorporating Wafer Physical Measurement With Digital Simulation For Improving Semiconductor Device Fabrication |
KR102230503B1 (ko) * | 2015-04-14 | 2021-03-22 | 삼성전자주식회사 | 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법 |
US9547745B1 (en) * | 2015-07-27 | 2017-01-17 | Dmo Systems Limited | System and method for discovering unknown problematic patterns in chip design layout for semiconductor manufacturing |
KR102545141B1 (ko) * | 2017-12-01 | 2023-06-20 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
US10818001B2 (en) * | 2018-09-07 | 2020-10-27 | Kla-Tencor Corporation | Using stochastic failure metrics in semiconductor manufacturing |
US11392748B2 (en) * | 2018-09-28 | 2022-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design using fuzzy machine learning |
DE102019124928A1 (de) * | 2018-09-28 | 2020-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integriertes schaltungsdesign unter verwendung von fuzzy-maschinenlernen |
US10762618B1 (en) * | 2019-02-14 | 2020-09-01 | United Microelectronics Corp. | Mask weak pattern recognition apparatus and mask weak pattern recognition method |
CN111596528B (zh) * | 2020-05-25 | 2023-02-03 | 上海华力集成电路制造有限公司 | 一种多晶硅切割图形添加方法 |
CN112230509B (zh) * | 2020-10-30 | 2024-05-17 | 上海华力微电子有限公司 | 光刻工艺热点的光学邻近修正的方法 |
US11475202B1 (en) * | 2021-05-18 | 2022-10-18 | United Microelectronics Corp. | Method of designing a semiconductor device |
CN115934980B (zh) * | 2022-12-02 | 2023-09-08 | 珠海芯聚科技有限公司 | 一种版图图形搜索处理方法及装置、设备、存储介质 |
CN117891143B (zh) * | 2024-02-21 | 2024-07-23 | 广东工业大学 | 基于2d重叠判断的光刻热点检测方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08137087A (ja) * | 1994-11-14 | 1996-05-31 | Fujitsu Ltd | 露光データ処理方法 |
US6631307B1 (en) * | 1998-03-19 | 2003-10-07 | Taiwan Semiconductor Manufacturing Company | Use of logical operations in place of OPC software |
JP3535399B2 (ja) * | 1998-12-22 | 2004-06-07 | 株式会社東芝 | マスク描画データ作成方法 |
US6553558B2 (en) * | 2000-01-13 | 2003-04-22 | Texas Instruments Incorporated | Integrated circuit layout and verification method |
US6539519B1 (en) * | 2000-05-31 | 2003-03-25 | Mark D. Meeker | Spatial characteristic and logical hierarchy based manner for compactly storing IC design data and related operations |
JP3615182B2 (ja) * | 2001-11-26 | 2005-01-26 | 株式会社東芝 | 光近接効果補正方法及び光近接効果補正システム |
US6668367B2 (en) * | 2002-01-24 | 2003-12-23 | Nicolas B. Cobb | Selective promotion for resolution enhancement techniques |
JP4152647B2 (ja) * | 2002-03-06 | 2008-09-17 | 富士通株式会社 | 近接効果補正方法及びプログラム |
JP4335563B2 (ja) * | 2003-03-31 | 2009-09-30 | Necエレクトロニクス株式会社 | マスクパターン検証方法、マスクパターン検証用プログラム、及びマスク製造方法 |
JP4488727B2 (ja) * | 2003-12-17 | 2010-06-23 | 株式会社東芝 | 設計レイアウト作成方法、設計レイアウト作成システム、マスクの製造方法、半導体装置の製造方法、及び設計レイアウト作成プログラム |
US7194707B2 (en) * | 2004-09-17 | 2007-03-20 | International Business Machines Corporation | Method and apparatus for depopulating peripheral input/output cells |
-
2004
- 2004-11-01 JP JP2004318427A patent/JP4768251B2/ja not_active Expired - Fee Related
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2005
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2008
- 2008-09-30 US US12/242,832 patent/US7958463B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101847172B1 (ko) * | 2012-12-31 | 2018-05-28 | 삼성전기주식회사 | 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법 |
Also Published As
Publication number | Publication date |
---|---|
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