JP2005136102A - 半導体装置の歩留予測システムおよびその予測方法 - Google Patents

Abstract

【課題】 インライン処理の最終工程を通過する半導体装置の歩留まりを高精度で、且つ従来に比して短時間に演算する半導体装置の歩留予測システム及び予測方法を提供する
【解決手段】
欠陥モデルデータ記憶部５９から欠陥モデルの直径値を読出し、欠陥モデルの直径値以下の線幅を有する配線レイアウトデータを読み出し、不良候補個所の図形を生成し、この図形の面積値を含む不良候補個所の図形データを不良候補個所データ記憶部５８へ記憶するパターン認識処理部６３と、不良候補個所データ記憶部５８に記憶した不良候補個所の図形データと欠陥モデル散布データベース５６に記憶した欠陥モデル図形の図形データとを読み出して、不良候補個所の図形と欠陥モデル図形とが重なり合う確率を算出し、歩留予測データ記憶部６２へ半導体装置の歩留まり計算結果として記憶させるデータ演算部６０と、を備える。
【選択図】 図１

Description

本発明は、論理集積回路、メモリ集積回路のような半導体装置、液晶デバイス用基板（ＬＣＤ基板）、電荷結合デバイス用基板（ＣＣＤ基板）などの半導体関連装置の配線欠陥予測技術を適用した半導体装置の歩留予測システム及びその予測方法に関する。

従来の半導体装置の歩留まり予測は、半導体チップのレイアウトパターンデータと欠陥画像との重ね合わせによって、不良候補となる配線箇所を抽出し、抽出した不良候補の配線の配線機能種別を弁別することで、ショートモード種別や断線モード種別等の配線不良モード種別を分類する設計情報をデータベース化して半導体装置の歩留まりを予測していた（例えば、特許文献１参照。）。
特開２００３−２３０５６号公報（第４頁、図１）

しかしながら、従来の歩留予測技術では、半導体インライン処理の出発工程から最終工程までの歩留まりをクリティカルエリア解析などを用いて、各工程の歩留予測値を求めてから、各予測値の積により最終工程段階における半導体装置の歩留まりを算出するため、特に、クリティカルエリアの配線不良予測処理が重複し歩留予測演算時間が増大するという課題が存在していた。

本発明は、上述した従来技術の課題に鑑みなされたものであり、インライン処理の最終工程を通過する半導体装置の歩留まりを高精度で、且つ従来に比して短時間に予測する半導体装置の歩留予測システム及び予測方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の特徴は、半導体装置の配線レイアウト記憶部から欠陥モデルの大きさで計算対象となる配線レイアウトデータを読み出して、不良候補個所の図形をコンピュータ画像処理により生成するパターン認識処理部と、欠陥モデル散布データベースから欠陥モデル図形のデータを読み出して、欠陥モデル図形と不良候補個所の図形とが重なり合う確率を算出し、半導体装置の歩留まり予測演算をするデータ演算部と、半導体装置の複数の配線位置、配線長、及び配線幅を含む配線レイアウトデータを記憶する配線レイアウト記憶部と、配線不良の原因となる欠陥モデルの直径値を記憶する欠陥モデルデータ記憶部と、断線不良による不良候補個所の図形データを記憶する不良候補個所データ記憶部と、欠陥モデルデータ記憶部から欠陥モデルの直径値を読出し、欠陥モデルの直径値以下の線幅を有する配線レイアウトデータを配線レイアウト記憶部から読み出し、配線位置、配線長、配線幅、及び欠陥モデルの直径値から算出した半径値に基づいて不良候補個所の図形を生成し、図形の面積値を含む不良候補個所の図形データを不良候補個所データ記憶部へ記憶するパターン認識処理部と、ネットワークを通して不良候補個所データ記憶部へアクセスし、欠陥モデル散布データベースに記憶したインライン製造プロセスによる断線不良を示す欠陥モデル図形の図形データと不良候補個所の図形データとが重なり合う確率を算出し、半導体装置の歩留まりを予測するコンピュータ手段と、を備える半導体装置の歩留予測システムであることを要旨とする。

また、本発明の第２の特徴は、半導体装置の配線レイアウトデータベースから欠陥モデルの大きさで計算対象となる配線レイアウトデータを読出し、不良候補個所の図形をコンピュータ画像処理により生成する不良候補個所生成工程と、不良候補個所の図形と欠陥モデル図形とが重なり合う確率を算出して、半導体装置の歩留まり予測演算をする歩留演算工程と、を備える半導体装置の歩留まり予測方法であることを要旨とする。

本発明によれば、不良候補個所の図形をコンピュータ画像処理により生成し、その面積を算出しているので、配線不良が発生し得るクリティカルエリアと不良要素となる欠陥モデルとの重ね合わせ処理により歩留まり予測演算時間を短縮させる半導体装置の歩留予測システム及びその予測方法を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。よって発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図１は、本発明の第１の実施の形態に係る半導体装置の歩留予測システム５０の模式的なブロック図である。

半導体装置の歩留予測システム５０（以下、単に「歩留予測装置５０」と略記する）は、コンピュータ本体５１、ディスプレイ５２、キーボード５３やマウスのような入力装置、配線レイアウトデータベース５５、及び欠陥モデル散布データベース５６を備えるコンピュータシステムで構成することができる。

コンピュータ本体５１は、内部に半導体装置の歩留を予測する予測演算構造５４を備え、予測演算構造５４には、不良候補個所データ記憶部５８、欠陥モデルデータ記憶部５９、データ演算手段としてのデータ演算部６０（ＣＰＵ）、歩留予測データ記憶部６２、パターン認識処理部６３を備える。

また、コンピュータ本体５１にコンピュータ画像処理用のＣＡＤ（コンピュータ・エイディット・デザイン）プログラムを記憶するＣＡＤプログラム記憶部６１を設けてもよく、ネットワーク５７を通してＣＡＤプログラムをシェアウエアとして利用してもよい。

さらに、別体のコンピュータシステムと協働して半導体装置の歩留予測システム５０を構築することもできる。例えば、ネットワーク５７に接続したコンピュータ本体５１ａ、ディスプレイ５２ａ、キーボード５３ａ、欠陥モデル散布データベース５６ａを備え、不良候補データをネットワーク５７を通して受信し歩留予測演算処理を実行する。

欠陥モデル散布データベース５６、５６ａは供に、インライン製造プロセスによる断線不良を示す欠陥モデル図形の図形データを記憶する。

このインライン製造プロセスは、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）装置や、フォトレジストのスピンコート装置や、ステッパのような露光装置が稼動する塵が少なく空気のクリーン度の高い雰囲気で半導体ウエハを処理する工程である。

図１の左下に示す欠陥モデルは、半導体装置の配線６４とこの配線６４と並行に配置した配線６５に重なり合う塵や不純物によるディフェクト図形６６ａから６６ｅの電子データを欠陥モデル散布データベース５６と、欠陥モデル散布データベース５６ａに記憶されている。

不良候補個所の図形データの抽出処理は、ディフェクト図形６６ａから６６ｅの直径に基づいて、配線６４、配線６５を選択するように構成する。

例えば、ディフェクト図形６６ａの直径より配線幅が広い配線６５は、配線６５に重なる何れの領域にディフェクト図形６６ａが付着してもフォトリソグラフィ処理で断線不良の可能性が低く、半導体装置は良品となる確率が高い。

同様に、ディフェクト図形６６ｂは、ディフェクト図形６６ａより直径が大きいが、配線６５の配線幅より短いので、フォトリソグラフィ処理で断線不良の可能性が低く、半導体装置は良品となる確率が高い。

一方、ディフェクト図形６６ｂより直径が大きく、配線６５の配線幅と同等若しくは大きい直径のディフェクト図形６６ｃからディフェクト図形６６ｅでは、ディフェクトの中心点と配線６５の横方向の中心線が近付くほど断線不良となる確立が高くなる。

図１を参照して、歩留予測装置５０の動作を説明する。先ず、配線レイアウトデータベース５５は、半導体装置（ウエハ）の複数の配線位置、配線長、及び配線幅を含む配線レイアウトデータを記憶する。

欠陥モデルデータ記憶部５９は、配線不良の原因となる欠陥モデルの直径値を記憶する。例えば、デフェクト図形６６ｃからディフェクト図形６６ｅのような粒径（直径）が異なる欠陥モデルの直径値のデータを記憶する。

不良候補個所データ記憶部５８は、所謂クリティカルエリア（ＣＡ）と称する断線不良が生じ易い配線領域を不良候補個所の図形データとして記憶する。

例えば、クリティカルエリアは、配線幅が狭い領域にディフェクトが重なると露光工程でディフクトによる配線上のレジストに影を形成し、現像工程でディフェクト部分のレジストが剥がれ、次工程のエッチング処理でレジストが無い配線層をエッチングして断線不良が発生する。

欠陥モデル散布データベース５６は、上述したように、インライン製造プロセスによる断線不良を示す欠陥モデル図形としてのディフェクト図形６６ｃからディフェクト図形６６ｅの図形データを記憶する。

パターン認識処理部６３は、欠陥モデルデータ記憶部５９から欠陥モデルの直径値を読出し、欠陥モデルの直径値以下の線幅を有する配線レイアウトデータを配線レイアウトデータベース５５から読み出す。

また、配線レイアウトデータは、後述するターゲット処理による寸法変換をしたデータでも、ターゲット処理前のウエハ露光用のマスクデータでも、配線位置、配線長、配線幅が特定できるデータであれば何れの手段を用いても構わない。

パターン認識処理部６３は、配線位置、配線長、配線幅、及び欠陥モデルの直径値から算出した半径値に基づいて不良候補個所の図形を生成し、この図形の面積値を含む不良候補個所の図形データを不良候補個所データ記憶部５８へ記憶する。

さらに、データ演算手段としてのデータ演算部６０（ＣＰＵ）は、不良候補個所データ記憶部５８に記憶した不良候補個所の図形データと欠陥モデル散布データベース５６に記憶した欠陥モデル図形の図形データとを読み出して、不良候補個所の図形と欠陥モデル図形とが重なり合う確率を算出し、歩留予測データ記憶部６２へ半導体装置の歩留まり計算結果として記憶させる。

歩留予測装置５０は、スタンダーロン型のコンピュータシステムで構成することもできるが、図示したネットワーク５７を用いて歩留予測処理を他のコンピュータで分担して実行することもできる。

歩留予測装置５０は、コンピュータ本体５１内部のパターン認識処理部６３により、不良候補個所の図形を生成し、この図形の面積値を含む不良候補個所の図形データを不良候補個所データ記憶部５８へ記憶してから、ネットワーク５７を通して不良候補個所データ記憶部５８へアクセスする別体のコンピュータ本体５１ａにより歩留予測を実行する。

すなわち、コンピュータ本体５１ａは、欠陥モデル散布データベース５６ａに記憶したインライン製造プロセスによる断線不良を示す欠陥モデル図形の図形データと不良候補個所の図形データとが重なり合う確率を算出し、半導体装置の歩留まりを予測することができる。

図２は、本発明の第１の実施の形態に係る半導体装置の歩留まり予測処理の流れ図である。半導体装置の歩留まり予測は、例えば、クリティカルエリア（ＣＡ）の面積計算結果から半導体装置の歩留まりを予測することができる。

図３は、本発明の第１の実施の形態に係る半導体装置の歩留まり予測の工程図である。半導体装置の歩留まり予測は、例えば、ハッチングで示したクリティカルエリア（以下、単に「ＣＡ」と略記する）としての重複部２４の面積計算結果から半導体装置の歩留まりを予測することができる。

図２乃至図３を参照して、本実施の形態に係る半導体装置の歩留予測システム５０（図１参照）の動作を説明する。

例えば、図２に示す半導体装置の配線レイアウトデータ（ＧＤＳ）のデータ入力処理ＳＴ１から欠陥モデルの直径（又は大きさ）に対応させた不良候補個所の面積をコンピュータ画像処理ＳＴ４、ＳＴ５、ＳＴ６、ＳＴ７を経て算出し、この不良候補個所の面積と欠陥モデルの面積とを重ね合わせ処理ＳＴ１７を実行し、半導体装置の歩留まりを予測演算する。

クリティカルエリアの面積計算モデルでは、ラインショート計算とラインオープン計算の２種類の歩留まり予測データを用意する。ラインオープン計算は、配線を定義する画像データのライン幅を細めて行きラインを消滅（断列）させるシミュレーションを実行する場合がある。

しかしながら、画像処理ツールで配線を定義する画像データのライン幅の寸法が負の値になると画像データ自体がコンピュータから消滅するので、従来の画像処理ツールを利用して、画像処理的な方法（所謂「パターン認識処理」）で正確な半導体装置の歩留まり計算が困難であった。

そこで、ラインオープン計算には、モンテカルロ法を用いて所定の確率に従い、欠陥部位を配線パターン上に散布させて半導体装置の歩留まりをシミュレーションにより算出することができる。但し、モンテカルロ法のアルゴリズムを一般の画像処理ツールに適用させるシステムを構築する必要がある。

本実施の形態によれば、例えば、ランダムディフェクトの散布処理の機能がない専用の歩留まり計算ツールを用いた場合であっても、クリティカルエリアのオープン計算をシステム化した半導体装置の歩留予測システムを提供することができる。

歩留予測装置５０（図１の半導体装置の歩留予測システム５０、参照）は、配線レイアウトデータベース５５に記憶した半導体装置の設計データから製造プロセスに用いる光学マスク用のマスクレイヤデータ（例えば、ＧＤＳデータ）を歩留予測装置５０へ入力するデータ入力処理ステップ１（以下、ステップを単に「ＳＴ」と略記する）を実行する。

コンピュータ本体５１は、インライン処理の光学的影響を考慮してマスクレイヤデータを寸法変換し製造プロセスで処理される配線レイアウトデータを生成するターゲット処理ＳＴ２を実行する。このターゲット処理ＳＴ２を下層配線から上層配線まで実行し歩留まり予測の準備データを整える。

パターン認識処理部６３は、欠陥モデルデータ記憶部５９（図１参照）にアクセスし欠陥モデルの直径値を読出し、欠陥モデルの半径値を算出して、欠陥部位（ディフェクト）によるラインオープン不良が発生するディフェクトサイズＲ（例えば、半径Ｒのディフェクト）を定義する。

ディフェクトの半径Ｒが小さい「１」から順に半径Ｒが大きい「５」までの５段階のディフェクト画像情報をコンピュータ本体５１に予め記憶させることができる。

例えば、図１に示したように所定の配線幅の配線６４、６５を有する半導体装置では、配線領域に半径Ｒが「１」の小さいディフェクト図形６６ａが重なってもオープン不良が発生しない。このディフェクト図形６６ａより大きな半径Ｒが「２」のディフェクト図形６６ｂが重なってもオープン不良が発生しない。

さらに、ディフェクトサイズを増加させ、半径Ｒが「３」乃至「５」の大きなディフェクト図形６６ｃから６６ｅが配線６５に重なった場合は、歩留予測装置５０がラインオープンの不良候補個所として画像処理データの座標を記憶し、不良候補個所を有する配線領域からクリティカルエリアの総面積を算出する。

パターン認識処理部６３は、欠陥モデルとしてのディフェクトサイズの半径Ｒを初期値（例えば、「１」から処理を開始）にセットし、半径Ｒが「１」のディフェクトで計算対象とする第1層目のメタルラインのような配線レイアウトデータを配線レイアウトデータベース５５から抽出する。

但し、本発明は第1層目をメタルラインに限定するものではなく、例えば、ポリシリコン層を第1層目としても同様の効果を奏する。また、第1層目が下層配線であるか上層配線であるか限定するものではない。したがって、第1層目を通称「Ｍ２」と称する第２金属配線層に適用しても構わない。

引き続き、パターン認識処理部６３は、処理ＳＴ４へ移行して配線レイアウトデータに基づき、配線のエッジ部（図３（ａ）の上端部２０、下端部２１を参照）にエッジ図形（図３（ａ）の上ポリゴン２２、下ポリゴン２３を参照）を発生させ、エッジ図形を配線の幅方向に引き伸ばした拡張エッジ図形（図３（ｂ）の上拡張ポリゴン２２ａ、下拡張ポリゴン２３ａを参照）を生成する。

図３（ａ）は、不良候補個所の計算対象となる配線ラインのエッジ部としての上端部２０と下端部２１に、例えば、１グリッド（典型的には、画像データが有する最小ポリゴン単位）分の図形としての上ポリゴン２２と下ポリゴン２３を画像処理により追加した図である。

本実施の形態では、ディフェクトサイズＤ１の半径Ｒを０．１４μｍとして、このＤ１より長い長手方向に延在するエッジ部を画像処理データから抽出して上ポリゴン２２と下ポリゴン２３を追加する。

図３（ｂ）に示すように、配線ラインの上端部２０を基準点として上ポリゴンをエッジ部に対して直角（配線領域の外側）に約０．２５ｎｍの幅で引き伸ばし上拡張ポリゴン２２ａを形成し、配線ラインの下端部２１を基準として下ポリゴン２３をエッジ部に対して直角（配線領域の外側）に約０．２５ｎｍの幅で引き伸ばし下拡張ポリゴン２３ａを形成する。

図３（ｃ）の一部切り欠き図は、断線不良が生じる可能性がある範囲として、ディフェクトの半径Ｒの距離（約０．０７μｍ）に対応させて、上拡張ポリゴン２２ａと下拡張ポリゴン２３ａを配線ラインの４つの角部を基準に約０．０７μｍの幅で太らせて上部拡張ポリゴン２２ｂと下部拡張ポリゴン２３ｂの図形を増大させた図である。

この上部拡張ポリゴン２２ｂと下部拡張ポリゴン２３ｂが重なり合う重複部２４をハッチングで示すようにクリティカルエリアとしてコンピュータ画像処理により算出する。

図３（ｄ）に示すように、上端部２０と下端部２１を有する配線ラインと、重複部２４ａを残して、他の上部拡張ポリゴン２２ｂと下部拡張ポリゴン２３ｂを取り除く画像処理を実行することで、配線領域とＣＡ領域の面積データを抽出することができる。

図３（ｅ）に示すように、上端部２０と下端部２１を有する所定のライン幅の配線ラインと、この配線ラインより線幅の広い上端部２０ａと下端部２１ａを有する配線ライン２５と、この配線ライン２５と同等の線幅の上端部２０ｂと下端部２１ｂを有する配線ライン２６と、この配線ライン２６より線幅の広い上端部２０ｃと下端部２１ｃを有する配線ライン２７と、を示している。

上端部２０と下端部２１に挟まれた配線ラインの線幅Ｗ０を０．１２μｍ、上端部２０ａと下端部２１ａに挟まれた配線ライン２５の線幅Ｗ０を０．１４μｍ、同様に上端部２０ｂと下端部２１ｂに挟まれた配線ライン２６の線幅Ｗ０を０．１２μｍ、上端部２０ｃと下端部２１ｃに挟まれた配線ライン２７の線幅Ｗ０を０．２０μｍに夫々設定する。

ここで、線幅が同一である配線ライン２５と配線ライン２６のＣＡ領域を同時並行的に処理した場合、既にＣＡ領域としての重複部２４ａに配線ライン２５側から新たなＣＡ領域が重複し、配線ライン２６側から新たなＣＡ領域が重複する。

このような配線幅の異なる配線ライン２５、２６から新たなＣＡ領域が重複するため、図２に示す重なり処理ＳＴ１０により重複部２４ａに侵入する新たなＣＡ領域（図４（ｂ）の削除部２８、２９）を除去するようにＣＡ領域の面積を算出するように構成している。

ＣＡ領域の面積は、例えば、配線ラインの線幅をＷ０、ディフェクトの半径ＲをＲ１、上拡張ポリゴン２２ａ、下拡張ポリゴン２３ａの引き伸ばし量をＧｒｉｄと定義した場合、ＣＡ領域の面積は、
｛Ｗ０−（Ｒ１−Ｇｒｉｄ）｝＋（Ｒ１−Ｇｒｉｄ）
の関係が成立し、ディフェクトの半径Ｒ１と線幅Ｗ０を再構成して演算を繰り返し、半導体装置のＣＡ領域の面積を算出することができる。

上述した関係式に各パラメータを入力すると、配線ラインの線幅Ｗ０が太くなるほどＣＡ領域の面積が減少若しくは消滅（例えば、配線ライン２５、２６、２７）する。逆に線幅Ｗ０が狭い配線ライン（例えば、重複部２４ａを有する配線ライン）にのみＣＡ領域が存在する場合がある。

ディフェクトサイズＤ１が０．１４μｍ、上端部２０から下端部２１までの配線ラインの幅Ｗ０が０．１２μｍ、上端部２０ａから下端部２１ａまでの配線ライン２５の幅Ｗ０が０．１４μｍ、上端部２０ｂから下端部２１ｂまでの配線ラインの幅Ｗ０が０．１４μｍ、上端部２０ｃから下端部２１ｃまでの配線ライン２７の幅Ｗ０が０．２０μｍ、ディフェクト半径Ｒ１が０．７０μｍ、Ｇｒｉｄが０．２５ｎｍとした場合、０．１３９５μｍ以下の配線ラインはＣＡ領域の面積が消滅する。したがって、配線ライン２５、２６と、配線ライン２７はオープン不良となる不良候補個所が存在しない。

図２の流れ図に示す次の太め処理ＳＴ５では、ディフェクトの半径Ｒ「１」に対応するエッジ図形の太め処理を遂行する。配線の２つのエッジ部（図３（ｂ）の上端部２０、下端部２１を参照）を基準点として２つの拡張エッジ図形をさらに配線領域上へ拡大し、拡張エッジ図形の重複部（図３（ｃ）の重複部２４を参照）をクリティカルエリア図形として画像処理する。

引き続き、図１のパターン認識処理部６３は、図２に示すＳＴ６へ移行しクリティカルエリア図形の「Ｏｒ処理」を遂行し、配線領域上でのみ重複するクリティカルエリア図形（図３（ｄ）の重複部２４ａを参照）を抽出する。

さらに、パターン認識処理部６３は、クリティカルエリア面積計算処理ＳＴ７に移行し、クリティカルエリア図形に基づいてクリティカルエリアの総面積を画像処理により計算する。

パターン認識処理部６３は、処理ステップＳＴ８へ進み、欠陥モデルの面積の算出処理が初回の配線幅（予測処理の出発段階に用いた配線幅）であるか否かを判定する。

初回の配線幅であるときは、パターン認識処理部６３の処理を計算データ保持処理ＳＴ９に分岐させて、クリティカルエリアの総面積のデータを不良候補個所データ記憶部５８（図１参照）に記憶させる。

一方、パターン認識処理部６３が、既に初回の配線幅でクリティカルエリア図形の面積を算出している場合は、重なり処理ＳＴ１０へ分岐して、異なる配線幅で生じたクリティカルエリア図形と現時点の配線幅で算出したクリティカルエリア図形との重なり領域を検出する。

例えば、図４（ｂ）の削除部２８、２９や、図４（ｃ）の削除部２８ａ、２９ａを検出し、これら削除部の面積データを不良候補個所データ記憶部５８から削除する。

パターン認識処理部６３は、削除部２８ａと削除部２９ａの面積データを不良候補個所データ記憶部５８から削除する重なり処理ＳＴ１０を遂行し、次の配線幅の配線レイアウトデータを取得するように再設定してから、処理ＳＴ９へ移行する。

パターン認識処理部６３は、判定処理ステップＳＴ１１により、クリティカルエリアの面積の算出処理が、すべての配線層で実行されたか否かを判定する。すべての配線層でクリティカルエリアの面積を算出し、重なり処理ＳＴ１０を完了させた段階で、計算結果データ出力処理ＳＴ１３に移行する。

一方、未処理の配線層が残っている場合は、パターン認識処理部６３が処理ＳＴ１２へ分岐しディフェクトサイズの半径Ｒを増減させて、例えば、ディフェクトサイズの半径Ｒが「１」から「５」に対応するクリティカルエリアの面積算出を繰り返すように処理ＳＴ３へ復帰するように構成することができる。

パターン認識処理部６３は、上述した処理ＳＴ３から処理ＳＴ９を繰り返し、複数の配線層で生じるクリティカルエリアの面積算出を実行し、複数の配線幅で生じるクリティカルエリアの面積算出、異なる配線幅や配線層で重複するクリティカルエリアの削除部２８ａ、２９ａの面積を削除する重なり処理ＳＴ１０により、半導体装置の実質的なクリティカルエリアの面積を算出することができる。

また、本発明は上述した実施の形態のシーケンスに限定されるものではなく、例えば、異なる配線幅や配線層のクリティカルエリアを同時並行的に演算処理してから、重なり処理ＳＴ１０を実行するようにシーケンスを変更しても構わない。

要は、配線幅を狭めてクリティカルエリア図形自体が消滅するＣＡＤプログラムの不具合を、エッジ発生処理ＳＴ４、太め処理ＳＴ５、クリティカルエリア図形Ｏｒ処理ＳＴ６、クリティカルエリア面積計算処理ＳＴ７、及び重なり処理ＳＴ１０を遂行することにより解消できれば、適宜処理シーケンスを変更することができる。

また、本実施の形態は、マスクデータを白黒反転処理してから、配線幅を変更するコンピュータ画像処理に比しても、高速にクリティカルエリア面積を算出することができる点でも有利である。

図中の計算結果データ出力処理ＳＴ１４以降の処理は、コンピュータ本体５１でも処理することができるが、別体のコンピュータ本体５１ａにも予測演算構造５４を設けて歩留予測を処理することができる。

この場合、例えば、別体のコンピュータ本体５１ａは、クリティカルエリアの面積計算結果データをローカルエリアネットワーク（ＬＡＮ）、インターネット、専用回線などのネットワーク５７を通して、ウエブ（Ｗｅｂ）でのデータ自動取込み処理ＳＴ１４を遂行する。

ウエブでのデータ取込み処理ＳＴ１４は、例えば、カンマ、セパレーテッド、バリュー形式（ＣＳＶ形式）のフォーマットで受信するが、本発明はＣＳＶ（Comma Separated Value）形式に限定するものではない。例えば、ウエブデータとしてのＸＭＬ形式やＨＴＭＬ形式にも対応させることができる。以下、コンピュータ本体５１を用いた歩留予測装置５０の動作を説明をする。

データ演算部６０は、クリティカルエリア面積のデータを不良候補個所データ記憶部５８から読出して積分処理ＳＴ１５を遂行し、クリティカルエリアの実行値を算出する。例えば、配線幅毎又は配線層毎のクリティカルエリア面積を積分して、チップ毎のクリティカルエリア面積を算出してから、ウエハ全体のクリティカルエリア面積を総合計することができる。

欠陥モデル散布データベース５６は、ウエハのインライン処理を実行するクリーンルームのディフェクト情報を記憶している。

このディフェクト情報は、所定の半導体装置をウエハ上に形成する際に、パーティクル・サンプリング情報をウエハのＴＥＧ領域から検出し、半導体装置の設計工程にフィードバックし、設計工程で半導体装置の歩留予測を実行させるように構成されている。

欠陥モデル散布データベース５６は、クリーンルームディフェクト情報をリアルタイムに更新することもできるが、所定期間（例えば、週単位）毎にクリーンルームディフェクト情報を更新してもよい。

また、データ演算部６０は、欠陥モデル散布データベース５６を最新のクリーンルームディフェクト情報にデータを更新してから、歩留まり計算係数の演算処理ＳＴ１６を実行し、計算係数を更新しながら新規半導体製品に対する歩留まり計算処理ＳＴ１７を実行し、クリティカルエリアとディフェクト情報による欠陥モデル面積とを重ね合わせ処理を実行する。

さらに、データ演算部６０は、処理を歩留まり計算結果公開処理ＳＴ１８に移行させて、演算処理された半導体装置の歩留まり予測をウエブ上に公開する。または、ペーパによる印刷出力により半導体装置の歩留まり予測を公開することもできる。

上述した実施の形態では、処理ＳＴ１５により配線幅毎又は配線層毎のクリティカルエリア面積を積分したが、本発明は、このシーケンスに限定されない。例えば、処理ＳＴ１３において配線幅及び配線層に対応するクリティカルエリア面積を総合計した累積クリティカルエリア面積を出力処理しても構わない。

このように、本実施の形態の半導体装置の歩留予測システムは、半導体装置の配線レイアウトデータ（例えば、ＧＤＳデータ）から欠陥モデルの大きさ（例えば、半径Ｒ）に対応させた不良候補個所（例えば、クリティカルエリア）の面積をコンピュータ画像処理（例えば、処理ＳＴ４、ＳＴ５、ＳＴ６、ＳＴ７）により算出し、この不良候補個所の面積と欠陥モデルの面積とを重ね合わせ処理ＳＴ１６を施して、半導体装置の歩留まりを予測演算するデータ演算部６０（ＣＰＵ）を備えるので、従来に比して高速な処理により半導体装置の歩留まり予測が可能となる。

図４は、本発明の第２の実施の形態に係る半導体装置の歩留まり予測の工程図である。上述した実施例１と同一又は類似の部分には同一又は類似の符号を付しているので、重複する説明は省略する。

図４（ａ）から（ｃ）は、重なり処理ＳＴ１０におけるＣＡ領域の面積算出工程を示している。例えば、デフェクトサイズの直径を０．１４μｍから０．１６μｍに増加させた場合、０．１４μｍのデフェクトサイズで算出した図３（ｄ）のＣＡ領域としての重複部２４ａが図４（ａ）の重複部２４ｂのように拡大する。

なお、デフェクトサイズの直径は、後述する図５（ｂ）の相関図に示すように０．１４μｍから２０．００μｍまで変化させることができる。

図４（ａ）は、パターン認識処理部６３が、上端部２０と下端部２１に挟まれた配線ラインに存在する重複部（図３（ｄ）の重複部２４ａ参照）を、右上拡張部３０、右下拡張部３０ａ、左上拡張部３０ｂ、左下拡張部３０ｃで示すように隣接した配線領域まで、デフェクトサイズの増大に伴い重複部２４ｂを拡張させている。

図４（ｂ）は、パターン認識処理部６３が、上端部２０と下端部２１に挟まれた配線ライン側から隣接する配線ライン２５、２６へ伸びる拡張部を削除部２８、削除部２９として画像処理によりＣＡ領域の面積から削除する。この削除工程により実線で囲んだ重複部２４ｂをＣＡ領域の面積データとして抽出することができる。

図４（ｃ）は、パターン認識処理部６３による配線ライン２５、２６のＣＡ領域の面積算出処理を示す。既にＣＡ領域の面積計算処理が完了した重複部２４ｂに対して、配線ライン２５側と配線ライン２６側から削除部２８ａと削除部２９ａがデフェクトサイズの直径増大（０．０２μｍ増大）に伴って重複するように延在している。

パターン認識処理部６３は、この削除部２８ａと削除部２９ａの面積データを不要面積として不良候補個所データ記憶部５８から削除するので、実質的なＣＡ領域の面積を算出することができる。

また、従来のモンテカルロ法によるオープン不良の予測演算が、配線ライン面積に対してランダムディフェクトを散布し、オープン不良が発生するか否かを判定する処理に比して、本実施例では、不良候補個所となる配線ライン面積を小さくすることができるため、ＣＡ領域の面積算出処理が短時間に完了するという利点がある。

図５は、本発明の第３の実施の形態に係る半導体装置のクリティカルエリアの算出処理を説明する図である。上述した第１及び第２の実施の形態と同一又は類似の部分には同一又は類似の符号を付しているので、重複する説明は省略する。

図５（ａ）の平面図を参照して、上層の配線３３と、上層の配線３３より下層に位置する不図示の下層配線とを電気的に接続するコンタクト領域３１、３１ａを有する配線ラインのＣＡ領域の面積算出処理を説明する。

オープン不良が生じる不良候補個所は、上述したようにディフェクトサイズに依存するため、実線で示したコンタクト領域３１ａ内の重複部２４ｄと、コンタクト領域３１内の重複部２４ｃと、一点鎖線で挟まれたコンタクト領域３１ａ、３１のエッジ部から延長した実レイアウトメタル領域３２である。

パターン認識処理部６３（図１参照）は、上層の配線３３の一方の縁部を基準点とし、実レイアウトメタル領域３２を規定する図中左の一点鎖線までの距離を半径３６とする内円領域を算出する。

また、パターン認識処理部６３（図１参照）は、上層の配線３３の他方の縁部を基準点とし、実レイアウトメタル領域３２を規定する図中右の一点鎖線までの距離を半径３７とする内円領域を算出する。

パターン認識処理部６３（図１参照）は、半径３６の内円領域と半径３７の内円領域とが重複する領域を破線で囲み、図の上部で交差する先細り領域をＣＡ領域の候補面積に加算する。また、一点鎖線を基準として上層の配線３３の外側に伸びるディフェクトサイズに対応する半径３４と半径３５の内周領域もＣＡ領域の候補面積に加算する。

さらに、パターン認識処理部６３（図１参照）は、上層の配線３３の実レイアウトメタル領域３２と、重複部２４ｃと、重複部２４ｄと、半径３４と半径３５の内周領域との論理積を演算し、実質的なＣＡ領域の面積を算出する。例えば、ＣＡ領域に入らない上層の配線３３の領域や上層の配線３３に重複しないＣＡ領域の面積を削除して実質的なＣＡ領域の面積を合計する。

このように、不良候補個所の面積を配線３３の面積に対して減少させてから、実質的なＣＡ領域の面積と図２の歩留計算処理ＳＴ１７により欠陥モデルの面積とを重ね合わせ処理を実行する。

この重ね合わせ処理でＣＡ領域と欠陥モデルが重なった領域（又は面積）で配線のオープン不良が発生するので、このオープン不良が発生した半導体装置を不良品としてシミュレーションし、ウエハ内の半導体チップの総数を乗じて半導体装置の歩留まりを演算し、半導体装置の歩留予測処理を完了させることができる。

図５（ｂ）は、ディフェクトサイズの直径４０を０．１４μｍから２０．００μｍまで変化させて、エレクトロンビームＥＢやケミカルメカニカルポリッシュＣＭＰを用いて配線層を形成するダマシンメタル層のＣＡ領域の面積を算出した相関図である。

第２層メタルに該当するダマシン層（Ｄ２）は、ＣＡ領域の面積がディフェクトサイズ０．３０μｍから発生し、その面積は４５６４４２μｍ^２である。したがって、データ演算部６０による歩留予測結果によれば、クリーンルームで発生するデフェクトサイズの直径を０．２０μｍ以下に制御すれば、半導体装置のダマシン層（Ｄ２）にオープン不良が発生しない。

第３層メタルに該当するダマシン層（Ｄ３）は、ＣＡ領域の面積がディフェクトサイズ０．３０μｍから発生し、その面積はダマシン層（Ｄ２）より増大し２８２０２８０μｍ^２である。したがって、データ演算部６０による歩留予測結果によれば、クリーンルームで発生するデフェクトサイズの直径を０．３０μｍ以下に制御すれば、半導体装置のダマシン層（Ｄ３）にオープン不良が発生しない。

第４層メタルに該当するダマシン層（Ｄ４）は、ＣＡ領域の面積がディフェクトサイズ０．５０μｍから発生し、その面積はダマシン層（Ｄ３）と同じ桁数の２３３６４００μｍ^２である。したがって、データ演算部６０による歩留予測結果によれば、クリーンルームで発生するデフェクトサイズの直径を０．５０μｍ以下に制御すれば、半導体装置のダマシン層（Ｄ４）にオープン不良が発生しない。

第５層メタルに該当するダマシン層（Ｄ５）は、ＣＡ領域の面積がディフェクトサイズ０．５０μｍから発生し、その面積はダマシン層（Ｄ４）より減少し１８５８６５０μｍ^２である。したがって、データ演算部６０による歩留予測結果によれば、クリーンルームで発生するデフェクトサイズの直径を０．５０μｍ以下に制御すれば、半導体装置のダマシン層（Ｄ５）にオープン不良が発生しない。

一般に、半導体装置の配線層は、下層の配線幅が狭くＣＡ領域の面積が増大するため、ダマシンＤ２が小さなディフェクトサイズでもＣＡ領域を発生させることがデータ演算部６０の歩留予測演算処理によるシミュレーションで実証された。

上記第１から第３の実施の形態では、半導体装置の歩留予測システム及びその予測方法について、例示したが、本発明のその他の実施の形態では、半導体装置に適用するレチクルや、液晶表示パネルや、プラズマディスプレイパネルなどの微細加工を必要とする製造プロセスにも適用できることは、上記説明から容易に理解できるであろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

配線レイアウトデータに基づき、微細加工を必要とする製造プロセスの歩留予測システム及びその予測方法の用途に適用できる。

本発明の第１の実施の形態に係る半導体装置の歩留予測システムの模式的なブロック図。 本発明の第１の実施の形態に係る半導体装置の歩留まり予測の処理フローの流れ図。 本発明の第１の実施の形態に係る半導体装置の歩留まり予測の工程図。 本発明の第２の実施の形態に係る半導体装置の歩留まり予測の工程図。 本発明の第３の実施の形態に係る半導体装置のクリティカルエリアの算出処理を説明する図。

符号の説明

２０、２０ａ、２０ｂ、２０ｃ 上端部
２１、２１ａ、２１ｂ、２１ｃ 下端部
２２ 上ポリゴン
２２ａ 上拡張ポリゴン
２２ｂ 上部拡張ポリゴン
２３ 下ポリゴン
２３ａ 下拡張ポリゴン
２３ｂ 下部拡張ポリゴン
２４、２４ａ、２４ｂ、２４ｃ、２４ｄ 重複部
２５、２６、２７ 配線ライン
２８、２８ａ、２９、２９ａ、 削除部
３１、３１ａ コンタクト領域
３２ 実レイアウトメタル領域
３３ 上層の配線
５０ 歩留予測装置
５１、５１ａ コンピュータ本体
５２、５２ａ ディスプレイ
５３、５３ａ キーボード
５４ 予測演算構造
５５ 配線レイアウトデータベース
５６、５６ａ 欠陥モデル散布データベース
５７ ネットワーク
５８ 不良候補個所データ記憶部
５９ 欠陥モデルデータ記憶部
６０ データ演算部
６１ プログラム記憶部
６２ 歩留予測データ記憶部
６３ パターン認識処理部
６４、６５ 配線

Claims (5)

1. 半導体装置の配線レイアウト記憶部から欠陥モデルの大きさで計算対象となる配線レイアウトデータを読み出して、不良候補個所の図形をコンピュータ画像処理により生成するパターン認識処理部と、
   欠陥モデル散布データベースから欠陥モデル図形のデータを読み出して、該欠陥モデル図形と前記不良候補個所の図形とが重なり合う確率を算出し、前記半導体装置の歩留まり予測演算をするデータ演算部と、
   半導体装置の複数の配線位置、配線長、及び配線幅を含む配線レイアウトデータを記憶する前記配線レイアウト記憶部と、
   配線不良の原因となる欠陥モデルの直径値を記憶する欠陥モデルデータ記憶部と、
   断線不良による不良候補個所の図形データを記憶する不良候補個所データ記憶部と、
   前記欠陥モデルデータ記憶部から欠陥モデルの直径値を読出し、該欠陥モデルの直径値以下の線幅を有する配線レイアウトデータを前記配線レイアウト記憶部から読み出し、前記配線位置、配線長、配線幅、及び前記欠陥モデルの直径値から算出した半径値に基づいて不良候補個所の図形を生成し、該図形の面積値を含む不良候補個所の図形データを前記不良候補個所データ記憶部へ記憶する前記パターン認識処理部と、
   ネットワークを通して前記不良候補個所データ記憶部へアクセスし、欠陥モデル散布データベースに記憶したインライン製造プロセスによる断線不良を示す欠陥モデル図形の図形データと前記不良候補個所の図形データとが重なり合う確率を算出し、前記半導体装置の歩留まりを予測するコンピュータ手段と、
   を備えることを特徴とする半導体装置の歩留予測システム。
2. 半導体装置の配線レイアウトデータベースから欠陥モデルの大きさで計算対象となる配線レイアウトデータを読出し、不良候補個所の図形をコンピュータ画像処理により生成する不良候補個所生成工程と、
   前記不良候補個所の図形と欠陥モデル図形とが重なり合う確率を算出して、前記半導体装置の歩留まり予測演算をする歩留演算工程と、
   を備えることを特徴とする半導体装置の歩留まり予測方法。
3. 半導体装置の配線レイアウトデータから配線領域の長手方向に延在する両端辺を特定し、該両端辺を基準として欠陥モデルの半径に対応させた不良候補個所の図形をコンピュータ画像処理により算出してメモリに記憶する前記不良候補個所算出工程と、
   前記不良候補個所の図形と欠陥モデル図形とが重なり合う確率を算出して、前記半導体装置の歩留まり予測演算をする前記歩留演算工程と、
   を備えることを特徴とする請求項２に記載の半導体装置の歩留まり予測方法。
4. 前記欠陥モデルの直径を変化させながら、配線幅の異なる前記不良候補個所の図形同士が重畳する面積を不良候補個所の総面積から減算する工程を更に備えることを特徴とする請求項２又は請求項３に記載の半導体装置の歩留まり予測方法。
5. 前記半導体装置は、複数の配線層を有し、各層の配線レイアウトデータ毎に欠陥モデルの直径に対応させた不良候補個所の図形をコンピュータ画像処理で生成する前記不良候補個所生成工程と、
   所定数の配線レイアウトデータに基づく前記不良候補個所生成工程を処理した段階で、前記不良候補個所の図形の面積を積分する積分工程と、
   インライン製造工程で測定した欠陥情報に基づく欠陥図形と前記積分工程で積分した不良候補個所の図形とが重なり合う確率を算出する前記歩留算出工程と、を備えることを特徴とする請求項２乃至請求項４の何れか１項に記載の半導体装置の歩留まり予測方法。

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