KR101847172B1 - 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법 - Google Patents

회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법 Download PDF

Info

Publication number
KR101847172B1
KR101847172B1 KR1020120158336A KR20120158336A KR101847172B1 KR 101847172 B1 KR101847172 B1 KR 101847172B1 KR 1020120158336 A KR1020120158336 A KR 1020120158336A KR 20120158336 A KR20120158336 A KR 20120158336A KR 101847172 B1 KR101847172 B1 KR 101847172B1
Authority
KR
South Korea
Prior art keywords
design information
dam
circuit pattern
circuit
type
Prior art date
Application number
KR1020120158336A
Other languages
English (en)
Other versions
KR20140087741A (ko
Inventor
성정경
구봉완
조원우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120158336A priority Critical patent/KR101847172B1/ko
Priority to DE102013111765.1A priority patent/DE102013111765A1/de
Priority to TW102144518A priority patent/TWI571758B/zh
Priority to JP2013255801A priority patent/JP6207993B2/ja
Priority to CN201310741447.XA priority patent/CN103917051B/zh
Priority to US14/143,706 priority patent/US20140189626A1/en
Publication of KR20140087741A publication Critical patent/KR20140087741A/ko
Application granted granted Critical
Publication of KR101847172B1 publication Critical patent/KR101847172B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • G01B11/04—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness specially adapted for measuring length or width of objects while moving
    • G01B11/046—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness specially adapted for measuring length or width of objects while moving for measuring width
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/08—Monitoring manufacture of assemblages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B2210/00—Aspects not specifically covered by any group under G01B, e.g. of wheel alignment, caliper-like sensors
    • G01B2210/58—Wireless transmission of information between a sensor or probe and a control or evaluation unit
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G01N2021/95638—Inspecting patterns on the surface of objects for PCB's
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/163—Monitoring a manufacturing process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Operations Research (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법에 관한 것으로, 상기 취약부의 종류에 따라 구분된 상기 댐 설계정보들이 저장된 저장수단; 상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 분석수단; 상기 저장수단에 저장된 상기 댐 설계정보들 중에서 상기 분석수단이 도출한 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 매칭수단; 및 상기 매칭수단에서 추출된 상기 댐 설계정보에 따른 댐이 상기 분석수단이 도출한 상기 취약부의 위치에 추가되도록 상기 제1 설계정보를 변경하는 변경수단;을 포함하여, 특정 지점에 대한 과다 에칭으로 인하여 회로 폭이 감소되는 회로 폭 가늠 불량을 방지할 수 있다.

Description

회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법{CIRCUIT WIDTH THINNING DEFECT PREVENTION DEVICE AND METHOD OF PREVENTING CIRCUIT WIDTH THINNING DEFECT}
본 발명은 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법에 관한 것이다.
인쇄회로기판 분야에서 널리 사용되는 방법 중 하나로 텐팅(tenting)공법을 들 수 있다.
텐팅공법은, 도전막 표면에 드라이필름 등으로 레지스트 패턴을 형성한 뒤 레지스트 패턴이 형성되지 않은 영역, 즉 레지스트 패턴 외부로 노출된 영역의 도전막을 에칭하여 제거한 후 레지스트 패턴을 제거함으로써 회로 패턴을 형성하는 공법을 의미하며, 특허문헌1 등 다수의 문헌에 소개된 바 있다.
최근 전자기기의 고성능화와 더불어 슬림화 및 소형화 요구가 심화되고 있는 바, 미세한 패턴들이 더욱 얇고 좁은 면적에 높은 집적도로 형성되고 있는 실정이다.
한편, 이러한 회로 패턴들은 다양한 형상으로 디자인될 수 있는데, 회로 패턴의 디자인에 따라 에칭액의 유속이 달라질 수 있으며, 그 결과 에칭량의 차이가 발생될 수 있다.
도 1은 에칭액의 유속에 따른 에칭량의 차이를 설명하기 위한 도면이다.
도 1을 참조하면, A 영역과 같이 회로 패턴들 사이가 넓게 이격되어 있는 부분들에서는 에칭액의 유속이 상대적으로 빠르고, C 영역과 같이 회로 패턴들 사이의 간격이 좁은 부분에서는 에칭액의 유속이 상대적으로 느리다.
따라서, A 영역의 에칭량이 C 영역의 에칭량 보다 커지게 된다.
또한, B 영역과 같이 회로 패턴들 사이의 간격이 넓었다가 좁아지는 구간에서는 에칭액의 유속이 급격하게 빨라지게 되며, 이에 따라 회로 패턴들이 과도하게 에칭되는 문제가 발생하고 있었다. 이러한 현상은 특히 B1 으로 표시한 영역에서 많이 발생된다.
이러한 과다 에칭 현상은 회로 폭이 과도하게 가늘어지는 이른바 회로 폭 가늠 불량을 유발할 수 있는데, 회로 폭 가늠 불량은 임피던스의 증가를 유발하게 되어 제품 성능이 설계치 보다 낮아지게 하는 요인이 되고 있다.
종래에는 이러한 회로 폭 가늠 불량을 방지하기 위하여 회로 패턴 또는 패드의 폭을 일괄적으로 증가 또는 축소 시키는 방법을 적용하고 있었다.
그러나, 이렇게 일괄적으로 회로 폭을 증가시키는 방법 만으로는 전술한 도 1의 B 영역 등 특정 부분에서 발생되는 회로 폭 가늠 불량을 방지할 수 없다는 한계가 있었다.
도 2(a) 및 도 2(b)는 회로 폭 가늠 불량이 발생된 취약 부분을 예시한 도면이다.
도 2(a) 및 도 2(b)를 참조하면, 에칭액 유속이 빨라지는 부분에서 과도한 에칭으로 인한 회로 폭 가늠 불량이 발생된 상태를 확인할 수 있다.
이러한 회로 폭 가늠 불량 문제는 회로 폭이 좁아질수록 더 심각한 문제로 대두되고 있는 바, 그 해결수단이 절실히 요구되고 있다.
대한민국공개특허공보 제2003-0012978호
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 회로 폭 가늠 불량을 방지할 수 있는 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치는, 회로 패턴을 형성하기 위한 설계 디자인에 관한 데이터인 제1 설계정보 및 제2 설계정보를 이용하여 취약부의 회로 폭 가늠 불량을 방지하는 회로 폭 가늠 불량 방지 장치에 있어서, 상기 취약부의 종류에 따라 구분된 상기 댐 설계정보들이 저장된 저장수단; 상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 분석수단; 상기 저장수단에 저장된 상기 댐 설계정보들 중에서 상기 분석수단이 도출한 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 매칭수단; 및 상기 매칭수단에서 추출된 상기 댐 설계정보에 따른 댐이 상기 분석수단이 도출한 상기 취약부의 위치에 추가되도록 상기 제1 설계정보를 변경하는 변경수단;을 포함할 수 있다.
이때, 상기 취약부는, 제1 회로 패턴 및 상기 제1 회로 패턴과 인접한 제2 회로 패턴 사이에서 상기 제1 회로 패턴 상에 위치하는 제1 취약부일 수 있다.
또한, 상기 제1 취약부는, 상기 제1 회로 패턴과 상기 제2 회로 패턴 사이의 거리가 변화되는 지점일 수 있다.
또한, 상기 제1 취약부는, 상기 제2 회로 패턴에 평행하며 상기 제1 회로 패턴 상에 위치하는 가상선과 상기 제1 회로 패턴이 이루는 각도가 1도 이상 변화되는 지점일 수 있다.
또한, 상기 댐은 삼각형 형상으로 이루어질 수 있다.
또한, 상기 댐의 한 변은 상기 제1 회로 패턴에 접하고, 상기 제1 회로 패턴에 접하는 변의 한 꼭지점은 상기 제1 취약부에 위치하며, 다른 꼭지점은 상기 제1 회로 패턴과 상기 제2 회로 패턴 사이의 간격이 넓어지는 방향으로 위치되는 것일 수 있다.
또한, 상기 댐은, 제1 회로 패턴에 접촉되지 않는 변 중 적어도 한 변이 제2 회로 패턴에 평행을 이룰 수 있다.
또한, 상기 취약부는, 제1 회로 패턴 및 상기 제1 회로 패턴과 인접한 패드 사이에서 상기 제1 회로 패턴 상에 위치하는 제2 취약부일 수 있다.
또한, 상기 제2 취약부는, 상기 제1 회로 패턴과 상기 패드 사이의 거리가 최소가 되는 지점일 수 있다.
또한, 상기 댐은, 반원 형상으로 이루어질 수 있다.
또한, 상기 댐은, 한 변이 상기 제1 회로 패턴에 접하고, 호 부분은 상기 패드를 향하며, 상기 제1 회로 패턴에 접하는 변의 한 꼭지점은 상기 제2 취약부에 위치하는 적어도 두 개의 반원으로 이루어질 수 있다.
본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 방법은, 회로 패턴을 형성하기 위한 설계 디자인에 관한 데이터인 제1 설계정보 및 제2 설계정보를 이용하여 취약부의 회로 폭 가늠 불량을 방지하는 회로 폭 가늠 불량 방지 방법에 있어서, 상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 취약부 분석단계; 상기 취약부 분석단계에서 도출된 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 댐 매칭단계; 및 상기 댐 매칭단계에서 추출된 댐 설계정보가 상기 취약부 분석단계에서 도출된 상기 취약부의 위치에 추가되도록 제1 설계정보를 변경하는 설계정보 변경단계;를 포함할 수 있다.
상기와 같이 구성된 본 발명은 특정 지점에 대한 과다 에칭으로 인하여 회로 폭이 감소되는 회로 폭 가늠 불량을 방지할 수 있으며, 이에 따라, 종래의 텐팅공법으로 구현할 수 없었던 미세한 회로 패턴을 텐팅공법으로 구현할수 있게 된다는 유용한 효과를 제공한다.
도 1은 에칭액의 유속에 따른 에칭량의 차이를 설명하기 위한 도면이다.
도 2(a) 및 도 2(b)는 회로 폭 가늠 불량이 발생된 취약 부분을 예시한 도면이다.
도 3는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치를 개략적으로 예시한 도면이다.
도 4는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 방법을 개략적으로 예시한 도면이다.
도 5(a) 내지 도 5(c)는 회로 폭 가늠 불량이 발생되는 경우 및 취약부를 설명하기 위한 도면이다.
도 6(a) 및 도 7(b)는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지를 위한 댐이 구비되는 형상을 개략적으로 예시한 도면이다.
도 7(a) 내지 도 7(c)는 회로 폭 가늠 불량이 발생되는 경우, 각 경우별 취약부 및 각 경우에 매칭된 댐이 구비된 형상을 개략적으로 예시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 3는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치(1000)를 개략적으로 예시한 도면이고, 도 4는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 방법을 개략적으로 예시한 도면이며, 도 5(a) 내지 도 5(c)는 회로 폭 가늠 불량이 발생되는 경우 및 취약부를 설명하기 위한 도면이고, 도 6(a) 및 도 6(b)는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지를 위한 댐이 구비되는 형상을 개략적으로 예시한 도면이고, 도 7(a) 내지 도 7(c)는 회로 폭 가늠 불량이 발생되는 경우, 각 경우별 취약부 및 각 경우에 매칭된 댐이 구비된 형상을 개략적으로 예시한 도면이다.
도 3 내지 도 7(c)를 참조하면, 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치(1000)는, 분석수단(1100), 매칭수단(1200), 변경수단(1400) 및 저장수단(1300)을 포함할 수 있으며, 제1 설계정보(D1)를 제2 설계정보(D2)로 변경함으로써 취약부의 회로 폭 가늠 불량을 방지할 수 있다.
인쇄회로기판(Printed Circuit Board ; PCB) 제조 분야에서 널리 활용되고 있는 방법들 중 대표적인 한 방법으로써, 감광물질이 도포된 도전막에 포토 플로터(Photo Plotter)를 이용하여 빛을 조사하여 레지스트 패턴을 형성하고, 도전막을 에칭하여 회로 패턴을 형성하는 이른바 텐팅 공법을 들 수 있다.
이때, 포토 플로터가 레지스트 패턴을 형성할 수 있도록 디지털화된 데이터가 제공되는데, 이러한 데이터로써 거버 포맷 데이터(Gerber Format Data)가 현재 가장 널리 사용되고 있다.
거버 포맷 데이터는 파일 파라메터(File Parameter), X/Y 좌표 데이터, 기능명령 등의 요소로 이루어지며, 최종적으로 형성하고자 하는 회로 패턴의 설계정보가 포함된다.
본 명세서에서는 회로 패턴의 설계정보를 제1 설계정보(D1) 및 제2 설계정보(D2)로 칭하기로 한다.
즉, 제1 설계정보(D1) 및 제2 설계정보(D2)는 거버 포맷 데이터로써 회로 패턴을 형성하기 위하여 포토 플로터 등에 제공되는 정보일 수 있는 것이다.
한편, 제1 설계정보(D1)는 회로 패턴을 형성하기 위하여 만들어진 기초 데이터로써, 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치(1000)에 의하여 취약부가 보완될 수 있도록 변경된다.
즉, 제1 설계정보(D1)가 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 장치(1000)에 의하여 변경된 데이터를 제2 설계정보(D2)라고 칭할 수 있다.
분석수단(1100)은 제1 설계정보(D1)를 분석하여 취약부의 종류와 위치를 도출할 수 있다.
도 5(a) 및 도 5(b)를 참조하면, 제1 회로 패턴(11, 12)에 제2 회로 패턴(21, 22) 및 제3 회로 패턴(31, 32)이 인접되어 배치된 경우를 이해할 수 있을 것이다.
먼저 도 5(a)에 예시된 바와 같이, 제1 회로 패턴(11), 제2 회로 패턴(21) 및 제3 회로 패턴(31)이 평행을 이루다가, 상방향으로 가면서 서로의 간격이 멀어지는 형상을 이룰 수 있다.
도 1 및 도 2를 참조하여 전술한 바와 같이, 제1 회로 패턴(11)과 제2 회로 패턴(21)이 멀어지기 시작하는 점 및 제1 회로 패턴(11)과 제3 회로 패턴(31)이 멀어지기 시작하는 점에서는 에칭액의 유속이 급격히 증가됨에 따라 과도한 에칭이 발생할 수 있으며, 이에 따라 회로 폭이 가늘어지는 이른바 회로 폭 가늠 불량 현상이 발생하게 된다.
따라서, 제1 회로 패턴(11)과 제2 회로 패턴(21)이 멀어지기 시작하는 점 및 제1 회로 패턴(11)과 제3 회로 패턴(31)이 멀어지기 시작하는 점을 제1 취약부(110)라고 정의할 수 있다.
도면에는, 제1 회로 패턴(11)과 제2 회로 패턴(21)이 멀어지기 시작하는 지점을 지나며 제2 회로 패턴(21)에 평행한 가상선과 제1 회로 패턴(11)이 이루는 예각이 θ1로 표시되어 있다.
또한, 제1 회로 패턴(11)과 제3 회로 패턴(31)이 멀어지기 시작하는 지점을 지나며 제2 회로 패턴(21)에 평행한 가상선과 제1 회로 패턴(11)이 이루는 예각이 θ2로 표시되어 있다.
즉, 제1 취약부(110)는 제2 회로 패턴(21)에 평행하며 상기 제1 회로 패턴(11) 상에 위치하는 가상선과 상기 제1 회로 패턴(11)이 이루는 각도(θ1)가 1도 이상 변화되는 지점이나, 제3 회로 패턴(31)에 평행하며 상기 제1 회로 패턴(11) 상에 위치하는 가상선과 상기 제1 회로 패턴(11)이 이루는 각도(θ2)가 1도 이상 변화되는 지점을 의미할 수 있다.
한편, 도 5(b)를 참조하면, 제2 회로 패턴(22)과 제3 회로 패턴(32)이 제1 회로 패턴(12)으로부터 멀어지는 방향이 서로 반대방향이 될 수 있음을 이해할 수 있을 것이다.
또한, 도 5(c)를 참조하면, 제1 회로 패턴(13)에 패드(40)가 인접해 있을 수 있다.
이때, 도 1 및 도 2를 참조하여 전술한 바와 같이, 제1 회로 패턴(13)과 패드(40)가 인접한 경우에는, 제1 회로 패턴(13)과 패드(40) 사이의 거리가 최소가 되는 지점 중 제1 회로 패턴(13)상에 위치되는 점에서 에칭액의 유속이 급격히 증가됨에 따라 과도한 에칭이 발생할 수 있으며, 이에 따라 회로 폭이 가늘어지는 이른바 회로 폭 가늠 불량 현상이 발생하게 된다.
따라서, 제1 회로 패턴(13)과 패드(40) 사이의 거리가 최소가 되는 지점 중 제1 회로 패턴(13)상에 위치되는 점을 제2 취약부(120)라고 정의할 수 있다.
이에 따라, 분석수단(1100)은 제1 설계정보(D1)를 분석하여 전술한 제1 취약부(110) 및 제2 취약부(120)를 도출하는 기능을 수행할 수 있다. 이때, 제1 취약부(110)와 제2 취약부(120)의 종류를 구분하여 그 위치를 도출할 수도 있다.
즉, 분석수단(1100)은 거버 포맷 데이터 등 제1 설계정보(D1)를 분석함으로써 회로 패턴들이 형성될 디자인을 파악할 수 있으며, 디지털 로직을 이용하여 이러한 회로 패턴들의 디자인 중에서 제1 취약부(110) 및 제2 취약부(120)에 해당되는 지점을 찾아낼 수 있는 것이다.
도 6(a)를 참조하면, 제1 회로 패턴(11)과 제3 회로 패턴(31)과 사이에 제1 댐(210)이 구비된 경우를 예시하고 있다.
도시된 바와 같이, 제1 댐(210)은 한 변이 제1 회로 패턴(11)에 접하는 삼각형 형상으로 이루어질 수 있다.
이때, 제1 회로 패턴(11)에 접하는 변의 한 꼭지점은 제1 취약부(110)에 위치하며, 다른 꼭지점은 제1 회로 패턴(11)과 제3 회로 패턴(31)의 간격이 넓어지는 방향으로 위치될 수 있다.
이에 따라, 제1 회로 패턴(11)과 제3 회로 패턴(31) 사이의 간격이 넓었다가 좁아지는 방향으로의 에칭액의 흐름이 제1 댐(210)에 의하여 완화되며, 제1 취약부(110)를 지나면서 에칭액의 흐름이 급격하게 빨라지지 않게 되어 제1 취약부(110)의 과도한 에칭 현상이 방지될 수 있게 되는 것이다.
한편, 제1 댐(210)에서 제1 회로 패턴(11)에 접촉되지 않는 변 중 적어도 한 변은 제3 회로 패턴(31)에 평행을 이루도록 함으로써, 제1 취약부(110)에서의 에칭액의 급격한 가속을 더 효율적으로 방지할 수 있다.
도 6(b)를 참조하면, 제1 회로 패턴(13)과 패드(40) 사이에 제2 댐(220)이 구비된 경우를 예시하고 있다.
도시된 바와 같이, 제2 댐(220)은 반원 형상으로 이루어질 수 있으며, 제1 회로 패턴(13)에 한 변이 접할 수 있다.
이때, 제2 댐(220)의 호 부분은 패드(40)를 향해 위치될 수 있으며, 제1 회로 패턴(13)에 접하는 변의 한 꼭지점은 제2 취약부(120)에 위치할 수 있다.
또한, 제2 댐(220)은 제2 취약부(120)를 중심으로 각각 양방향에 위치하는 두 개의 반원으로 이루어질 수 있다.
여기서, 제2 댐(220)은 타원의 일부일 수도 있다.
이에 따라, 제1 회로 패턴(13)과 패드(40) 사이의 간격이 넓었다가 좁아지는 방향으로의 에칭액의 흐름이 제2 댐(220)에 의하여 완화되며, 제2 취약부(120)를 지나면서 에칭액의 흐름이 급격하게 빨라지지 않게 되어 제2 취약부(120)의 과도한 에칭 현상이 방지될 수 있게 되는 것이다.
이렇게, 전술한 제1 취약부(110)에 대응되는 제1 댐(210) 및 제2 취약부(120)에 대응되는 제2 댐(220)을 설계하기 위한 댐 설계정보들이 저장수단(1300)에 저장되어 있을 수 있다.
이때, 제1 취약부(110)와 제2 취약부(120)에 따른 구분 뿐만 아니라, 제1 취약부(110)를 이루는 패턴들 사이의 간격 및 각도에 따라 댐 설계정보들이 달라질 수 있다.
예컨데, 제1 회로 패턴(11, 12)과 제2 회로 패턴(21, 22) 사이의 거리나, 제1 회로 패턴(11, 12)과 제3 회로 패턴(31, 32)이 멀어지기 시작하는 지점을 지나며 제3 회로 패턴(31, 32)에 평행한 가상선과 제1 회로 패턴(11, 12)이 이루는 예각(θ2)의 크기에 따라 삼각형 형상의 제1 댐(210)의 크기나 내각이 달라질 수 있다. 따라서, 이렇게 최적화된 제1 댐(210) 및 제2 댐(220) 설계정보들이 룩업 테이블 등으로 정리되어 저장수단(1300)에 저장되어 있을 수 있다.
이러한 점은 제2 취약부(120)의 경우에도 마찬가지로 적용될 수 있다.
이에 따라, 분석수단(1100)이 제1 설계정보(D1)를 분석하여 도출한 취약부의 종류가 제1 취약부(110)인지 제2 취약부(120)인지에 따라 최적화된 댐 설계정보가 저장수단(1300)으로부터 추출될 수 있으며, 이러한 추출과정은 매칭수단(1200)에 의하여 수행될 수 있다.
즉, 매칭수단(1200)은 분석수단(1100)에서 도출된 취약부의 종류, 제1 회로 패턴(11, 12)과 제2 회로 패턴(21, 22) 사이의 거리, 제1 회로 패턴(11, 12)과 제3 회로 패턴(31, 32)이 멀어지기 시작하는 지점을 지나며 제3 회로 패턴(31, 32)에 평행한 가상선과 제1 회로 패턴(11)이 이루는 예각(θ2)의 크기에 등을 이용하여 최적화된 댐 설계정보를 추출하는 것이다.
다음으로, 변경수단(1400)은 매칭수단(1200)이 추출한 댐 설계정보를 제1 설계정보(D1)에 반영하여 취약부(110, 120)에 댐(210, 220)이 구비될 수 있도록 한다.
즉, 제1 설계정보(D1)에 따른 회로 패턴 디자인에서, 취약부에 댐이 추가될 수 있도록 제1 설계정보(D1)를 변경하여 제2 설계정보(D2)를 생성하는 것이다.
이에 따라, 실제 포토 플로터 등으로 레지스트 패턴을 형성할 때, 제2 설계정보(D2)에 따라 레지스트 패턴을 형성하게 되면, 취약부에 댐이 추가된 레지스트 패턴이 형성될 수 있는 것이고, 그 레지스트 패턴을 이용하여 에칭을 수행함으로써 회로 폭 가늠 불량이 방지될 수 있게 되는 것이다.
도 7(a) 내지 도 7(c)는 회로 폭 가늠 불량이 발생되는 경우, 각 경우별 취약부 및 각 경우에 매칭된 댐이 구비된 형상을 개략적으로 예시하고 있는데, 도 7(a) 내지 도 7(c)에 예시된 바를 참조하면 제1 댐(210)에 의하여 제1 취약부(110)의 과도 에칭이 방지되고, 제2 댐(220)에 의하여 제2 취약부(120)의 과도 에칭이 방지될 수 있음을 이해할 수 있을 것이다.
도 4는 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 방법을 개략적으로 예시한 도면이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 회로 폭 가늠 불량 방지 방법은, 취약부 분석단계, 댐 매칭단계 및 설계정보 변경단계를 포함할 수 있다.
먼저, 취약부 분석단계에서는 회로설계정보를 분석하여 취약부를 도출한다(S110, S120).
즉, 전술한 제1 설계정보(D1)를 분석하여 제1 취약부(110) 또는 제2 취약부(120)의 종류 및 위치 등을 도출하는 것으로, 전술한 분석수단(1100)에 의하여 수행될 수 있다.
다음으로, 댐 매칭단계에서는 이전단계에서 도출된 취약부의 종류에 따라 에칭액 유속의 급변현상을 완화시키는데 최적화된 댐의 설계정보를 추출한다(S130).
이때, 댐 설계정보들은 전술한 저장수단(1300)에 저장되어 있는 것일 수 있으며, 전술한 매칭수단(1200)에 의하여 댐 매칭단계가 수행될 수 있다.
다음으로, 설계정보 변경단계에서는 최초의 회로설계정보, 즉, 제1 설계정보(D1)를 변경한다(S140).
구체적으로 살펴보면, 댐 매칭단계에서 추출된 댐 설계정보에 따른 댐(210, 220)이 제1 취약부(110) 및 제2 취약부(120) 등에 반영될 수 있도록 제1 설계정보(D1)를 변경하는 것이다.
이러한 설계정보 변경단계는 전술한 변경수단(1400)에 의하여 수행될 수 있으며, 제1 설계정보(D1)를 변경한 새로운 설계정보인 제2 설계정보(D2)가 생성될 수 있다.
이에 따라, 실제 포토 플로터 등으로 레지스트 패턴을 형성할 때, 제2 설계정보(D2)에 따라 레지스트 패턴을 형성하게 되면, 취약부에 댐이 추가된 레지스트 패턴이 형성될 수 있는 것이고, 그 레지스트 패턴을 이용하여 에칭을 수행함으로써 회로 폭 가늠 불량이 방지될 수 있게 되는 것이다.
1000 : 회로 폭 가늠 불량 방지 장치
1100 : 분석수단
1200 : 매칭수단
1300 : 저장수단
1400 : 변경수단
D1 : 제1 설계정보
D2 : 제2 설계정보
110 : 제1 취약부
120 : 제2 취약부
11, 12, 13 : 제1 회로 패턴
21, 22 : 제2 회로 패턴
31, 32 : 제3 회로 패턴
40 : 패드
210 : 제1 댐
220 : 제2 댐

Claims (13)

  1. 회로 패턴을 형성하기 위한 설계 디자인에 관한 데이터인 제1 설계정보 및 제2 설계정보를 이용하여 취약부의 회로 폭 가늠 불량을 방지하는 회로 폭 가늠 불량 방지 장치에 있어서,
    상기 취약부의 종류에 따라 구분된 댐 설계정보들이 저장된 저장수단;
    상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 분석수단;
    상기 저장수단에 저장된 상기 댐 설계정보들 중에서 상기 분석수단이 도출한 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 매칭수단; 및
    상기 매칭수단에서 추출된 상기 댐 설계정보에 따른 댐이 상기 분석수단이 도출한 상기 취약부의 위치에 추가되도록 상기 제1 설계정보를 변경하여 상기 제2 설계정보를 생성하는 변경수단;을 포함하고,
    상기 취약부는, 제1 회로 패턴 및 상기 제1 회로 패턴과 인접한 제2 회로 패턴 사이에서 상기 제1 회로 패턴 상에 위치하는 제1 취약부이고,
    상기 댐은 삼각형 형상으로 이루어지며, 상기 댐의 한 변이 상기 제1 회로 패턴에 접하고, 상기 제1 회로 패턴에 접하는 변의 한 꼭지점은 상기 제1 취약부에 위치하며, 다른 꼭지점은 상기 제1 회로 패턴과 상기 제2 회로 패턴 사이의 간격이 넓어지는 방향으로 위치되는 회로 폭 가늠 불량 방지 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 취약부는,
    상기 제1 회로 패턴과 상기 제2 회로 패턴 사이의 거리가 변화되는 지점인 것을 특징으로 하는 회로 폭 가늠 불량 방지 장치.
  4. 청구항 3에 있어서,
    상기 제1 취약부는,
    상기 제2 회로 패턴에 평행하며 상기 제1 회로 패턴 상에 위치하는 가상선과 상기 제1 회로 패턴이 이루는 각도가 1도 이상 변화되는 지점인 것을 특징으로 하는 회로 폭 가늠 불량 방지 장치.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 댐은,
    제1 회로 패턴에 접촉되지 않는 변 중 적어도 한 변이 제2 회로 패턴에 평행을 이루는 것을 특징으로 하는 회로 폭 가늠 불량 방지 장치.
  8. 회로 패턴을 형성하기 위한 설계 디자인에 관한 데이터인 제1 설계정보 및 제2 설계정보를 이용하여 취약부의 회로 폭 가늠 불량을 방지하는 회로 폭 가늠 불량 방지 장치에 있어서,
    상기 취약부의 종류에 따라 구분된 댐 설계정보들이 저장된 저장수단;
    상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 분석수단;
    상기 저장수단에 저장된 상기 댐 설계정보들 중에서 상기 분석수단이 도출한 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 매칭수단; 및
    상기 매칭수단에서 추출된 상기 댐 설계정보에 따른 댐이 상기 분석수단이 도출한 상기 취약부의 위치에 추가되도록 상기 제1 설계정보를 변경하여 상기 제2 설계정보를 생성하는 변경수단을 포함하고,
    상기 취약부는,
    제1 회로 패턴 및 상기 제1 회로 패턴과 인접한 패드 사이에서 상기 제1 회로 패턴 상에 위치하는 제2 취약부이고,
    상기 댐은 반원 형상으로 이루어지며, 상기 댐의 한 변이 상기 제1 회로 패턴에 접하고, 호 부분은 상기 패드를 향하며, 상기 제1 회로 패턴에 접하는 변의 한 꼭지점은 상기 제2 취약부에 위치하는 적어도 두 개의 반원으로 이루어지는 회로 폭 가늠 불량 방지 장치.
  9. 청구항 8에 있어서,
    상기 제2 취약부는,
    상기 제1 회로 패턴과 상기 패드 사이의 거리가 최소가 되는 지점인 것을 특징으로 하는 회로 폭 가늠 불량 방지 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 청구항 1, 3, 4, 7, 8, 9 중 어느 한 항에 따른 회로 폭 가늠 불량 방지 장치를 이용하여 상기 취약부의 회로 폭 가늠 불량을 방지하는 회로 폭 가늠 불량 방지 방법에 있어서,
    상기 제1 설계정보를 분석하여 상기 취약부의 종류와 상기 취약부의 위치를 도출하는 취약부 분석단계;
    상기 취약부 분석단계에서 도출된 상기 취약부의 종류에 대응되는 댐 설계정보를 추출하는 댐 매칭단계; 및
    상기 댐 매칭단계에서 추출된 댐 설계정보가 상기 취약부 분석단계에서 도출된 상기 취약부의 위치에 추가되도록 상기 제1 설계정보를 변경하여 상기 제2 설계정보를 생성하는 설계정보 변경단계;
    를 포함하는 회로 폭 가늠 불량 방지 방법.
KR1020120158336A 2012-12-31 2012-12-31 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법 KR101847172B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120158336A KR101847172B1 (ko) 2012-12-31 2012-12-31 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법
DE102013111765.1A DE102013111765A1 (de) 2012-12-31 2013-10-25 Vorrichtung zum Verhindern eines Leiterbahnbreitendefekts und Verfahren zum Verhindern eines Leiterbahnbreitendefekts
TW102144518A TWI571758B (zh) 2012-12-31 2013-12-05 電路板寬度薄膜化缺陷防止裝置及防止電路板寬度薄膜化缺陷的方法
JP2013255801A JP6207993B2 (ja) 2012-12-31 2013-12-11 狭回路幅不良防止装置及びその方法
CN201310741447.XA CN103917051B (zh) 2012-12-31 2013-12-27 电路宽度变细缺陷防止装置及方法
US14/143,706 US20140189626A1 (en) 2012-12-31 2013-12-30 Circuit width thinning defect prevention device and method of preventing circuit width thinning defect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120158336A KR101847172B1 (ko) 2012-12-31 2012-12-31 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법

Publications (2)

Publication Number Publication Date
KR20140087741A KR20140087741A (ko) 2014-07-09
KR101847172B1 true KR101847172B1 (ko) 2018-05-28

Family

ID=50928571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120158336A KR101847172B1 (ko) 2012-12-31 2012-12-31 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법

Country Status (6)

Country Link
US (1) US20140189626A1 (ko)
JP (1) JP6207993B2 (ko)
KR (1) KR101847172B1 (ko)
CN (1) CN103917051B (ko)
DE (1) DE102013111765A1 (ko)
TW (1) TWI571758B (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090064083A1 (en) 2004-11-01 2009-03-05 Kabushiki Kaisha Toshiba Computer automated method for designing an integrated circuit, a computer automated system for designing an integrated circuit, and a method of manufacturing an integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5553273A (en) * 1995-04-17 1996-09-03 International Business Machines Corporation Vertex minimization in a smart optical proximity correction system
TW508985B (en) * 2000-12-19 2002-11-01 Kolon Inc Method of using dry film photoresist to manufacture print circuit board
KR20030012978A (ko) 2001-08-06 2003-02-14 주식회사 코오롱 드라이 필름 레지스트를 이용한 인쇄회로기판의 제조방법
JP3615182B2 (ja) * 2001-11-26 2005-01-26 株式会社東芝 光近接効果補正方法及び光近接効果補正システム
US6882745B2 (en) * 2002-12-19 2005-04-19 Freescale Semiconductor, Inc. Method and apparatus for translating detected wafer defect coordinates to reticle coordinates using CAD data
JP2008033277A (ja) * 2006-06-29 2008-02-14 Sharp Corp 設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法
JP2010127970A (ja) * 2008-11-25 2010-06-10 Renesas Electronics Corp 半導体装置の製造不良箇所の予測方法、予測装置及び予測プログラム
TWI492079B (zh) * 2009-12-30 2015-07-11 Synopsys Inc 降低隨機良率缺陷之方法及裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090064083A1 (en) 2004-11-01 2009-03-05 Kabushiki Kaisha Toshiba Computer automated method for designing an integrated circuit, a computer automated system for designing an integrated circuit, and a method of manufacturing an integrated circuit
JP4768251B2 (ja) * 2004-11-01 2011-09-07 株式会社東芝 半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法

Also Published As

Publication number Publication date
TW201435635A (zh) 2014-09-16
KR20140087741A (ko) 2014-07-09
JP2014131030A (ja) 2014-07-10
CN103917051B (zh) 2018-06-01
CN103917051A (zh) 2014-07-09
US20140189626A1 (en) 2014-07-03
TWI571758B (zh) 2017-02-21
JP6207993B2 (ja) 2017-10-04
DE102013111765A1 (de) 2014-07-03

Similar Documents

Publication Publication Date Title
US8450616B2 (en) Circuit board and manufacturing method thereof
US8058560B2 (en) Bendable area design for flexible printed circuitboard
WO2013029041A2 (en) High performance printed circuit board
JP2007201085A (ja) 配線回路基板集合体シート
JP5059959B1 (ja) ランドを有するプリント配線板
CN105472864B (zh) 带有劣化检测用布线图案的印制电路板以及其制造方法
KR20150083278A (ko) 다층기판 및 다층기판의 제조방법
CN111025841B (zh) 一种优化金属线光学邻近修正工艺窗口的方法
KR101847172B1 (ko) 회로 폭 가늠 불량 방지 장치 및 회로 폭 가늠 불량 방지 방법
US20160020166A1 (en) Trace structure of fine-pitch pattern
CN103545225B (zh) 电子元件封装结构及其封装方法
CN208834286U (zh) 一种多点触摸电阻屏
CN102830594B (zh) 曝光失焦的sem检查装置及其方法
CN112616258B (zh) 一种电路板负片及其加工方法
KR100697651B1 (ko) 배열 불량 교정 방법
JP2009064911A (ja) 電子回路モジュール
JP2013131549A (ja) 部品実装ずれ判定方法
CN105263253A (zh) 夹层面板及其制作方法
TW202046837A (zh) 減少印刷電路板乾膜殘留的方法
JP2013008909A (ja) 配線基板及び配線基板の検査方法
JP2004014678A (ja) ケーブル部を有する回路基板製造用母体基板および回路基板の製造方法
JP2008235757A (ja) チップｌｅｄ搭載基板の装置実装方法
JP2019046821A (ja) 電子回路モジュール
JP2011086684A (ja) 回路パターン
JP2019125697A (ja) 電子回路モジュール

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant