KR20150083278A - 다층기판 및 다층기판의 제조방법 - Google Patents

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KR20150083278A
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이승은
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이두환
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Abstract

글라스 재질로 이루어지며, 광투과율이 1 내지 50%인 제1 절연층, 상기 제1 절연층의 일면에 형성되는 제1 회로 패턴층, 상기 제2 절연층의 타면에 형성되는 제2 회로 패턴층, 상기 제1 절연층의 일면 및 상기 제1 회로 패턴층을 덮는 제1 빌드업부, 및 상기 제1 절연층의 타면 및 상기 제2 회로 패턴층을 덮는 제2 빌드업부를 포함하며, 워피지를 감소시키면서도 슬림화가 가능하고 불량률을 낮출 수 있는 다층기판이 개시된다.

Description

다층기판 및 다층기판의 제조방법{MULTILAYERED SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 일실시예는 다층기판 및 다층기판의 제조방법에 관련된다.
전자기기의 경량화, 소형화, 고속화, 다기능화 및 고성능화 추세 등에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB)에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되고 있다.
특히, 모바일 전자기기들에 사용되는 반도체들은 패키지화 되는 추세이며, 복수의 패키지들이 결합된 형태로 출시되기도 한다. 예컨데, 스마트폰에 탑재되는 어플리케이션 프로세서(Application Processor; AP)가 메모리 소자와 함께 패키지 온 패키지(Package On Package; POP)를 이루는 경우 등이 이에 해당한다.
한편, AP등 모바일 반도체의 성능이 지속적으로 향상되고 있는데, 이렇게 향상된 성능을 효율적으로 발현하기 위해서는 AP와 메모리 소자 사이의 통신속도 향상이 뒷받침 되어야 한다.
여기서, 패키지의 내부 또는 패키지들 사이의 통신속도 향상을 위해서는 통신선로의 임피던스를 낮출 필요가 있다. 그리고, 통신선로의 임피던스를 낮추기 위해서 배선폭을 증가시키는 방법을 생각해 볼 수 있으나, 배선폭이 증가됨에 따라 배선밀도가 감소되므로 한계가 있다.
다른 한편으로는, 패키지를 슬림화하여 배선거리를 단축시킴으로써 통신선로의 임피던스를 낮출 수도 있지만, 패키지가 슬림화됨에 따라 휨 현상이 심각한 문제로 대두되고 있다.
이러한 휨 현상을 이른바 워피지(Warpage) 라고 칭하기도 하는데, 열팽창계수가 다른 다양한 물질로 패키지 또는 다층기판을 구성함에 따라 워피지가 심화되고 있다.
이러한 워피지를 감소시키기 위하여 종래에는 강성이 강한 재료로 절연층을 형성하는 방법을 적용하기도 했다. 예컨데, 특허문헌1에는 유리섬유를 포함하는 코어층을 이용하여 워피지를 감소시킨 예가 설명되어 있고, 특허문헌2에는 유리코어를 사용한 예가 설명되어 있다.
US 2009-0294161 A1 US 2012-0192413 A1
본 발명의 일 측면은, 워피지를 감소시키면서도 슬림화가 가능하고 불량률을 낮출 수 있는 다층기판을 제공할 수 있다.
본 발명의 일 측면은, 워피지를 감소시키면서도 슬림화가 가능하고 불량률을 낮출 수 있는 다층기판의 제조방법을 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 예시적인 실시예에 따른 다층기판은, 글라스 재질로 이루어지며, 광투과율이 1 내지 50%인 제1 절연층; 상기 제1 절연층의 일면에 형성되는 제1 회로 패턴층; 상기 제2 절연층의 타면에 형성되는 제2 회로 패턴층; 상기 제1 절연층의 일면 및 상기 제1 회로 패턴층을 덮는 제1 빌드업부; 및 상기 제1 절연층의 타면 및 상기 제2 회로 패턴층을 덮는 제2 빌드업부;를 포함할 수 있다.
이때, 상기 광투과율은 It/Io를 의미하며, 상기 Io는 상기 제1 절연층의 일면을 향해 조사된 빛의 강도를 의미하고, 상기 It는 상기 제1 절연층을 통과하여 상기 제1 절연층의 타면으로 투과되는 빛의 강도를 의미할 수 있다.
또한, 상기 제1 절연층의 적어도 한 표면은, 50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 0.1 내지 5um일 수 있다.
또한, 상기 제1 빌드업부와 상기 제2 빌드업부는 빌드업된 층의 수가 서로 다를 수 있다.
또한, 상기 제1 절연층에는, 상기 제1 절연층의 일면과 타면 사이를 관통하는 캐비티 또는 상기 제1 절연층의 일면이나 타면에서 함몰된 리세스부가 구비되고, 상기 캐비티 또는 상기 리세스부에 적어도 일부가 삽입되며, 적어도 일면에 적어도 하나의 외부전극이 구비된 전자부품을 더 포함할 수 있다.
또한, 상기 제1 절연층은 착색제를 함유할 수 있다.
또한, 상기 제1 절연층의 표면에 유색 수지가 코팅된 것일 수 있다.
또한, 상기 제1 회로 패턴층 또는 제2 회로 패턴층은, 티타늄 또는 크롬 중 선택되는 물질을 포함하는 접착막; 및 상기 접착막 표면에 형성된 도금막;을 포함할 수 있다.
본 발명의 일실시예에 따른 다층기판은, 코어, 상기 코어 양면에 형성된 회로 패턴부 및 상기 회로 패턴부와 상기 코어의 표면을 덮는 빌드업부를 포함하는 다층기판에 있어서, 상기 코어는, 불투명부가 구비된 글라스로 이루어지되, 상기 코어의 광투과율은 1 내지 50%인 것일 수 있다.
이때, 상기 코어의 상면에서 상기 다층기판의 상면 까지의 두께는, 상기 코어의 하면에서 상기 다층기판의 하면 까지의 두께와 다를 수 있다.
본 발명의 일실시예에 따른 다층기판의 제조방법은, 글라스 재질로 이루어지는 코어, 상기 코어 양면에 형성된 회로 패턴부 및 상기 회로 패턴부와 상기 코어의 표면을 덮는 빌드업부를 포함하는 다층기판의 제조방법에 있어서, 상기 코어의 적어도 일면을 엠보싱 처리하는 단계를 포함할 수 있다.
이때, 상기 코어의 적어도 일면을 엠보싱 처리하는 단계는, 상기 코어의 적어도 일면에 에칭액을 제공하여 수행될 수 있다.
또한, 상기 코어의 적어도 일면을 엠보싱 처리하는 단계는, 상기 코어의 적어도 일면이, 50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 0.1 내지 5um 범위가 되도록 수행될 수 있다.
본 발명의 일실시예에 따르면, 다층기판의 워피지를 감소시키면서도 슬림화가 가능하고 불량률을 낮출 수 있다는 유용한 효과를 제공한다.
도 1은 본 발명의 일실시예에 따른 다층기판을 개략적으로 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 다층기판을 개략적으로 예시한 단면도이다.
도 3은 도 1의 A 부분을 확대하여 개략적으로 예시한 도면이다.
도 4a는 본 발명의 일실시예에 따라 제1 절연층이 제공된 상태를 개략적으로 예시한 도면이다.
도 4b는 본 발명의 일실시예에 따라 제1 절연층에 캐비티가 형성된 상태를 개략적으로 예시한 도면이다.
도 4c는 본 발명의 일실시예에 따라 제1 절연층에 제1 회로 패턴층 및 제2 회로 패턴층이 형성된 상태를 개략적으로 예시한 도면이다.
도 4d는 본 발명의 일실시예에 따라 제1 절연층의 캐비티에 전자부품이 삽입된 상태를 개략적으로 예시한 도면이다.
도 4e는 본 발명의 일실시예에 따라 제1 절연층에 제1 상부 빌드업 절연층 및 제1 하부 빌드업 절연층이 형성된 상태를 개략적으로 예시한 도면이다.
도 4f는 본 발명의 일실시예에 따라 도전패턴이 더 형성된 상태를 개략적으로 예시한 도면이다.
도 4g는 본 발명의 일실시예에 따라 빌드업 절연층들이 더 형성된 상태를 개략적으로 예시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 다층기판(100)을 개략적으로 예시한 단면도이고, 도 2는 본 발명의 다른 실시예에 따른 다층기판(100)을 개략적으로 예시한 단면도이며, 도 3은 도 1의 A 부분을 확대하여 개략적으로 예시한 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 일실시예에 따른 다층기판(100)은, 제1 절연층(110), 제1 회로 패턴층(P1), 제2 회로 패턴층(P2), 제1 빌드업부(120) 및 제2 빌드업부(130)를 포함할 수 있다.
일실시예에서, 제1 절연층(110)은 코어로써의 기능을 수행할 수 있다. 즉, 다층기판(100)의 강성을 강화하여 워피지 현상을 감소시키는 역할을 담당할 수 있다는 것이다.
따라서, 제1 절연층(110)은 강성이 강한 재질로 이루어질 수 있으며, 일실시예에서, 제1 절연층(110)은 글라스 재질로 이루어질 수 있다.
일실시예에서, 제1 절연층의 일면(111)에는 제1 회로 패턴층(P1)이 형성되고, 제1 절연층의 타면(112)에는 제2 회로 패턴층(P2)이 형성될 수 있다. 여기서 제1 회로 패턴층(P1)과 제2 회로 패턴층(P2)을 회로 패턴부로 칭할 수도 있다. 그리고, 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)은 제1 절연층(110) 표면에 접촉되는 접착막 및 접착막 표면에 형성되는 도금막을 포함할 수 있다. 이때, 접착막은 티타늄 또는 크롬 등의 금속 재질로 이루어질 수 있으며, 도금막은 구리 등의 금속 재질로 이루어질 수 있다.
한편, 제1 절연층(110) 표면에 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)을 형성하는 공정으로써 통상적인 노광, 현상 공정을 적용할 수 있다. 일실시예에서 제1 절연층(110)이 글라스 재질로 이루어질 수 있는데, 일반적인 글라스 재질은 투명하므로 제1 회로 패턴층(P1)을 형성하는 과정에서 노광을 위하여 제1 절연층의 일면(111)에 제공된 빛이 제1 절연층의 타면(112)에 도달하여 제2 회로 패턴층(P2)이 형성될 영역에 영향을 미칠 수 있다. 즉, 제1 회로 패턴층(P1)과 제2 회로 패턴층(P2)의 패턴 형상이 달리 구현되어야 할 경우에도 제1 회로 패턴층(P1)의 형상을 구현하기 위하여 조사된 빛이 제2 회로 패턴층(P2)이 형성될 영역에 존재하는 포토레지스트의 특성을 변화시킬 수 있다는 것이다. 이에 따라, 제2 회로 패턴층(P2)을 원하는 형태로 형성하지 못하는 문제를 유발할 수 있다.
뿐만 아니라, 제1 절연층(110)의 표면에 제1 회로 패턴층(P1)이나 제2 회로 패턴층(P2)이 설계된 바에 따라 정확하게 구현되었는지를 검사하는 검사과정에서도 빛을 조사할 수 있는데, 이 과정에서도 제1 절연층(110)이 글라스 재질로 이루어짐에 따라 조사된 빛이 제1 절연층(110)을 통과할 수 있다. 그리고, 이렇게 제1 절연층(110)을 통과한 빛이 검사공정의 정밀도를 감소시킬 수 있다.
일실시예에서, 제1 절연층(110)의 광투과율이 1 내지 50%가 되도록 할 수 있다. 이에 따라 제1 절연층의 일면(111)을 향해 조사된 빛이 제1 절연층의 타면(112)에 미치는 영향이 감소될 수 있으므로 노광이나 검사 공정에서 발생할 수 있는 전술한 문제점들이 해결될 수 있다.
여기서, 광투과율이란, 제1 절연층의 일면(111)을 향해 조사된 빛의 강도를 기준으로 하는 제1 절연층의 타면(112)으로 투과되는 빛의 강도의 비율을 의미할 수 있다. 즉, 제1 절연층의 일면(111)을 향해 조사된 빛의 강도가 Io이고, 제1 절연층(110)을 통과하여 제1 절연층의 타면(112)으로 투과되는 빛의 강도가 It라고 할 때, 광투과율은 It/Io가 될 수 있다는 것이다.
한편, 일실시예에서, 제1 절연층(110)에 착색제가 함유되도록 함으로써, 제1 절연층(110)의 광투과율이 1 내지 50%가 되도록 할 수 있다. 이때, 착색제로써 다양한 물질이 적용될 수 있으며, 예컨데, 전이금속이온 등이 포함된 착화화합물이 글라스 구성성분에 함유되도록 할 수 있다.
또한, 다른 실시예에서, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112)에 유색 수지를 코팅할 수도 있다.
또 다른 실시예에서, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112)에 표면 거칠기를 형성할 수 있다.
고체가 투명하다는 것은, 고체를 향해 조사된 빛이 고체를 통과하면서 손실되는 에너지가 적다는 것을 의미한다. 그리고, 고체의 표면에 빛이 조사될 경우, 고체로 흡수(absorption)되거나, 반사(reflection)되거나, 산란(scattering) 되면서 에너지의 손실이 발생될 수 있다. 여기서, 고체의 표면 거칠기(surface roughness)가 클수록 산란되는 정도가 커진다.
한편, 노광공정이나 광학 검사공정에는 가시광선, i-line(365nm), h-line(405nm), g-line(436nm), KrF excimer laser(248nm), ArF laser(193nm) 등이 사용될 수 있다.
일실시예에서, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112)을 향해 전술한 빛이 조사되어 광투과율이 1 내지 50% 가 되도록 하기 위하여 표면 거칠기가 0.1um 이상이 되도록 할 수 있다.
표면 거칠기는 여러 방법으로 정의될 수 있는데, 본 명세서에서는 소정의 샘플링 범위에서 측정된 RMS(Root Mean Square) 표면 거칠기를 이용하여 표면 거칠기를 정의 한다.
도 3을 참조하면, 제1 절연층의 일면(111)에 표면 거칠기가 형성된 상태를 이해할 수 있을 것이다. 도 3에 표시된 LR은 롱 레인지(Long Range)를 의미하며, SR은 쇼트 레인지(Short Range)를 의미할 수 있다.
빛의 산란은 헤이즈(haze) 현상과 콘트라스트(contrast)가 낮아지는 현상으로 나누어 생각해 볼 수 있다.
여기서, 헤이즈 현상은 로우 앵글(low angle)에서의 산란에 의해 상이 흐려지는 현상을 의미한다. 또한, 콘트라스트가 낮아지는 현상은 라지 앵글 산란(large angle scattering)에 의하여 유발될 수 있다. 그리고, 헤이즈 현상의 경우 라지 스케일 러프니스(large scale roughness)에 의하여 야기되며, 라지 앵글 산란에 의한 콘트라스트 저하는 스몰 스케일 러프니스(small scale roughness)에 의하여 발생될 수 있다.
기판 제조과정에서의 광학검사나 노광 등에 이용되는 광학기기의 경우 헤이즈 현상에 의한 로우 앵글 산란에 민감하게 반응하는 편이다. 따라서, 표면 거칠기를 기판의 검사, 노광 등에 의한 회로 형성 등에 유용하게 활용하기 위해서는 라지 스케일 러프니스(large scale roughness)의 관리가 특히 중요할 수 있다. 이에 따라, 일실시예에서, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112) 상의 표면 거칠기는 50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 0.1um 이상이 되는 것으로 정의될 수 있다.
한편, 제1 절연층(110)의 표면 거칠기가 증가될 수록 광투과율은 낮아지게 되지만, 표면 거칠기가 너무 커지게 되면 제1 절연층(110)의 표면에 형성되는 제1 회로 패턴층(P1)이나 제2 회로 패턴층(P2)의 정밀도에 영향을 미칠 수 있다. 즉, 제1 절연층(110)의 표면 거칠기가 너무 커지면 제1 회로 패턴층(P1)이나 제2 회로 패턴층(P2)의 배선폭을 감소시키거나 패턴피치를 감소시키는데 방해가 될 수 있다는 것이다. 따라서, 일실시예에서, 50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 5.0um 이하가 되도록 할 수 있다.
이에 따라, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112)에 제1 회로 패턴층(P1) 또는 제2 회로 패턴층(P2)을 정밀하게 형성할 수 있고, 그 검사공정의 정확도도 향상될 수 있다.
특히, 제1 절연층(110)에 착색제가 함유되는 경우에 비하여, 제1 절연층(110)의 표면에 표면 거칠기가 형성되는 경우에는 제1 절연층(110)의 유전률에 영향을 미치지 않으며, 제1 절연층(110)을 구현하는 제조단가 측면에서도 유리할 수 있다.
또한, 제1 절연층(110) 표면에 유색 수지를 코팅하는 경우에 비하여, 제1 절연층(110)의 표면에 표면 거칠기가 형성되는 경우에는 다층기판(100)의 슬림화에도 유리할 수 있다.
또한, 제1 절연층(110) 표면에 적절한 표면 거칠기가 구현된 경우 제1 회로 패턴층(P1) 또는 제2 회로 패턴층(P2)을 이루는 물질과 제1 절연층(110) 사이의 결합력을 증가시키는 효과도 달성될 수 있다.
한편, 다시 도 1을 참조하면, 일실시예에서, 제1 절연층의 일면(111) 및 제1 회로 패턴층(P1) 상에는 제1 빌드업부(120)가 구비될 수 있다. 또한, 제1 절연층(110)의 하면 및 제2 회로 패턴층(P2) 상에는 제2 빌드업부(130)가 구비될 수 있다.
여기서, 제1 빌드업부(120)는 제1 상부 빌드업 절연층(121)을 포함하고, 제2 빌드업부(130)는 제1 하부 빌드업 절연층(131)을 포함할 수 있다.
또한, 일실시예에서, 제1 빌드업부(120)와 제2 빌드업부(130)는 빌드업된 층수가 서로 다를 수 있다. 예컨데, 제1 빌드업부(120)에는 제2 상부 빌드업 절연층(122) 및 제3 상부 빌드업 절연층(123)이 더 포함되고, 제2 빌드업부(130)에는 제2 하부 빌드업 절연층(132)이 더 포함될 수 있다는 것이다. 이때, 제3 상부 빌드업 절연층(123) 및 제2 하부 빌드업 절연층(132)은 솔더레지스트층일 수 있다.
본 발명의 일실시예에 따른 다층기판(100)은 글라스 재질로 이루어진 제1 절연층(110)을 포함함에 따라 강성이 향상되는 바, 제1 절연층(110)을 중심으로 양면에 형성되는 빌드업부가 비대칭적인 구조로 구현되더라도 워피지가 감소될 수 있다.
한편, 제1 절연층(110)에는 캐비티(C) 또는 리세스부(도시되지 않음)가 구비될 수 있으며, 이 캐비티(C) 또는 리세스부에는 전자부품(10)의 일부 또는 전부가 삽입될 수 있다. 그리고, 전자부품(10)에는 외부전극(11)이 구비될 수 있다.
도 1에는 일면에 외부전극(11)들이 형성된 능동소자인 전자부품(10)이 다층기판(100)에 내장된 경우가 예시되고, 도 2에는 캐패시터 등의 수동소자인 전자부품(10')이 다층기판(200)에 내장된 경우가 예시된다.
또한, 도시되지는 않았지만, 제1 빌드업부(120)의 외면에는 다른 소자가 접속될 수 있으며, 제2 빌드업부(130)의 외면은 마더보드 등 다른 기판구조에 결합될 수 있다. 즉, 도 1에 예시된 바와 같이 전자부품(10)이 어플리케이션 프로세서(Application Processor; AP)인 경우 제1 빌드업부(120)의 외면에 메모리 소자가 결합됨으로써 일종의 패키지 온 패키지(Package On Package; POP)가 구현될 수도 있으며, 이 POP가 마더보드에 탑재될 수도 있다는 것이다.
이하에서는 도 4a 내지 도 4b를 참조하여 본 발명의 일실시예에 따른 다층기판(100)의 제조방법을 설명하도록 한다.
도 4a는 본 발명의 일실시예에 따라 제1 절연층(110)이 제공된 상태를 개략적으로 예시한 도면이다. 도 4a를 참조하면, 광투과율이 1 내지 50%인 글라스 재질로 이루어진 제1 절연층(110)이 제공될 수 있다. 이때, 전술한 바와 같이 제1 절연층(110)은 착색제를 함유하거나, 유색 수지가 표면에 코팅되거나, 표면 거칠기가 형성됨으로써 광투과율이 조정된 것일 수 있다.
한편, 제1 절연층(110)의 표면 거칠기는 엠보싱 처리를 통해 수행될 수 있다.
일실시예에서, 엠보싱 처리는 샌드 블라스팅(sand blasting) 등의 기계적 가공방법으로 구현될 수 있다.
다른 실시예에서, 제1 절연층(110)에 에칭(etching)액을 제공하여 화학적 에칭 공정을 수행함으로써 엠보싱 처리를 구현할 수도 있다.
제1 절연층(110)이 박형으로 형성될 경우, 기계적 가공방법에 비하여 화학적 에칭 공정을 수행하는 것이 제1 절연층(110)의 제조 수율 향상에 유리할 수 있다.
도 4b는 본 발명의 일실시예에 따라 제1 절연층(110)에 캐비티(C)가 형성된 상태를 개략적으로 예시한 도면이다. 도 4b를 참조하면, 제1 절연층(110)에 캐비티(C)가 형성될 수 있으며, 이 캐비티(C)는 레이져 드릴링 등의 공법으로 구현될 수 있다.
또한, 도시되지는 않았지만 제1 절연층(110)을 관통하지 않는 리세스부가 형성될 수도 있다.
도 4c는 본 발명의 일실시예에 따라 제1 절연층(110)에 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)이 형성된 상태를 개략적으로 예시한 도면이다. 도 4c를 참조하면, 제1 절연층의 일면(111)에 제1 회로 패턴층(P1)을 형성하고, 제1 절연층의 타면(112)에 제2 회로 패턴층(P2)을 형성할 수 있다. 이때, 제1 절연층의 일면(111) 또는 제1 절연층의 타면(112)이 엠보싱 처리되어 표면 거칠기가 형성된 경우 회로 패턴을 구현하기 위한 노광공정이나, 회로 패턴이 적절하게 형성됐는지 확인하는 검사공정 등이 정밀하게 수행될 수 있다.
한편, 제1 절연층(110)을 관통하는 비아에 의하여 제1 회로 패턴층(P1)과 제2 회로 패턴층(P2)이 전기적으로 연결될 수도 있다.
도 4d는 본 발명의 일실시예에 따라 제1 절연층(110)의 캐비티(C)에 전자부품(10)이 삽입된 상태를 개략적으로 예시한 도면이다. 도 4d를 참조하면, 캐비티(C) 내부로 전자부품(10)의 전부 또는 일부가 삽입될 수 있다.
도 4e는 본 발명의 일실시예에 따라 제1 절연층(110)에 제1 상부 빌드업 절연층(121) 및 제1 하부 빌드업 절연층(131)이 형성된 상태를 개략적으로 예시한 도면이다. 도 4e를 참조하면, 제1 상부 빌드업 절연층(121) 및 제1 하부 빌드업 절연층(131)은 통상적인 절연물질로 이루어질 수 있다.
도 4f는 본 발명의 일실시예에 따라 도전패턴이 더 형성된 상태를 개략적으로 예시한 도면이고, 도 4g는 본 발명의 일실시예에 따라 빌드업 절연층들이 더 형성된 상태를 개략적으로 예시한 도면이다.
도 4f 및 도 4g를 참조하면, 제1 상부 빌드업 절연층(121) 및 제1 하부 빌드업 절연층(131) 상에 도전패턴들이 더 형성될 수 있으며, 제2 상부 빌드업 절연층(122), 제3 상부 빌드업 절연층(123), 제2 하부 빌드업 절연층(132) 등이 더 형성될 수 있음을 이해할 수 있을 것이다.
10 : 전자부품
11 : 외부전극
100 : 다층기판
110 : 제1 절연층
111 : 제1 절연층의 일면
112 : 제1 절연층의 타면
P1 : 제1 회로 패턴층
P2 : 제2 회로 패턴층
C : 캐비티
120 : 제1 빌드업부
121 : 제1 상부 빌드업 절연층
122 : 제2 상부 빌드업 절연층
123 : 제3 상부 빌드업 절연층
130 : 제2 빌드업부
131 : 제1 하부 빌드업 절연층
132 : 제2 하부 빌드업 절연층

Claims (13)

  1. 글라스 재질로 이루어지며, 광투과율이 1 내지 50%인 제1 절연층;
    상기 제1 절연층의 일면에 형성되는 제1 회로 패턴층;
    상기 제2 절연층의 타면에 형성되는 제2 회로 패턴층;
    상기 제1 절연층의 일면 및 상기 제1 회로 패턴층을 덮는 제1 빌드업부; 및
    상기 제1 절연층의 타면 및 상기 제2 회로 패턴층을 덮는 제2 빌드업부;
    을 포함하는 다층기판.
  2. 청구항 1에 있어서,
    상기 광투과율은 It/Io를 의미하며,
    상기 Io는 상기 제1 절연층의 일면을 향해 조사된 빛의 강도를 의미하고,
    상기 It는 상기 제1 절연층을 통과하여 상기 제1 절연층의 타면으로 투과되는 빛의 강도를 의미하는
    다층기판.
  3. 청구항 2에 있어서,
    상기 제1 절연층의 적어도 한 표면은,
    50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 0.1 내지 5um인
    다층기판.
  4. 청구항 2에 있어서,
    상기 제1 빌드업부와 상기 제2 빌드업부는 빌드업된 층의 수가 서로 다른
    다층기판.
  5. 청구항 4에 있어서,
    상기 제1 절연층에는, 상기 제1 절연층의 일면과 타면 사이를 관통하는 캐비티 또는 상기 제1 절연층의 일면이나 타면에서 함몰된 리세스부가 구비되고,
    상기 캐비티 또는 상기 리세스부에 적어도 일부가 삽입되며, 적어도 일면에 적어도 하나의 외부전극이 구비된 전자부품을 더 포함하는
    다층기판.
  6. 청구항 2에 있어서,
    상기 제1 절연층은 착색제를 함유하는 다층기판.
  7. 청구항 2에 있어서,
    상기 제1 절연층의 표면에 유색 수지가 코팅된 다층기판.
  8. 청구항 2에 있어서,
    상기 제1 회로 패턴층 또는 제2 회로 패턴층은,
    티타늄 또는 크롬 중 선택되는 물질을 포함하는 접착막; 및
    상기 접착막 표면에 형성된 도금막;
    을 포함하는
    다층기판.
  9. 코어, 상기 코어 양면에 형성된 회로 패턴부 및 상기 회로 패턴부와 상기 코어의 표면을 덮는 빌드업부를 포함하는 다층기판에 있어서,
    상기 코어는, 불투명부가 구비된 글라스로 이루어지되, 상기 코어의 광투과율은 1 내지 50%인
    다층기판.
  10. 청구항 9에 있어서,
    상기 코어의 상면에서 상기 다층기판의 상면 까지의 두께는,
    상기 코어의 하면에서 상기 다층기판의 하면 까지의 두께와 다른
    다층기판.
  11. 글라스 재질로 이루어지는 코어, 상기 코어 양면에 형성된 회로 패턴부 및 상기 회로 패턴부와 상기 코어의 표면을 덮는 빌드업부를 포함하는 다층기판의 제조방법에 있어서,
    상기 코어의 적어도 일면을 엠보싱 처리하는 단계를 포함하는
    다층기판의 제조방법.
  12. 청구항 11에 있어서,
    상기 코어의 적어도 일면을 엠보싱 처리하는 단계는,
    상기 코어의 적어도 일면에 에칭액을 제공하여 수행되는
    다층기판의 제조방법.
  13. 청구항 11에 있어서,
    상기 코어의 적어도 일면을 엠보싱 처리하는 단계는,
    상기 코어의 적어도 일면이, 50um 이상의 샘플링 범위에서 측정된 RMS 표면 거칠기 값이 0.1 내지 5um 범위가 되도록 수행되는
    다층기판의 제조방법.
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