JP2008098588A - 半導体装置のレイアウト設計・検証におけるホットスポット抽出方法 - Google Patents

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Abstract

【課題】半導体装置のレイアウトの設計・検証の際にホットスポットを抽出する方法であって、適切なプロセスマージンの拡大を行うことができ、ホットスポットの抽出結果を製造段階での歩留向上に直結させることができる方法をを提供する。
【解決手段】膜厚方向についての抽出基準に加えて、膜厚方向に直交する方向に関する抽出基準を用いてホットスポットを抽出する。例えば、半導体装置のレイアウトデータに基づいて解析対象領域をグリッドに分割する段階と、シュミレーションにより、分割された各グリッドごとに膜厚及び段差を求める段階と、シミュレーションの結果に基づき、膜厚方向についての抽出基準と膜厚に直交する方向に関する抽出基準を用いて、各グリッドごとにそのグリッドがホットスポットに該当するか否かを判定する段階と、を設ける。
【選択図】図1

Description

本発明は、半導体装置内において回路素子や配線をレイアウトするための方法に関し、特に、レイアウトを設計して検証する際のホットスポットの抽出方法と、そのようなホットスポット抽出方法を用いる半導体装置の製造方法とに関する。
半導体装置における設計ルールの微細化に伴って、半導体装置のレイアウト設計及び設計されたレイアウトの検証が重要になってきている。レイアウト設計においては、配線長や集積度などの観点から見て、より最適な設計であることが求められる。レイアウトの検証においては、設計されたレイアウトが、半導体装置製造のために使用されるプロセスから見て実用的に実現可能なものかどうか、さらには、製造時の歩留まり低下の原因を含んでいないかどうかについて検討する。このようなレイアウト設計・検証を支援するために、ソフトウェアツールとして、各種のDFM(Design for Manufacturing;製造容易性設計)/DFY(Design for Yield;歩留まり設計)ツールが開発されている。半導体装置の製造では、このようなレイアウト設計・検証を繰り返した後に、実際の製造プロセスで使用されるマスクパターンが作製される。
ところで、半導体装置の欠陥は、多くの場合、製造された半導体装置において、半導体製造プロセス上の制約等のために、配線パターンや絶縁膜が意図した形状にパターニングできていない部位で発生する。このような部位は、ホットスポットと呼ばれる。例えば、半導体基板表面の凹凸が著しいために露光時に解像度が不足しがちな箇所、エッチングにおけるパターン依存性によってエッチング不足が生じやすい箇所、下地の配線パターンの影響でCMP(化学的機械研磨)によって平坦化が十分に行うことができない箇所、配線密度が過度に高いために断線や短絡が起こりやすい箇所などがホットスポットに該当する。半導体装置の製造歩留まりの向上のためには、プロセスマージンを考慮して、ホットスポットが生じないようにレイアウト設計の段階から配慮する必要がある。そのため、半導体装置のレイアウト設計を行う場合には、回路図に基づいてレイアウト設計を行ってマスクデータを作成した後、レイアウト中にホットスポットがないかどうかを上述したソフトウェアツールなどを使用して検証し、ホットスポットがあった場合にはレイアウトの再設計を行う、という手順を、繰り返し実行する必要がある。
図2は、設計されたレイアウトからホットスポットを抽出するための従来の処理手順の一例を示している。まず、ステップ101において、対象デバイスを選択して、検証対象となるマスクデータ(設計されたレイアウトのデータ)を読み込む。次に、ステップ102において、ホットスポット抽出のために、マスクデータから図形を抽出する処理を行う。図形抽出処理では、まず、図形抽出のための条件設定として、グリッドサイズの設定(解析メッシュの定義)を行い、解析領域の設定を行い、解析レイヤーの設定を行う。そして、設定された解析レイヤーのマスクデータにおいて設定された解析領域の範囲内に解析メッシュを設定して、図形(各メッシュ)の抽出を行う。
次に、ステップ103において、得られた抽出結果から図形密度(パターンにおける疎密の度合い)に応じてホットスポット抽出を行うかどうかを選択し、図形密度に応じたホットスポット抽出を行う場合には、2次元密度解析を行う。2次元密度解析では、図3(A)に示すように、設定された解析領域及び設定された解析レイヤーにおいて、解析最小単位であるグリッドごとにパターン密度を求め、その密度をデバイス全体での密度の平均値と比較する。そして、密度がデバイス全体の平均密度より疎または密になっているグリッド(領域)を抽出する。
図形密度に応じたホットスポット抽出を行わなかった場合には、ステップ104において、残存段差に基づくホットスポット抽出を行うための準備として、解析アルゴリズムの選択や各種プロセスの条件(成膜量や研磨時間)を設定し、シュミレーションによって段差を予測する。そして、ステップ105において、得られた結果から膜厚や残存段差を確認し、ステップ106において、残存段差に応じてホットスポット抽出を行うかどうかを選択し、残存段差に応じたホットスポット抽出を行う場合には、2次元段差解析を行う。
2次元段差解析では、図3(B)に示すように、グリッドにおいて隣接する同一材料の層の膜厚を比較し、その膜厚がデバイス全体の平均膜厚より厚い/薄い領域を抽出(膜厚抽出)するか、あるいは、図3(C)に示すように、グリッドにおいて隣接する異種材料(材料Aと材料B)の膜厚をそれぞれA,Bとし、境界条件をCとした時に、|A−B|>C、または、|A−C|<Cである領域を抽出(膜厚抽出)する。図において材料Bの領域にはハッチングが施されている。
従来の技術では、上述のようにして、ホットスポットを抽出していた。なお、シュミレーション手法に関する先行技術文献としては、特開2002−110809号公報(特許文献1)や特開2002−140655号公報(特許文献2)がある。
しかしながら、上述した従来のホットスポット抽出の手法では、縦方向成分(膜厚方向成分)、すなわち、密度/膜厚に対してはホットスポット抽出のための基準が定義されているが、横方向成分、すなわち距離(膜厚方向に対して直交する方向での距離)に対しては、ホットスポット抽出のための基準が定義されていない。そのため、プロセスマージンに対するインパクトの有無に関わらず、単純に縦方向成分のみの定義に基づいてホットスポットを抽出するので、必ずしも適切にホットスポットを抽出できないことになる。適切にホットスポットを抽出できないことについて、酸化膜CMP(化学的機械研磨)プロセスを例に取り、図3(B)に示すようにしてホットスポット抽出を行う場合を用いて説明する。なお、酸化膜CMPプロセスにおいて、研磨後の表面に下地の配線パターンに依存した凹凸が形成されることは、例えば、特開2002−342399号公報(特許文献3)や特開2005−79207号公報(特許文献4)に開示されている。
図4は、酸化膜CMP後におけるデバイス表面の平坦度を、AFM(原子間力顕微鏡)装置を用いて測定した結果の一例を示している。図中のA点およびB点での残存段差は、いずれも約13nmであって同程度のものである。ただし、A点はアスペクト比の高い凹部であり、B点はなだらかな凹部である、という違いがある。
図5に示すように、酸化膜CMPで平坦化した後、リソグラフィ工程/ドライエッチング工程でプラグを開口し、その後、メタル膜を成膜する。最後にWCMP(タングステンCMP)プロセスにより、プラグを分離・形成する場合を考える。その際、WCMPプロセスにおいて不良は、A点でのみ発生(W(タングステン残渣))し、B点では発生しない。これは、A点とB点における残存段差のアスペクト比に起因する。図Cの例においては、A点での残存段差のアスペクト比は2.4であり、B点での残存段差のアスペクト比は0.47であり、A点の残存段差のアスペクト比は、B点のそれと比較して約5倍である。このように、残存している段差の高さは同じであるにも関わらず、残存段差のアスペクト比が異なることで、不良が発生したり、発生しなかったりする。このことから、ホットスポットの横方向成分[=距離]の基準を定義することが非常に重要であることが分かり、また、従来技術におけるホットスポット抽出手法で用いられいた定義では不十分であると言える。
特開2002−110809号公報 特開2002−140655号公報 特開2002−342399号公報 特開2005−79207号公報
上述したように、従来のホットスポット抽出手法においては、縦方向成分[=密度/膜厚]のみの定義を用いてホットスポットを抽出しているため、プロセスマージンに合致したホットスポット抽出を実現できていない、という問題点がある。その結果、半導体装置のデザイン修整(レイアウト修整)が最適に行なわれておらず、適切なプロセスマージンの拡大、製造段階での歩留向上に直接つながっていない。
本発明の目的は、適切なプロセスマージンの拡大を行うことができ、ホットスポットの抽出結果を製造段階での歩留向上に直結させることができる、ホットスポット抽出方法を提供することにある。
本発明の別の目的は、このようなホットスポット抽出方法を用いる半導体装置の製造方法を提供することにある。
本発明のホットスポット抽出方法は、半導体装置のレイアウトからホットスポットを抽出するホットスポット抽出方法において、膜厚方向についての抽出基準に加えて、膜厚方向に直交する方向に関する抽出基準を用いてホットスポットを抽出することを特徴とする。
本発明のホットスポット抽出方法は、例えば、半導体装置のレイアウトデータに基づいて解析対象領域をグリッドに分割する段階と、シュミレーションにより、分割された各グリッドごとに膜厚及び段差を求める段階と、シミュレーションの結果に基づき、膜厚方向についての抽出基準と膜厚に直交する方向に関する抽出基準を用いてホットスポットに該当するか否かを判定する段階と、を有する。この場合、段差に関してアスペクト比を求め、そのアスペクト比に基づいてホットスポットを抽出することが好ましい。
本発明の半導体装置の製造方法は、前述した本発明のホットスポット抽出方法を適用して半導体装置のレイアウトを決定することを含む。
本発明では、ホットスポットの抽出条件に横方向成分(膜厚に直交する方向での距離の成分)の基準を加えることで、シュミレーションから得られる密度差や残算段差にアスペクト比を設定することができ、プロセスマージンに合致したホットスポット抽出を行うことが可能になる。その結果、設計段階において、プロセスマージンを考慮したデザインに修整することが早期に可能となり、製造段階での歩留向上に大きく寄与することが可能となる。本発明の手法を組み込むことにより、高精度なDFM/DFYツールを提供することができる。
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図1は、本発明の実施の一形態のホットスポット抽出方法の処理手順を示すフローチャートである。
この処理手順は、図2に示した従来のホットスポット抽出方法において、従来の縦方向成分の抽出基準による処理(ステップ103,106において“Old”と記載)に対し、さらに、横方向成分の抽出基準による処理(ステップ103,106において“New”と記載)を加えたものである。ここでは、酸化膜CMP工程を対象にホットスポット抽出を行った例が示されている。
本実施形態では、従来技術の2次元解析だったホットスポット抽出手法に対し、横方向成分[=距離成分]を加えることで、3次元でのホットスポット抽出を可能にする。具体的には、ステップ103においては、1または複数の境界条件を設定して3次元密度解析を行う。ステップ106においては、1または複数の境界条件を設定して3次元残存段差解析を行う。
このように本実施形態では、密度/残存段差のアスペクト比を設定でき、アスペクト比に応じてホットスポットを抽出する。例えば、グリッドサイズをS、グリッド数をn、隣接グリッドの最大密度(膜厚)をD(MAX)、隣接グリッドの最小密度(膜厚)をD(MIN)、境界条件をTとして、
[D(MAX)−D(MIN)]/(S×n)≦T (1)
に基づいて、ホットスポットを抽出する。
以上、本発明のホットスポット抽出方法について、酸化膜CMP工程を例に挙げて説明したが、本発明の適用範囲はこれに限定されるものではない。例えば、本発明では、複数のホットスポット境界条件を設定することにより、各種プロセスに合わせた所望の条件でのホットスポット抽出が可能となる。また、本発明の手法は、表面のラフネスを3次元で解析できるため、CMP工程の他にも、リソグラフィ工程におけるDOF(焦点深度)の算出、エッチング工程のオーバエッチマージンなどの算出にも役立てることが可能である。密度抽出においては、CVD(化学気相成長)工程やエッチング工程で発生するマイクロローディングが発生するパターンの検出にも役立てることが可能である。
このような本発明を適用する結果、半導体装置の設計段階においてプロセスマージンを考慮したデザインに修整することが早期に可能となり、製造段階での歩留向上に大きく寄与することが可能となる。
本発明の実施の一形態のホットスポット抽出方法における処理手順を示すフローチャートである。 従来のホットスポット抽出方法における処理手順を示すフローチャートである。 (A)〜(C)は、従来のホットスポット抽出方法における抽出基準を説明する図である。 酸化膜CMP後におけるデバイス表面の平坦度を測定した結果の一例を示す図である。 残存段差による不良発生を説明する模式図である。

Claims (4)

  1. 半導体装置のレイアウトからホットスポットを抽出するホットスポット抽出方法において、膜厚方向についての抽出基準に加えて、膜厚方向に直交する方向に関する抽出基準を用いてホットスポットを抽出することを特徴とする、ホットスポット抽出方法。
  2. 半導体装置のレイアウトからホットスポットを抽出するホットスポット抽出方法において、
    前記半導体装置のレイアウトデータに基づいて解析対象領域をグリッドに分割する段階と、
    シュミレーションにより、分割された各グリッドごとに膜厚及び段差を求める段階と、 前記シミュレーションの結果に基づき、膜厚方向についての抽出基準と膜厚に直交する方向に関する抽出基準を用いて、ホットスポットに該当するか否かを判定する段階と、
    を有する、ホットスポット抽出方法。
  3. 段差に関してアスペクト比を求め、該アスペクト比に基づいてホットスポットを抽出する、請求項2に記載のホットスポット抽出方法。
  4. 請求項1乃至3のいずれか1項に記載のホットスポット抽出方法を適用して半導体装置のレイアウトを決定することを含む、半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010039382A (ja) * 2008-08-07 2010-02-18 Toshiba Corp 評価パターン作成方法、評価パターン作成プログラムおよびパターン検証方法
JP2011165950A (ja) * 2010-02-10 2011-08-25 Toshiba Corp パターン検証方法、パターン生成方法、デバイス製造方法、パターン検証プログラム及びパターン検証装置
US8307310B2 (en) 2009-01-28 2012-11-06 Kabushiki Kaisha Toshiba Pattern generating method, method of manufacturing semiconductor device, computer program product, and pattern-shape-determination-parameter generating method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4580006B2 (ja) * 2008-07-10 2010-11-10 パナソニック株式会社 半導体集積回路のマスクレイアウト設計データの検証方法
US8661393B2 (en) 2012-06-28 2014-02-25 Freescale Semiconductor, Inc. Method for analyzing placement context sensitivity of standard cells
US8978003B1 (en) * 2013-09-27 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making semiconductor device and a control system for performing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847965A (en) * 1996-08-02 1998-12-08 Avant| Corporation Method for automatic iterative area placement of module cells in an integrated circuit layout
JP4318892B2 (ja) * 2002-05-30 2009-08-26 富士通マイクロエレクトロニクス株式会社 電子装置の設計方法および製造方法
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology
JP4488837B2 (ja) * 2004-08-20 2010-06-23 株式会社東芝 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム
JP4768251B2 (ja) * 2004-11-01 2011-09-07 株式会社東芝 半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法
US7503029B2 (en) * 2006-03-31 2009-03-10 Synopsys, Inc. Identifying layout regions susceptible to fabrication issues by using range patterns
US7725861B2 (en) * 2006-05-15 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method, apparatus, and system for LPC hot spot fix
US7685558B2 (en) * 2006-05-15 2010-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for detection and scoring of hot spots in a design layout
US20070266360A1 (en) * 2006-05-15 2007-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Thickness Simulation for Improving RC Extraction Accuracy
US8347239B2 (en) * 2006-06-30 2013-01-01 Synopsys, Inc. Fast lithography compliance check for place and route optimization
US7886262B2 (en) * 2006-08-15 2011-02-08 Chew Marko P System and method of maximizing integrated circuit manufacturing yield with fabrication process simulation driven layout optimization
US8056022B2 (en) * 2006-11-09 2011-11-08 Mentor Graphics Corporation Analysis optimizer
US8156450B2 (en) * 2006-12-18 2012-04-10 Cadence Design Systems, Inc. Method and system for mask optimization
US7945870B2 (en) * 2007-03-19 2011-05-17 The Regents Of The University Of California Method and apparatus for detecting lithographic hotspots in a circuit layout
US7707526B2 (en) * 2007-05-25 2010-04-27 Synopsys, Inc. Predicting IC manufacturing yield based on hotspots
TW200907733A (en) * 2007-06-27 2009-02-16 Cadence Design Systems Inc Robust design using manufacturability models

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010039382A (ja) * 2008-08-07 2010-02-18 Toshiba Corp 評価パターン作成方法、評価パターン作成プログラムおよびパターン検証方法
US8307310B2 (en) 2009-01-28 2012-11-06 Kabushiki Kaisha Toshiba Pattern generating method, method of manufacturing semiconductor device, computer program product, and pattern-shape-determination-parameter generating method
JP2011165950A (ja) * 2010-02-10 2011-08-25 Toshiba Corp パターン検証方法、パターン生成方法、デバイス製造方法、パターン検証プログラム及びパターン検証装置

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