KR102148236B1 - 반도체 장치 - Google Patents

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Abstract

본 기술은 반도체 장치에 관한 것으로, 본 기술에 따른 반도체 장치는 전원과 직접적으로 연결되는 복수 개의 메인 패턴이 형성되는 메인 패턴 블록 및 상기 메인 패턴 블록의 주변에 형성되는 하나 이상의 더미 패턴 블록을 포함하고, 상기 하나 이상의 더미 패턴 블록 중 어느 하나의 더미 패턴 블록은 상기 메인 패턴 블록을 보호하기 위해 형성되는 보호부를 포함하는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 더미 패턴을 이용하는 반도체 장치에 관한 것이다.
최근 반도체 제품의 고집적화 및 고속 동작의 요구에 따라, 반도체 메모리 장치의 단위 셀을 구성하는 트랜지스터의 폭(width)과 길이(length)를 작게 형성하는 추세에 있다.
이와 같은 추세에 따라 트랜지스터의 게이트 길이가 감소하게 되고, 이에 따라 전원전압(VDD) 또는 접지전압(VSS)에 트랜지스터의 게이트가 직접 연결되는 경우가 발생한다.
이와 같이, 트랜지스터의 게이트에 전원전압(VDD) 또는 접지전압(VSS)이 직접 연결되는 경우에는 전원 노이즈(noise)에 의해 게이트 산화막(oxide)이 깨져 반도체 메모리 장치의 신뢰성이 저하되는 문제점이 있다.
본 발명의 실시예는 메인 패턴이 전원에 직접 연결되는 경우 메인 패턴의 주변에 형성되는 더미 패턴을 이용하여 상기 메인 패턴을 보호함으로써 반도체 장치의 신뢰성을 향상시킬 수 있도록 하는 반도체 장치를 제공하려는 것이다.
본 발명의 일실시예에 따른 반도체 장치는 전원과 직접적으로 연결되는 복수 개의 메인 패턴이 형성되는 메인 패턴 블록 및 상기 메인 패턴 블록의 주변에 형성되는 하나 이상의 더미 패턴 블록을 포함하고, 상기 하나 이상의 더미 패턴 블록 중 어느 하나의 더미 패턴 블록은 상기 메인 패턴 블록을 보호하기 위해 형성되는 보호부를 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 장치는 복수 개의 트랜지스터를 포함하는 메인 패턴 블록 및 상기 메인 패턴 블록의 주변에 형성되는 더미 패턴 블록을 포함하고, 상기 메인 패턴 블록의 상기 복수 개의 트랜지스터 중 하나 이상의 트랜지스터는 전원전압(VDD)과 직접적으로 연결되는 제1메탈라인 또는 접지전압(VSS)과 직접적으로 연결되는 제2메탈라인과 연결되고, 상기 더미 패턴 블록은 상기 메인 패턴 블록과 연결되는 제3메탈라인과 상기 제1메탈라인과 연결되는 제4메탈라인 또는 상기 제2메탈라인과 연결되는 제5메탈라인 중 하나 이상을 포함하는 것을 특징으로 한다.
본 기술은 메인 패턴 주변에 형성되는 더미 패턴을 이용하여 면적을 증가시키지 않고도 메인 패턴이 전원에 직접 연결되는 경우 발생할 수 있는 전원 노이즈를 저감시켜 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 전원전압의 노이즈를 감소시킬 수 있는 경우 설계되는 레이아웃도이다
도 2는 도 1의 A-A' 의 단면도이다.
도 3은 도 1의 일부 구성을 나타낸 회로도이다.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 접지전압의 노이즈를 감소시킬 수 있는 경우 설계되는 레이아웃도이다.
도 5는 도 4의 A-A' 의 단면도이다.
도 6은 도 4의 일부 구성을 나타낸 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 전원전압의 노이즈를 감소시킬 수 있는 경우 설계되는 레이아웃도이다
도 8은 도 7의 A-A' 의 단면도이다.
도 9는 도 7의 일부 구성을 나타낸 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 접지전압의 노이즈를 감소시킬 수 있는 경우 설계되는 레이아웃도이다.
도 11은 도 10의 A-A' 의 단면도이다.
도 12는 도 10의 일부 구성을 나타낸 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 메인 패턴 블록(110)과 더미 패턴 블록(120a, 120b)을 포함할 수 있다.
메인 패턴 블록(110)은 실제로 데이터의 저장에 사용되는 메인 셀들(미도시)이 형성되는 블록으로, 하나 이상의 액티브 영역(112, 113)과 상기 하나 이상의 액티브 영역(112, 113)을 가로지르는 게이트 영역(114)을 포함할 수 있다. 보다 자세히 설명하면, P형 기판(160) 내의 지정된 영역에 N-웰(150)이 형성되고, N-웰(150) 내에 형성된 P+ 액티브 영역(112)과 게이트 영역(114)이 피모스 트랜지스터(TR1)가 될 수 있고, N-웰(150)이 형성되지 않은 P형 기판(160) 내에 형성된 N+액티브 영역(113)과 게이트 영역(114)이 엔모스 트랜지스터(TR2)가 될 수 있다. 또한, 메인 패턴 블록(110)은 전원전압(VDD)과 연결되는 제1메탈라인(130)과 피모스 트랜지스터(TR1)을 직접적으로 연결되기 위한 제3메탈라인(111), 접지전압(VSS)과 연결되는 제2메탈라인(140)과 엔모스 트랜지스터(TR2)를 직접적으로 연결하기 위한 제4메탈라인(115), 더미 패턴 블록(120a)과 연결되기 위한 제5메탈라인(116) 및 P+ 액티브 영역(112)과 N+ 액티브 영역(113)을 연결하고 외부로 신호를 출력하기 위한 제6메탈라인(117)을 더 포함할 수 있다.
더미 패턴 블록(120a, 120b)은 상기 메인 패턴 블록(110)의 좌측에 형성되는 제1더미 패턴 블록(120a)과 메인 패턴 블록(110)의 우측에 형성되는 제2더미 패턴 블록(120b)을 포함할 수 있다.
제1더미 패턴 블록(120a)은, 도 2를 참조하면, N-웰(150) 내에 형성된 더미 P+ 액티브 영역(122)과 더미 P+ 액티브 영역(122)을 둘러싸는 형태로 형성된 제1더미게이트 영역(125) 및 N-웰(150)이 형성되지 않은 P형 기판(160) 내에 형성된 더미 N+ 액티브 영역(124)과 더미 N+ 액티브 영역(124)을 둘러싸는 형태로 형성된 제2더미게이트 영역(126)을 포함할 수 있다. 이러한 제1더미 패턴 블록(120a)은 전원전압(VDD)과 연결되는 제1메탈라인(130)과 직접적으로 연결되는 제7메탈라인(121), 더미 P+ 액티브 영역(122)와 더미 N+ 액티브 영역(126)을 연결하기 위한 제8메탈라인(123)을 더 포함할 수 있다. 이와 같은, 제1더미 패턴 블록(120a)을 도 3을 참조하여 회로도로 나타내면, 저항(R1)과 다이오드(D1)가 될 수 있다. 이와 같이, 기존의 제1더미 패턴 블록(120a)의 패턴을 이용하여 저항(R1)과 다이오드(D1)를 형성함으로써 면적을 증가시키지 않음과 동시에 상기 제7메탈라인(121)과 제8메탈라인(123)을 이용하여 또다른 전원 전달 경로를 형성함으로써 전원전압(VDD)과 직접적으로 연결됨으로 인해 발생할 수 있는 메인 패턴 블록(110)의 전원전압(VDD)에 의한 노이즈를 감소시킬 수 있다.
제2더미 패턴 블록(120b)은 데이터 저장에 사용되지 않은 더미 셀들(미도시)이 형성된다.
도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 메인 패턴 블록(410)과 더미 패턴 블록(420a, 420b)을 포함할 수 있다.
메인 패턴 블록(410)은 실제로 데이터의 저장에 사용되는 메인 셀들(미도시)이 형성되는 블록으로, 하나 이상의 액티브 영역(412, 413)과 상기 하나 이상의 액티브 영역(412, 413)을 가로지르는 게이트 영역(414)을 포함할 수 있다. 보다 자세히 설명하면, P형 기판(460) 내의 지정된 영역에 N-웰(450)이 형성되고, N-웰(450) 내에 형성된 P+ 액티브 영역(412)과 게이트 영역(414)이 피모스 트랜지스터(TR3)가 될 수 있고, N-웰(450)이 형성되지 않은 P형 기판(460) 내에 형성된 N+액티브 영역(413)과 게이트 영역(414)이 엔모스 트랜지스터(TR4)가 될 수 있다. 또한, 메인 패턴 블록(410)은 전원전압(VDD)과 연결되는 제1메탈라인(430)과 피모스 트랜지스터(TR3)을 직접적으로 연결되기 위한 제3메탈라인(411), 접지전압(VSS)과 연결되는 제2메탈라인(440)과 엔모스 트랜지스터(TR4)를 직접적으로 연결하기 위한 제4메탈라인(415), 더미 패턴 블록(420a)과 연결되기 위한 제5메탈라인(416) 및 P+ 액티브 영역(412)과 N+ 액티브 영역(413)을 연결하고 외부로 신호를 출력하기 위한 제6메탈라인(417)을 더 포함할 수 있다.
더미 패턴 블록(420a, 420b)은 상기 메인 패턴 블록(410)의 좌측에 형성되는 제1더미 패턴 블록(420a)과 메인 패턴 블록(410)의 우측에 형성되는 제2더미 패턴 블록(420b)을 포함할 수 있다.
제1더미 패턴 블록(420a)은, 도 5를 참조하면, N-웰(450) 내에 형성된 더미 P+ 액티브 영역(421)과 더미 P+ 액티브 영역(421)을 둘러싸는 형태로 형성된 제1더미게이트 영역(425) 및 N-웰(450)이 형성되지 않은 P형 기판(460) 내에 형성된 더미 N+ 액티브 영역(423)과 더미 N+ 액티브 영역(423)을 둘러싸는 형태로 형성된 제2더미게이트 영역(426)을 포함할 수 있다. 이러한 제1더미 패턴 블록(420a)은 더미 P+ 액티브 영역(421)와 더미 N+ 액티브 영역(423)을 연결하기 위한 제7메탈라인(422)과 접지전압(VSS)과 연결되는 제2메탈라인(440)과 연결하기 위한 제8메탈라인(424)을 더 포함할 수 있다. 이와 같은, 제1더미 패턴 블록(420a)을 도 6을 참조하여 회로도로 나타내면, 저항(R2)과 다이오드(D2)가 될 수 있다. 이와 같이, 기존의 제1더미 패턴 블록(420a)의 패턴을 이용하여 저항(R2)과 다이오드(D2)를 형성함으로써 면적을 증가시키지 않음과 동시에 상기 제7메탈라인(422)과 제8메탈라인(424)을 이용하여 또다른 전원 전달 경로를 형성함으로써 접지전압(VSS)과 직접적으로 연결됨으로 인해 발생할 수 있는 메인 패턴 블록(410)의 접지전압(VSS)에 의한 노이즈를 감소시킬 수 있다.
제2더미 패턴 블록(420b)은 데이터 저장에 사용되지 않은 더미 셀들(미도시)이 형성된다.
도 7을 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 메인 패턴 블록(710)과 더미 패턴 블록(720a, 720b)을 포함할 수 있다.
메인 패턴 블록(710)은 실제로 데이터의 저장에 사용되는 메인 셀들(미도시)이 형성되는 블록으로, 하나 이상의 액티브 영역(712, 713)과 상기 하나 이상의 액티브 영역(712, 713)을 가로지르는 게이트 영역(714)을 포함할 수 있다. 보다 자세히 설명하면, P형 기판(760)의 지정된 영역 내에 N-웰(750)이 형성되고, N-웰(750) 내에 형성된 P+ 액티브 영역(712)과 게이트 영역(714)이 피모스 트랜지스터(TR5)가 될 수 있고, N-웰(750)이 형성되지 않은 P형 기판(760) 내에 형성된 N+액티브 영역(713)과 게이트 영역(714)이 엔모스 트랜지스터(TR6)가 될 수 있다. 또한, 메인 패턴 블록(710)은 전원전압(VDD)과 연결되는 제1메탈라인(730)과 피모스 트랜지스터(TR5)을 직접적으로 연결되기 위한 제3메탈라인(711), 접지전압(VSS)과 연결되는 제2메탈라인(740)과 엔모스 트랜지스터(TR6)를 직접적으로 연결하기 위한 제4메탈라인(715), 더미 패턴 블록(720a)과 연결되기 위한 제5메탈라인(716) 및 P+ 액티브 영역(712)과 N+ 액티브 영역(713)을 연결하고 외부로 신호를 출력하기 위한 제6메탈라인(717)을 더 포함할 수 있다.
더미 패턴 블록(720a, 720b)은 상기 메인 패턴 블록(710)의 좌측에 형성되는 제1더미 패턴 블록(720a)과 메인 패턴 블록(710)의 우측에 형성되는 제2더미 패턴 블록(720b)을 포함할 수 있다.
제1더미 패턴 블록(720a)은, 도 8를 참조하면, N-웰(750) 내에 형성된 더미 P+ 액티브 영역(722)과 더미 P+ 액티브 영역(722)을 둘러싸는 형태로 형성된 제1더미게이트 영역(726) 및 N-웰(750)이 형성되지 않은 P형 기판(760) 내에 형성된 더미 N+ 액티브 영역(724)과 더미 N+ 액티브 영역(724)을 둘러싸는 형태로 형성된 제2더미게이트 영역(727)을 포함할 수 있다. 이러한 제1더미 패턴 블록(720a)은 전원전압(VDD)와 연결되는 제1메탈라인(730)과 연결하기 위한 제7메탈라인(721), 더미 P+ 액티브 영역(722)와 더미 N+ 액티브 영역(724)을 연결하기 위한 제8메탈라인(723) 및 접지전압(VSS)과 연결되는 제2메탈라인(740)과 연결하기 위한 제9메탈라인(725)을 더 포함할 수 있다. 여기서, 제9메탈라인(725)은 더미 N+ 액티브 영역(724)을 둘러싸는 제2더미게이트 영역(727)과도 콘택되어 하나의 트랜지스터 형태를 이룰 수 있다. 이와 같은, 제1더미 패턴 블록(720a)을 도 9를 참조하여 회로도로 나타내면, 저항(R3)과 다이오드로 동작하는 다이오드형 트랜지스터(TR7)가 될 수 있다. 이와 같이, 기존의 제1더미 패턴 블록(720a)의 패턴을 이용하여 저항(R3)과 다이오드형 트랜지스터(TR7)를 형성함으로써 면적을 증가시키지 않음과 동시에 상기 제7메탈라인(721)과 제8메탈라인(723) 및 제9메탈라인(725)을 이용하여 또다른 전원 전달 경로를 형성함으로써 전원전압(VDD)과 직접적으로 연결됨으로 인해 발생할 수 있는 메인 패턴 블록(710)의 전원전압(VSS)에 의한 노이즈를 감소시킬 수 있다.
제2더미 패턴 블록(720b)은 데이터 저장에 사용되지 않은 더미 셀들(미도시)이 형성된다.
도 10을 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 메인 패턴 블록(1010)과 더미 패턴 블록(1020a, 1020b)을 포함할 수 있다.
메인 패턴 블록(1010)은 실제로 데이터의 저장에 사용되는 메인 셀들(미도시)이 형성되는 블록으로, 하나 이상의 액티브 영역(1012, 1013)과 상기 하나 이상의 액티브 영역(1012, 1013)을 가로지르는 게이트 영역(1014)을 포함할 수 있다. 보다 자세히 설명하면, P형 기판(1060)의 지정된 영역 내에 N-웰(1050)이 형성되고, N-웰(1050) 내에 형성된 P+ 액티브 영역(1012)과 게이트 영역(1014)이 피모스 트랜지스터(TR8)가 될 수 있고, N-웰(1050)이 형성되지 않은 P형 기판(1060) 내에 형성된 N+액티브 영역(1013)과 게이트 영역(1014)이 엔모스 트랜지스터(TR9)가 될 수 있다. 또한, 메인 패턴 블록(1010)은 전원전압(VDD)과 연결되는 제1메탈라인(1030)과 피모스 트랜지스터(TR8)을 직접적으로 연결되기 위한 제3메탈라인(1011), 접지전압(VSS)과 연결되는 제2메탈라인(1040)과 엔모스 트랜지스터(TR9)를 직접적으로 연결하기 위한 제4메탈라인(1015), 더미 패턴 블록(1020a)과 연결되기 위한 제5메탈라인(1016) 및 P+ 액티브 영역(1012)과 N+ 액티브 영역(1013)을 연결하고 외부로 신호를 출력하기 위한 제6메탈라인(1017)을 더 포함할 수 있다.
더미 패턴 블록(1020a, 1020b)은 상기 메인 패턴 블록(1010)의 좌측에 형성되는 제1더미 패턴 블록(1020a)과 메인 패턴 블록(1010)의 우측에 형성되는 제2더미 패턴 블록(1020b)을 포함할 수 있다.
제1더미 패턴 블록(1020a)은, 도 11을 참조하면, N-웰(1050) 내에 형성된 더미 P+ 액티브 영역(1022)과 더미 P+ 액티브 영역(1022)을 둘러싸는 형태로 형성된 제1더미게이트 영역(1026) 및 N-웰(1050)이 형성되지 않은 P형 기판(1060) 내에 형성된 더미 N+ 액티브 영역(1024)과 더미 N+ 액티브 영역(1024)을 둘러싸는 형태로 형성된 제2더미게이트 영역(1027)을 포함할 수 있다. 이러한 제1더미 패턴 블록(1020a)은 전원전압(VDD)과 연결되는 제1메탈라인(1030)과 제1더미 패턴 블록(1020a)의 더미 P+ 액티브 영역(1022)와 연결되는 제7메탈라인(1021), 더미 P+ 액티브 영역(1022)와 더미 N+ 액티브 영역(1024)을 연결하기 위한 제8메탈라인(1023)과 접지전압(VSS)과 연결되는 제2메탈라인(1040)과 연결하기 위한 제9메탈라인(1025)을 더 포함할 수 있다. 여기서, 제7메탈라인(1021)은 더미 P+ 액티브 영역(1022)을 둘러싸는 제1더미게이트 영역(1026)과도 콘택되어 하나의 트랜지스터 형태를 이룰 수 있다. 이와 같은, 제1더미 패턴 블록(1020a)을 도 12를 참조하여 회로도로 나타내면, 저항(R4)과 다이오드형 트랜지스터(TR10)가 될 수 있다. 이와 같이, 기존의 제1더미 패턴 블록(1020a)의 패턴을 이용하여 저항(R4)과 다이오드형 트랜지스터(TR10)을 형성함으로써 면적을 증가시키지 않음과 동시에 상기 제7메탈라인(1021), 제8메탈라인(1023) 및 제9메탈라인(1025)을 이용하여 또다른 전원 전달 경로를 형성함으로써 접지전압(VSS)과 직접적으로 연결됨으로 인해 메인 패턴 블록(1010)에 접지전압(VSS)에 의한 노이즈를 감소시킬 수 있다.
제2더미 패턴 블록(1020b)은 데이터 저장에 사용되지 않은 더미 셀들(미도시)이 형성된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (16)

  1. 복수 개의 메인 패턴을 포함하고, 적어도 하나 이상의 상기 메인 패턴은 전원전압(VDD) 및 접지전압(VSS)를 포함하는 전원에 연결되도록 구성된 메인 패턴 블록; 및
    상기 메인 패턴 블록의 주변에 형성되는 하나 이상의 더미 패턴 블록을 포함하고,
    상기 하나 이상의 더미 패턴 블록 중 어느 하나의 더미 패턴 블록은 상기 메인 패턴 블록을 보호하기 위해 형성되는 보호부를 포함하며,
    상기 보호부는,
    더미 액티브 영역;
    상기 전원과 상기 더미 액티브 영역 사이를 연결하는 제1메탈라인; 및
    상기 더미 액티브 영역과 상기 메인 패턴 블록 사이를 연결하는 제2메탈라인을 포함하고,
    상기 전원은 상기 제1메탈라인, 상기 더미 액티브 영역 및 상기 제2메탈라인을 통해 상기 메인 패턴 블록으로 공급되는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 메인 패턴 블록은,
    피모스 트랜지스터와 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 보호부는,
    상기 전원전압(VDD)과 연결되는 저항과 상기 접지전압(VSS)와 연결되는 다이오드로 구성되고, 상기 저항 및 상기 다이오드는 상기 제1메탈라인, 상기 더미 액티브 영역 및 상기 제2메탈라인을 포함하는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 보호부는,
    상기 전원전압(VDD)와 연결되는 다이오드와 상기 접지전압(VSS)과 연결되는 저항으로 구성되고, 상기 다이오드 및 상기 저항은 상기 제1메탈라인, 상기 더미 액티브 영역 및 상기 제2메탈라인을 포함하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 보호부는,
    상기 전원전압(VDD)와 연결되는 저항과 상기 접지전압(VSS)와 연결되는 트랜지스터로 구성되고, 상기 저항 및 상기 트랜지스터는 상기 제1메탈라인, 상기 더미 액티브 영역 및 상기 제2메탈라인을 포함하는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 보호부는,
    상기 전원전압(VDD)와 연결되는 트랜지스터와 상기 접지전압(VSS)와 연결되는 저항으로 구성되고, 상기 트랜지스터 및 상기 저항은 상기 제1메탈라인, 상기 더미 액티브 영역 및 상기 제2메탈라인을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 복수 개의 트랜지스터를 포함하는 메인 패턴 블록; 및
    상기 메인 패턴 블록의 주변에 형성되고, 더미 액티브 영역을 구비하는 더미 패턴 블록을 포함하고,
    상기 메인 패턴 블록에서 상기 복수 개의 트랜지스터 중 하나 이상의 트랜지스터는 전원전압(VDD)과 연결된 제1메탈라인 또는 접지전압(VSS)과 연결된 제2메탈라인과 연결되며,
    상기 더미 패턴 블록은 상기 제1메탈라인과 연결되는 제4메탈라인 또는 상기 제2메탈라인과 연결되는 제5메탈라인 중 하나 이상을 포함하고, 상기 더미 패턴 블록은 제3메탈라인을 통해 상기 메인 패턴 블록의 상기 복수 개의 트랜지스터 중 하나 이상의 트랜지스터 게이트에 연결되며, 상기 더미 액티브 영역은 상기 제4메탈라인 또는 상기 제5메탈라인에 연결되고,
    상기 전원전압(VDD) 또는 상기 접지전압(VSS)은 상기 더미 패턴 블록 및 상기 제3메탈라인을 통해 상기 메인 패턴 블록의 상기 복수 개의 트랜지스터 중 하나 이상의 트랜지스터 게이트에 공급되는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 메인 패턴 블록은,
    P+ 액티브 영역과 상기 P+ 액티브 영역을 가로지르는 제1게이트 라인을 포함하는 피모스 트랜지스터;
    N+ 액티브 영역과 상기 제1게이트 라인이 상기 N+ 액티브 영역까지 연장되고 가로질러 형성되는 엔모스 트랜지스터;
    상기 제1메탈라인과 상기 피모스 트랜지스터를 연결하는 제6메탈라인;
    상기 제2메탈라인과 상기 엔모스 트랜지스터를 연결하는 제7메탈라인;
    상기 메인 패턴 블록과 상기 더미 패턴 블록을 연결하는 입력라인; 및
    상기 P+ 액티브 영역과 상기 N+ 액티브 영역을 연결하고, 외부로 신호를 출력하기 위한 출력라인;
    을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 더미 패턴 블록은,
    더미 P+ 액티브 영역;
    상기 더미 P+ 액티브 영역을 둘러싸는 제1더미게이트 영역;
    더미 N+ 액티브 영역;
    상기 더미 N+ 액티브 영역을 둘러싸는 제2더미게이트 영역;
    상기 더미 P+ 액티브 영역과 상기 제1메탈라인을 연결하는 제4메탈라인; 및
    상기 더미 P+ 액티브 영역과 상기 더미 N+ 액티브 영역을 연결하는 제8메탈라인;
    을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서, 상기 더미 패턴 블록은,
    상기 전원전압(VDD)과 연결되는 저항과 상기 접지전압(VSS)와 연결되는 다이오드로 구성되는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 더미 패턴 블록은,
    더미 P+ 액티브 영역;
    상기 더미 P+ 액티브 영역을 둘러싸는 제1더미게이트 영역;
    더미 N+ 액티브 영역;
    상기 더미 N+ 액티브 영역을 둘러싸는 제2더미게이트 영역;
    상기 더미 N+ 액티브 영역과 상기 제2메탈라인을 연결하는 5메탈라인; 및
    상기 더미 P+ 액티브 영역과 상기 더미 N+ 액티브 영역을 연결하는 제8메탈라인;
    을 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 더미 패턴 블록은,
    상기 전원전압(VDD)와 연결되는 다이오드와 상기 접지전압(VSS)과 연결되는 저항으로 구성되는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 더미 패턴 블록은,
    더미 P+ 액티브 영역;
    상기 더미 P+ 액티브 영역을 둘러싸는 제1더미게이트 영역;
    더미 N+ 액티브 영역;
    상기 더미 N+ 액티브 영역을 둘러싸는 제2더미게이트 영역;
    상기 더미 P+ 액티브 영역과 상기 제1메탈라인을 연결하는 제4메탈라인;
    상기 더미 P+ 액티브 영역과 상기 더미 N+ 액티브 영역을 연결하는 제8메탈라인; 및
    상기 더미 N+ 액티브 영역과 상기 제2메탈라인이 연결되는 제5메탈라인; 을 포함하고,
    상기 제4메탈라인은 상기 제1더미게이트 영역과 콘택되는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서, 상기 더미 패턴 블록은,
    상기 전원전압(VDD)와 연결되는 저항과 상기 접지전압(VSS)와 연결되는 트랜지스터로 구성되는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서, 상기 더미 패턴 블록은,
    더미 P+ 액티브 영역;
    상기 더미 P+ 액티브 영역을 둘러싸는 제1더미게이트 영역;
    더미 N+ 액티브 영역;
    상기 더미 N+ 액티브 영역을 둘러싸는 제2더미게이트 영역;
    상기 더미 P+ 액티브 영역과 상기 제1메탈라인을 연결하는 제4메탈라인;
    상기 더미 P+ 액티브 영역과 상기 더미 N+ 액티브 영역을 연결하는 제8메탈라인; 및
    상기 더미 N+ 액티브 영역과 상기 제2메탈라인이 연결되는 제5메탈라인; 을 포함하고,
    상기 제5메탈라인은 상기 제2더미게이트 영역과 콘택되는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 더미 패턴 블록은,
    상기 전원전압(VDD)와 연결되는 트랜지스터와 상기 접지전압(VSS)와 연결되는 저항으로 구성되는 반도체 장치.
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