TWI399844B - 晶片及其靜電放電保護元件 - Google Patents

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Description

晶片及其靜電放電保護元件
本發明是有關於靜電放電(electrostatic discharge,ESD)，且特別是有關於一種靜電放電保護元件。
一般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大出甚多。於實際使用環境中，各種來源的靜電放電可能會衝擊電子產品。當靜電放電發生時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。
為克服上述問題，一般須在電路中安排一些靜電放電保護電路，以有效隔離靜電放電電流而避免元件損毀。其中，矽控整流器(silicon-controlled rectifier,SCR)保護電路為一種常用之靜電放電保護電路。然而，目前矽控整流器保護電路在使用上會產生所謂的閂鎖(latch-up)現象。因此，如何解決矽控整流器之閂鎖現象為目前急需解決之問題。
本發明實施例提供一種靜電放電保護元件，可有效提高靜電放電保護元件的保持電壓，避免閂鎖效應。
依照本發明一實施例，提出一種靜電放電保護元件，包括一P型摻雜區、一N型摻雜區、一第一P+摻雜區、一第一N+摻雜區、一第二N+摻雜區以及一第三N+摻雜區。N型摻雜區位於P型摻雜區中。第一P+摻雜區位於N型摻雜區中，用以電性連接一焊墊。第一N+摻雜區位於P型摻雜區與N型摻雜區之間，且第一N+摻雜區之一部份位於N型摻雜區中，剩餘部分則位於P型摻雜區中。第二N+摻雜區位於P型摻雜區中，且位於N型摻雜區之外，第二N+摻雜區電性連接一第一電源軌線。另外，第三N+摻雜區位於P型摻雜區中，且位於N型摻雜區之外，第三N+摻雜區電性連接一第二電源軌線，其中第二N+摻雜區位於第一N+摻雜區與第三N+摻雜區之間。
依照本發明另一實施例，提出一種晶片，包含一核心電路、一第一電源軌線、一第二電源軌線以及圍繞核心電路的多個焊墊單元。其中各焊墊單元包括一焊墊以及一個前述的靜電放電保護元件，焊墊電性連接核心電路，而靜電放電保護元件配置於焊墊旁，且電性連接第一電源軌線與第二電源軌線。其中，每一焊墊單元中的靜電放電保護元件並聯設置於第一電源軌線與第二電源軌線之間。
依照本發明另一實施例，提出一種靜電放電保護元件，包括一第二電源軌線、一P型摻雜區、一N型摻雜區、一第一P+摻雜區、一焊墊、一第一N+摻雜區、一第二N+摻雜區、一第一電源軌線以及一第三N+摻雜區。第二電源軌線的電壓低於第一電源軌線的電壓。P型摻雜區電性連接第二電源軌線。N型摻雜區位於P型摻雜區中。第一P+摻雜區位於N型摻雜區。焊墊電性連接N型摻雜區與第一P+摻雜區。第一N+摻雜區位於P型摻雜區與N型摻雜區之間，且第一N+摻雜區之一部份位於N型摻雜區中，剩餘部分則位於P型摻雜區中。第二N+摻雜區位於P型摻雜區中，且位於N型摻雜區之外。第一電源軌線電性連接第二N+摻雜區。第三N+摻雜區電性連接第二電源軌線。其中第三N+摻雜區位於P型摻雜區中，且位於N型摻雜區之外，第二N+摻雜區則位於第一N+摻雜區與第三N+摻雜區之間。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下面將參考附圖詳細闡述本發明的實施例，附圖舉例說明了本發明的示範實施例，其中相同標號指示同樣或相似的元件。
圖1為依照本發明一實施例之晶片的示意圖。請參照圖1，晶片100包括多個與外部連接之焊墊單元102，以及與各個焊墊單元102電性連接的系統電壓軌線VDD和接地電壓軌線VSS。焊墊單元102例如可包含輸入輸出焊墊單元、系統電壓焊墊單元與接地焊墊單元。前述每一個焊墊單元102可各自具有一個焊墊與一個靜電放電保護元件。每一個靜電放電保護元件各自配置於對應的焊墊旁。系統電壓焊墊單元內的焊墊電性連接至第一電源軌線(例如系統電壓軌線VDD)，因此外部系統得以將系統電壓傳輸至系統電壓軌線VDD。接地焊墊單元內的焊墊電性連接至第二電源軌線(例如接地電壓軌線VSS)，因此外部系統得以將接地電壓傳輸至接地電壓軌線VSS。透過系統電壓軌線VDD與接地電壓軌線VSS的傳輸，外部系統得以將操作電能提供給核心電路104。輸入輸出焊墊單元內的焊墊I/O電性連接至核心電路104，因此外部系統得以將資料信號透過焊墊I/O傳輸至核心電路104，或是經由焊墊I/O獲得核心電路104所輸出的資料信號。
前述每一個焊墊單元102內部靜電放電保護元件的實現方式可以參照圖2A~2C、圖3、圖4、圖5A~5B與圖6A~6B的相關說明，其細節容後詳述。這些靜電放電保護元件各自電性連接至對應的一個焊墊，並且電性連接至系統電壓軌線VDD與接地電壓軌線VSS。以其中一個輸入輸出焊墊單元為例，當靜電放電事件發生在此輸入輸出焊墊單元的焊墊I/O時，此輸入輸出焊墊單元的靜電放電保護元件可以將大量的靜電電流即時地從焊墊I/O導引至系統電壓軌線VDD與/或接地電壓軌線VSS，以保護晶片100中的核心電路104。
圖2A為依照本發明之一實施例所繪示的靜電放電保護元件的電晶體佈局的上視示意圖。圖2B為繪示沿圖2A中的剖面線I-I’的剖面示意圖。請同時參照圖2A與圖2B，靜電放電保護元件200的電晶體佈局可包括：P型摻雜區202、N型摻雜區204、第一P+摻雜區206、第一N+摻雜區208、第二N+摻雜區210、第三N+摻雜區212、第二P+摻雜區214以及第四N+摻雜區216。其中，第一N+摻雜區208、第二N+摻雜區210、第三N+摻雜區212呈馬蹄狀圍繞第一P+摻雜區206。N型摻雜區204配置於P型摻雜區202中。P型摻雜區202可以是P型基底(substrate)，N型掺雜區204可為一N型井區。又例如，P型摻雜區202、N型摻雜區204可分別為一P型井區與一N型井區。熟習技藝者可以任何技術/製程來實現P型摻雜區202與N型摻雜區204，例如可以高電壓P型井區(High-Voltage P-Well,HVPW)來實現P型摻雜區202，而N型摻雜區204可以高電壓N型井區(high-voltage N-well,HVNW)或N型緩衝區(HVNMOS drain doping;NHDD)來實現。
第一P+摻雜區206配置於N型摻雜區204中，並電性連接至一焊墊I/O。第一N+摻雜區208可配置於P型摻雜區202與N型摻雜區204之間，且第一N+摻雜區208之一部份可位於P型摻雜區202中，剩餘部分則位於N型摻雜區204中。第二N+摻雜區210、第三N+摻雜區212可配置於P型摻雜區202中，且位於N型摻雜區204外，其中第二N+摻雜區210可位於第三N+摻雜區212與第一N+摻雜區208之間。第二N+摻雜區210與第三N+摻雜區212可分別經由接觸窗插塞(Contact)211與213電性連接第一電源軌線(例如系統電壓軌線VDD)與第二電源軌線(例如接地電壓軌線VSS)，其中第二電源軌線的電壓低於第一電源軌線的電壓。第二P+摻雜區214配置於P型摻雜區202中，且位於N型摻雜區204外，P型摻雜區202可透過第二P+摻雜區214電性連接接地電壓軌線VSS。前述第三N+摻雜區212位於第二P+摻雜區214與第二N+摻雜區210之間。於本實施例中，第二P+摻雜區214環繞於靜電放電保護元件200外圍而形成保護圈(guard ring)。第四N+摻雜區216則配置於N型摻雜區204中，鄰接第一P+摻雜區206，並電性連接焊墊I/O。另外，靜電放電保護元件200的佈局結構可更包括第一閘極結構G1與第二閘極結構G2，其中第一閘極結構G1與第二閘極結構G2可分別包含閘極與閘介電層。閘極結構G1與G2電性連接至接地電壓軌線VSS。
圖2C為依照本發明之另一實施例所繪示的靜電放電保護元件的電晶體佈局的上視示意圖。與圖2A之電晶體佈局的不同之處在於，靜電放電保護元件200’的第一N+摻雜區208、第二N+摻雜區210、第三N+摻雜區212呈環狀圍繞第一P+摻雜區206。然沿圖2C中的剖面線K-K’亦可得到與圖2B相同的剖面示意圖，其詳細的佈局結構與圖2B相同，在此不再贅述。以下將以圖2B的剖面示意圖對靜電放電保護元件進行說明。
圖3為依照圖2B實施例所述之靜電放電保護元件的等效電路圖。靜電放電保護電路300包括電晶體Q1、第一矽控整流器302(Silicon-Controlled Rectifier,SCR)以及第二矽控整流器304。請同時參照圖2B與圖3，電晶體Q1例如可為一N型金氧半電晶體(NMOS transistor)，此N型金氧半電晶體可由第二N+摻雜區210、第三N+摻雜區212、第二閘極結構G2以及P型摻雜區202構成。由於電晶體Q1的閘極與源極相連接，可使電晶體Q1在實質上等效於一個二極體。
第一矽控整流器302從陽極到陰極之結構依序為P、N、P、N，其可分別對應到圖2B中的第一P+摻雜區206、N型摻雜區204(更具體而言，可為N型摻雜區204與第一N+摻雜區208)、P型摻雜區202以及第二N+摻雜區210，而與第一矽控整流器302連接的N型金氧半電晶體Q2可由第一N+摻雜區208、第一閘極結構G1、第二N+摻雜區210以及P型摻雜區202所構成。另外，第二矽控整流器304從陽極到陰極之結構依序為P、N、P、N，其可分別對應到圖2B中的第一P+摻雜區206、N型摻雜區204、P型摻雜區202以及第三N+摻雜區212，而於第二矽控整流器304之N型摻雜區204與P型摻雜區202之間的N掺雜區則對應到第一N+摻雜區208。其中，焊墊I/O更透過一電阻IR電性連接至核心電路104。核心電路104代表欲保護之電路，其操作電源由系統電壓軌線VDD與接地電壓軌線VSS二條電源軌線供應。焊墊I/O可為核心電路104對外輸出/輸入訊號之連接點之一。
由上述可知，藉由共用第一P+摻雜區206、N型摻雜區204與P型摻雜區202，第一矽控整流器302與第二矽控整流器304可以被整合至圖2B所示之靜電放電保護元件200中。由於共用摻雜區206、204與202，因此可將靜電放電保護元件200的元件面積大幅縮減。
靜電放電保護元件之測試有幾種模式，分別為PD、PS、ND、NS、電壓源VDD端模式及電壓源VSS端模式。其中，PD模式為於焊墊輸入正的ESD電壓(正電荷)，而使系統電壓軌線VDD接地。ND模式為於焊墊輸入負的ESD電壓(負電荷)，而使系統電壓軌線VDD接地。PS模式為於焊墊輸入正的ESD電壓(正電荷)，而使接地電壓軌線VSS接地。NS模式為於焊墊輸入負的ESD電壓(負電荷)，而使接地電壓軌線VSS接地。另外，電壓源VDD端模式為於VDD焊墊輸入正的ESD電壓，而使接地電壓軌線VSS接地。電壓源VSS端模式為於VDD焊墊輸入負的ESD電壓，而使接地電壓軌線VSS接地。以下將配合圖2B以及圖3說明各個測試模式的動作情形，請同時參照圖2B以及圖3。
PS模式：當有正的ESD電壓(正電荷)由焊墊I/O進入時，正的ESD電壓可使第一N+摻雜區208與P型摻雜區202間的PN接面發生崩潰，進而使ESD電壓所引起的脈衝電流可依序流過第一P+摻雜區206、N型摻雜區204、第一N+摻雜區208、P型摻雜區202與第三N+摻雜區212(亦即依序流經第二矽控整流器304)，最後經由接觸窗插塞213與接地電壓軌線VSS而流出積體電路，以達到保護核心電路104的目的。此外，透過第四N+摻雜區216之配置，脈衝電流可更輕易地由第一P+摻雜區206流至N型摻雜區204(第一P+摻雜區206→ 第四N+摻雜區216→ N型摻雜區204)，再透過前述之路徑流出積體電路。前述脈衝電流除了可透過上述的電流路徑流向電壓軌線VSS而被引導出積體電路外，亦可直接透過第四N+摻雜區216流經N型摻雜區204、第一N+摻雜區208與P型摻雜區202，再透過P型摻雜區202中的第二P+摻雜區214流向接地電壓軌線VSS，以達到保護核心電路104的目的。其中N型摻雜區204可透過第四N+摻雜區216電性連接焊墊I/O。
NS模式：當有負的ESD電壓由焊墊I/O進入時，由於N型摻雜區204與P型摻雜區202間的PN接面為順向偏壓，因此焊墊I/O可透過第四N+摻雜區216、N型摻雜區204、P型摻雜區202與第二P+摻雜區214自接地電壓軌線VSS汲取電流，避免負的ESD電壓直接衝擊到核心電路104。
PD模式：當有正的ESD電壓由焊墊I/O進入時，由於此時系統電壓軌線VDD為接地，正的ESD電壓可使第一N+摻雜區208與P型摻雜區202間的PN接面發生崩潰，進而使正的ESD電壓所引起的脈衝電流可依序流過第一P+摻雜區206、N型摻雜區204、第一N+摻雜區208、P型摻雜區202與第二N+摻雜區210(亦即依序流經第一矽控整流器302)，最後由接觸窗插塞211與系統電壓軌線VDD流出積體電路，而達到保護核心電路104的目的。另外，正的ESD電壓所引起的脈衝電流亦可透過第四N+摻雜區216，流經N型摻雜區204、第一N+摻雜區208與P型摻雜區202，再透過P型摻雜區202中的第二N+摻雜區210流向系統電壓軌線VDD，以達到保護核心電路104的目的。
ND模式：當有負的ESD電壓由焊墊I/O進入時，由於此時系統電壓軌線VDD為接地，ESD電壓可使P型摻雜區202與第二N+摻雜區210之間的PN接面發生崩潰，使得焊墊I/O將透過第一矽控整流器302(也就是經由第四N+摻雜區216、N型摻雜區204、P型摻雜區202與第二N+摻雜區210)向系統電壓軌線VDD汲取電流。另外，電壓軌線VDD的高壓(相對於焊墊I/O的負ESD電壓而言)會耦合至閘極結構G1與G2，進而導通電晶體Q1和Q2。如此，焊墊I/O將透過第一矽控整流器302與電晶體Q2(也就是經由第四N+摻雜區216、N型摻雜區204、第一N+摻雜區208、P型摻雜區202與第二N+摻雜區210)向系統電壓軌線VDD汲取電流。汲取的電流亦可透過另一電流路徑，先流經被導通的電晶體Q1，再流經第二矽控整流器304(也就是從電壓軌線VDD經由第二N+摻雜區210、P型摻雜區202、第三N+摻雜區212、接觸窗插塞213、電壓軌線VSS、第二P+摻雜區214、P型摻雜區202、N型摻雜區204與第四N+摻雜區216)，最後流向焊墊I/O。
電壓源VDD端模式：當有正的ESD電壓出現在電壓源VDD端時，正的ESD電壓可使第二N+摻雜區210與第一P型摻雜區202間的PN接面發生崩潰，使ESD電壓產生的脈衝電流可透過第三N+摻雜區212及/或第二P+摻雜區214流向接地電壓軌線VSS，亦即脈衝電流可透過電晶體Q1將脈衝電流導引至接地電壓軌線VSS，達到保護核心電路104的目的。
電壓源VSS端模式：當有負的ESD電壓出現在電壓源VDD端時，由於此時接地電壓軌線VSS為接地，因此電晶體Q1所等效的二極體為順向偏壓的狀態。系統電壓軌線VDD可經由電晶體Q1自接地電壓軌線VSS汲取電流。也就是說，脈衝電流會從電壓軌線VSS經由第二P+摻雜區214、P型摻雜區202以及第二N+摻雜區210而流向電壓軌線VDD，以保護核心電路104不受到負的ESD電壓的衝擊。
在部分實施例中，靜電放電保護元件200可不包括第四N+摻雜區216。使用者可依實際情形所需選擇適用的實施方式來製造靜電放電保護元件200，以節省靜電放電保護元件200的生產成本。
表1係繪示圖2A靜電放電保護元件200經傳輸線脈衝(Transmission Line Pulsing；TLP)測試後之數據，其中進行測試之元件之尺寸為55μm*80μm。
由表1可看出，本實施例之靜電放電保護元件200的PS、ND以及VDD模式的保持電壓可分別提升至8.48V、6.74V以及6.44V，而一般電子裝置皆操作於3.3V以下，因此，上述之靜電放電保護元件可有效防止閂鎖效應(latch-up)，避免電子裝置燒毀。請再參考表1，雖然在PD模式下前述元件的保持電壓為2.52V，但由於電子裝置在操作時，電源軌線VDD傳輸供應電壓3.3V，也就是說，在系統正常運作的情況下，晶片100不會發生PD模式的靜電放電事件(因為電壓軌線VDD的電壓準位不會出現接地的情形)，因此利用本實施例的靜電放電保護元件200仍可有效防止閂鎖效應，而為晶片100提供良好的靜電放電保護功效。在NS模式下，靜電流是以順向偏壓的方向流經P型摻雜區202與N型摻雜區204之間的PN接面，而不會觸發第二矽控整流器304。類似地，在VSS模式下，靜電流是以順向偏壓的方向流經P型摻雜區202與第二N+摻雜區210之間的PN接面，而不會觸發矽控整流器302與304。
請再參考表1，上述實施例所述之靜電放電保護元件200的觸發電壓介於8~12V之間，可於靜電發生時，快速地導通靜電電荷。此外，前述實施例的靜電放電保護元件200在PS模式與PD模式下亦具有高的二次崩潰電流，具有優良的ESD能力。
表2係繪示上述實施例所述之靜電放電保護元件200的HBM(Human Body Mode)測試結果。由表2可知，當元件的尺寸為55μm*80μm，各種模式的HBM等級可達5~8KV，可符合多數靜電放電保護元件之要求。當尺寸進一步放大至55μm*132μm時，其HBM測試結果可達8KV。
圖4為依照圖1之晶片的靜電放電保護電路的示意圖。請同時參照圖1與圖4，靜電放電保護電路400與圖3之靜電放電保護電路300的不同之處在於，靜電放電保護電路400具有多個並聯的電晶體Q1。這是因為晶片100的各個焊墊I/O皆各自具有一個靜電放電保護電路300，且各個焊墊I/O對應的靜電放電保護電路300的電晶體Q1可被共同使用。因此每個焊墊I/O所對應的靜電放電保護電路300實質上可等效為具有多個並聯的電晶體Q1(如圖4之靜電放電保護電路400所示)。利用多個並聯的電晶體Q1可提高晶片100對靜電放電電壓的耐受能力，消除系統電壓軌線VDD上所產生的靜電放電電壓。由於圖1中每一個焊墊I/O可各自配置一個靜電放電保護電路300，使得系統電壓軌線VDD和接地電壓軌線VSS之間具有為數眾多且相互並聯的電晶體Q1可幫助提高靜電放電電壓的耐受能力(例如可提高二次崩潰電流)，因此可將電晶體Q1的元件面積縮減，且可不須在晶片100的周圍再另外設置電源箝位元件(power clamp device)。如此一來便可大幅地減少積體電路的面積，並減少生產的成本。
圖5A為依照本發明另一實施例之靜電放電保護元件的示意圖。圖5B為依照圖5A實施例所述之靜電放電保護元件的等效電路圖。請同時參照圖5A與圖5B。與圖2B、圖3相比，在本實施例中，靜電放電保護元件500更包括一電阻R1，耦接於接地電壓軌線VSS與閘極結構G1、G2之間。透過電阻R1的配置，可更容易拉高施於閘極結構G1、G2之電壓，使閘極結構G1與G2覆蓋的通道更易開啟，提高元件之靜電放電效果。請再參考圖5A~5B，應用本實施例者可以依其設計需求而以任何方式實現電阻R1，例如，電阻R1可為複晶矽電阻(poly resistor)、擴散電阻(diffusion resistor)或金屬氧化矽電晶體電阻(mos resistor)等。第二N+摻雜區210與電晶體Q1的閘極間形成一寄生電容C1(如圖5B所示)，此寄生電容C1可由兩部份的寄生電容串聯而成，第一部份為第二N+摻雜區210與P型摻雜區202構成之寄生電容，第二部份為第二閘極結構與其所覆蓋之P型摻雜區202構成之寄生電容。此寄生電容C1與電阻R1構成一個靜電放電偵測電路。在電壓源VDD端模式中，當系統電壓軌線VDD上出現一正ESD電壓時，此正ESD電壓會透過寄生電容C1耦合至電晶體Q1的閘極。此耦合至電晶體Q1閘極的脈衝電壓會使得電晶體Q1的通道開啟。如此，正的ESD電壓所造成的脈衝電流可從電壓軌線VDD流經電晶體Q1，流向接地電壓軌線VSS進而被引導出積體電路外。
圖6A為依照本發明另一實施例之靜電放電保護元件的示意圖。圖6B為依照圖6A實施例所述之靜電放電保護元件的等效電路圖。請同時參照圖6A與圖6B，在本實施例中，靜電放電保護元件600相較於靜電放電保護元件500更包括一電容C2，耦接於閘極結構G1與焊墊I/O之間。應用本實施例者可以依其設計需求而以任何方式實現電容C2，例如電容C2可為金屬-絕緣體-金屬電容器(MIM-type capacitor)。此電容C2與電阻R1構成一個靜電放電偵測電路。在PD模式中，當焊墊I/O輸入一正的ESD電壓時，此ESD電壓會透過電容C2而耦合至電晶體Q1與Q2的閘極，進而導通電晶體Q1與Q2。一般而言，導通電晶體Q1與Q2的速度通常會快於PN接面崩潰的速度。如此，正脈衝電壓所造成的脈衝電流可流經第一矽控整流器302、電晶體Q2(也就是流經第一P+摻雜區206、N型摻雜區204、第一N+摻雜區208與第二N+摻雜區210)而流向系統電壓軌線VDD進而被引導出積體電路外。
綜上所述，上述實施例利用第一P+摻雜區206、第一N+摻雜區208~第三N+摻雜區212的佈局結構，可拉長其所構成之矽控整流器中P+摻雜區214與N+摻雜區208間的距離，而使得靜電放電保護元件的保持電壓得以提高，進而避免閂鎖效應的發生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片
102‧‧‧焊墊單元
104‧‧‧核心電路
200、200’、500、600‧‧‧靜電放電保護元件
202‧‧‧P型摻雜區
204‧‧‧N型摻雜區
206‧‧‧第一P+摻雜區
208‧‧‧第一N+摻雜區
210‧‧‧第二N+摻雜區
211、213‧‧‧接觸窗插塞
212‧‧‧第三N+摻雜區
214‧‧‧第二P+摻雜區
216‧‧‧第四N+摻雜區
300、400‧‧‧靜電放電保護電路
302‧‧‧第一矽控整流器
304‧‧‧第二矽控整流器
R1、IR‧‧‧電阻
C1‧‧‧寄生電容
C2‧‧‧電容
Q1、Q2‧‧‧電晶體
VDD‧‧‧系統電壓軌線
VSS‧‧‧接地電壓軌線
G1‧‧‧第一閘極結構
G2‧‧‧第二閘極結構
I/O‧‧‧焊墊
圖1為依照本發明一實施例之晶片的示意圖。
圖2A為依照本發明之一實施例所繪示的靜電放電保護元件的電晶體佈局的上視示意圖。
圖2B為繪示沿圖2A中的剖面線I-I’的剖面示意圖。圖2C為依照本發明之另一實施例所繪示的靜電放電保護元件的電晶體佈局的上視示意圖。
圖3為依照圖2B實施例所述之靜電放電保護元件的等效電路圖。
圖4為依照圖1之晶片的靜電放電保護電路的示意圖。
圖5A為依照本發明另一實施例之靜電放電保護元件的示意圖。
圖5B為依照圖5A實施例所述之靜電放電保護元件的等效電路圖。
圖6A為依照本發明另一實施例之靜電放電保護元件的示意圖。
圖6B為依照圖6A實施例所述之靜電放電保護元件的等效電路圖。
202‧‧‧P型摻雜區
204‧‧‧N型摻雜區
206‧‧‧第一P+摻雜區
208‧‧‧第一N+摻雜區
210‧‧‧第二N+摻雜區
211、213‧‧‧接觸窗插塞
212‧‧‧第三N+摻雜區
214‧‧‧第二P+摻雜區
216‧‧‧第四N+摻雜區
VDD‧‧‧系統電壓軌線
VSS‧‧‧接地電壓軌線
G1‧‧‧第一閘極結構
G2‧‧‧第二閘極結構
I/O‧‧‧焊墊

Claims (16)

  1. 一種靜電放電保護元件，包括：一P型摻雜區；一N型摻雜區，位於該P型摻雜區中；一第一P+摻雜區，位於該N型摻雜區，用以電性連接一焊墊；一第一N+摻雜區，位於該P型摻雜區與該N型摻雜區之間，且該第一N+摻雜區之一部份位於該N型摻雜區中，剩餘部分則位於該P型摻雜區中；一第二N+摻雜區，位於該P型摻雜區中，且位於該N型摻雜區之外，該第二N+摻雜區電性連接一第一電源軌線；一第三N+摻雜區，位於該P型摻雜區中，且位於該N型摻雜區之外，該第三N+摻雜區電性連接一第二電源軌線，其中該第二N+摻雜區位於該第一N+摻雜區與該第三N+摻雜區之間；一第一閘極結構，位於該P型摻雜區之上且在該第一N+掺雜區與該第二N+掺雜區之間，且電性連接該第二電源軌線，該第一閘極結構、該第一N+掺雜區、該第二N+摻雜區與該P型摻雜區構成一N型金氧半電晶體；以及一第二閘極結構，位於該P型摻雜區之上且在該第二N+掺雜區與該第三N+摻雜區之間，且電性連接該第二電源軌線，該第二閘極結構、該第二N+掺雜區、該第三N+摻雜區與該P型摻雜區構成一N型金氧半電晶體。
  2. 如申請專利範圍第1項所述之靜電放電保護元件，其中該P型摻雜區為一P型井區。
  3. 如申請專利範圍第1項所述之靜電放電保護元件，其中該N 型摻雜區為一N型井區、高壓N型井或N型緩衝區。
  4. 如申請專利範圍第1項所述之靜電放電保護元件，更包括：一電阻，其第一端耦接於該第二電源軌線，該電阻之第二端耦接至該第一閘極結構與該第二閘極結構。
  5. 如申請專利範圍第4項所述之靜電放電保護元件，更包括：一電容，其第一端耦接至該焊墊，該電容的第二端耦接至該電阻的第二端。
  6. 如申請專利範圍第1項所述之靜電放電保護元件，更包括一第二P+摻雜區，該第二P+摻雜區位於該P型摻雜區中，該P型摻雜區透過該第二P+摻雜區電性連接該第二電源軌線。
  7. 如申請專利範圍第1項所述之靜電放電保護元件，更包括一第四N+摻雜區，位於該N型摻雜區中，且鄰接該第一P+摻雜區。
  8. 如申請專利範圍第1項所述之靜電放電保護元件，其中該第一、該第二以及該第三N+掺雜區呈馬蹄狀圍繞該第一P+摻雜區。
  9. 如申請專利範圍第1項所述之靜電放電保護元件，其中該第一、該第二以及該第三N+掺雜區呈環狀圍繞該第一P+摻雜區。
  10. 一晶片，包含：一核心電路；一第一電源軌線；一第二電源軌線；複數個焊墊單元，圍繞該核心電路，各該焊墊單元包括：一焊墊，電性連接該核心電路；以及如申請專利範圍第1項所述之一靜電放電保護元件，配置於該焊墊旁，且電性連接該第一電源軌線與該第二電源軌線； 其中，每一該些焊墊單元中的該靜電放電保護元件並聯設置於該第一電源軌線與該第二電源軌線之間。
  11. 一種靜電放電保護元件，包括：一第二電源軌線；一P型摻雜區，電性連接該第二電源軌線；一N型摻雜區，位於該P型摻雜區；一第一P+摻雜區，位於該N型摻雜區；一焊墊，電性連接該N型摻雜區與該第一P+摻雜區；一第一N+摻雜區，位於該P型摻雜區與該N型摻雜區之間，且該第一N+摻雜區之一部份位於該N型摻雜區中，剩餘部分則位於該P型摻雜區中；一第二N+摻雜區，位於該P型摻雜區中，且位於該N型摻雜區之外；一第一電源軌線，電性連接該第二N+摻雜區，其中，該第二電源軌線的電壓低於該第一電源軌線的電壓；以及一第三N+摻雜區，電性連接該第二電源軌線，其中該第三N+摻雜區位於該P型摻雜區中，且位於該N型摻雜區之外，該第二N+摻雜區位於該第一N+摻雜區與該第三N+摻雜區之間。
  12. 如申請專利範圍第11項所述之靜電放電保護元件，更包含一第二P+摻雜區，該第二P+摻雜區位於該P型摻雜區中，該P型摻雜區透過該第二P+摻雜區電性連接該第二電源軌線。
  13. 如申請專利範圍第11項所述之靜電放電保護元件，更包含一第四N+摻雜區，位於該N型摻雜區中，且鄰接該第一P+摻雜區，該N型摻雜區透過該第四N+摻雜區電性連接該焊墊。
  14. 如申請專利範圍第11項所述之靜電放電保護元件，更包括一第一閘極結構與一第二閘極結構，位於該P型摻雜區之上，且電性連接該第二電源軌線，該第一閘極位於該第一N+掺雜區與該第二N+掺雜區之間，該第二閘極結構位於該第二N+掺雜區與該第三N+摻雜區之間。
  15. 如申請專利範圍第14項所述之靜電放電保護元件，更包括：一電阻，其第一端耦接於該第二電源軌線，該電阻之第二端耦接至該第一閘極結構與該第二閘極結構。
  16. 如申請專利範圍第15項所述之靜電放電保護元件，更包括：一電容，其第一端耦接至該焊墊，該電容的第二端耦接至該電阻的第二端。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8377754B1 (en) * 2011-10-10 2013-02-19 International Business Machines Corporation Stress enhanced junction engineering for latchup SCR
TWI469251B (zh) 2012-08-22 2015-01-11 Realtek Semiconductor Corp 一種電子裝置
TWI538154B (zh) * 2013-10-23 2016-06-11 美商微晶片科技公司 晶片與靜電放電保護元件及其製造方法
KR102148236B1 (ko) * 2013-12-02 2020-08-26 에스케이하이닉스 주식회사 반도체 장치
TW201614800A (en) * 2014-10-09 2016-04-16 Advanced Analog Technology Inc Integrated circuit device and electrostatic protection device thereof
TWI553822B (zh) * 2015-06-25 2016-10-11 台灣類比科技股份有限公司 積體電路及其具自我靜電保護的輸出緩衝器佈局結構
TWI632686B (zh) * 2017-01-20 2018-08-11 通嘉科技股份有限公司 可耐受靜電放電事件之高壓半導體元件
US10242978B1 (en) 2017-10-26 2019-03-26 Nanya Technology Corporation Semiconductor electrostatic discharge protection device
US10930650B2 (en) 2018-06-28 2021-02-23 Stmicroelectronics International N.V. Latch-up immunization techniques for integrated circuits
CN111725202B (zh) * 2019-03-20 2023-03-24 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells
CN117316929A (zh) * 2022-06-24 2023-12-29 长鑫存储技术有限公司 静电保护结构、芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183879A1 (en) * 2002-04-02 2003-10-02 Wang Albert Zihui Bonding pad-oriented all-mode esd protection structure
US20070018193A1 (en) * 2005-07-21 2007-01-25 Industrial Technology Research Institute Initial-on SCR device for on-chip ESD protection
TW200945554A (en) * 2008-04-30 2009-11-01 Freescale Semiconductor Inc Multi-voltage electrostatic discharge protection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939616A (en) 1988-11-01 1990-07-03 Texas Instruments Incorporated Circuit structure with enhanced electrostatic discharge protection
US4896243A (en) 1988-12-20 1990-01-23 Texas Instruments Incorporated Efficient ESD input protection scheme
US5465189A (en) 1990-03-05 1995-11-07 Texas Instruments Incorporated Low voltage triggering semiconductor controlled rectifiers
US5959820A (en) 1998-04-23 1999-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Cascode LVTSCR and ESD protection circuit
TW511269B (en) 2001-03-05 2002-11-21 Taiwan Semiconductor Mfg Silicon-controlled rectifier device having deep well region structure and its application on electrostatic discharge protection circuit
US6946690B1 (en) 2001-03-21 2005-09-20 National Semiconductor Corporation High holding voltage ESD protection structure and method
US6788507B2 (en) 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
US20040100746A1 (en) 2002-11-21 2004-05-27 Industrial Technology Research Institute. Silocon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection
US7202114B2 (en) 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
US7542253B2 (en) 2004-06-02 2009-06-02 National Chiao Tung University Silicon controlled rectifier for the electrostatic discharge protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183879A1 (en) * 2002-04-02 2003-10-02 Wang Albert Zihui Bonding pad-oriented all-mode esd protection structure
US20070018193A1 (en) * 2005-07-21 2007-01-25 Industrial Technology Research Institute Initial-on SCR device for on-chip ESD protection
TW200945554A (en) * 2008-04-30 2009-11-01 Freescale Semiconductor Inc Multi-voltage electrostatic discharge protection

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Lateral SCR Devices with Low-Voltage High-Current Triggering Characteristics for Output ESD Protection in Submicron CMOS Technology, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 45, NO. 4, APRIL 1998 *

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