CN117316929A - 静电保护结构、芯片 - Google Patents

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Abstract

本公开涉及半导体技术领域，提供一种静电保护结构和芯片，静电保护结构包括：半导体衬底、N型阱、P型阱、第一N型掺杂部、第一P型掺杂部、第二P型掺杂部、第二N型掺杂部。N型阱、P型阱位于半导体衬底内；第一N型掺杂部、第二P型掺杂部位于P型阱内，第一P型掺杂部、第二N型掺杂部位于N型阱内。第一N型掺杂部为“T”型结构，第一P型掺杂部为“U”型结构，第一N型掺杂部的部分结构位于第一P型掺杂部的“U”型口内。第二P型掺杂部位于第一N型掺杂部远离第一P型掺杂部的一侧，第二N型掺杂部位于第一P型掺杂部远离第一N型掺杂部的一侧。第二P型掺杂部和第二N型掺杂部电连接。该静电保护结构具有较小的尺寸。

Description

静电保护结构、芯片
技术领域
本公开涉及半导体技术领域，尤其涉及一种静电保护结构、芯片。
背景技术
芯片中一般需要设置有静电保护电路ESD(Electro-Static discharge)，静电保护电路用于释放芯片中的静电以避免芯片中的核心电路在静电作用下损坏。
相关技术中，用于形成静电保护电路的静电保护结构的版图面积较大，从而不利于芯片的设计。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种静电保护结构，其中，所述静电保护结构包括：半导体衬底、N型阱、P型阱、第一N型掺杂部、第一P型掺杂部、第二P型掺杂部、第二N型掺杂部。所述N型阱位于所述半导体衬底内；所述P型阱位于所述半导体衬底内。所述第一N型掺杂部位于所述P型阱内，所述第一N型掺杂部包括相连接第一延伸部和第二延伸部；其中，所述第一延伸部在目标投影面上的正投影沿第一方向延伸，所述第二延伸部在所述目标投影面上的正投影沿第二方向延伸，所述目标投影面与所述半导体衬底所在平面平行，所述第一方向和所述第二方向相交。所述第一P型掺杂部位于所述N型阱内，所述第一P型掺杂部包括第三延伸部、第四延伸部、连接于所述第三延伸部和所述第四延伸部之间的第五延伸部；其中，所述第三延伸部、所述第四延伸部在所述目标投影面上的正投影均沿所述第二方向延伸，且所述第二延伸部在所述目标投影面上的正投影位于所述第三延伸部在所述目标投影面上的正投影和所述第四延伸部在所述目标投影面上的正投影之间，所述第五延伸部在所述目标投影面上的正投影位于所述第二延伸部在所述目标投影面上的正投影远离所述第一延伸部在所述目标投影面上的正投影的一侧。第二P型掺杂部位于所述P型阱内，所述第二P型掺杂部在所述目标投影面上的正投影沿所述第一方向延伸，且位于所述第一N型掺杂部在所述目标投影面上的正投影远离所述第一P型掺杂部在所述目标投影面上的正投影的一侧。第二N型掺杂部位于所述N型阱内，所述第二N型掺杂部在所述目标投影面上的正投影沿所述第一方向延伸，且位于所述第一P型掺杂部在所述目标投影面上的正投影远离所述第一N型掺杂部在所述目标投影面上正投影的一侧；所述第二P型掺杂部和所述第二N型掺杂部电连接。
本公开一种示例性实施例中，所述静电保护结构还包括：第三N型掺杂部、第三P型掺杂部。所述第三N型掺杂部位于所述P型阱内，所述第三N型掺杂部在所述目标投影面上的正投影与所述第一N型掺杂部在所述目标投影面上的正投影在所述第一方向上间隔设置；其中，所述第三N型掺杂部包括相连接第六延伸部和第七延伸部，所述第六延伸部在目标投影面上的正投影沿所述第一方向延伸，所述第七延伸部在所述目标投影面上的正投影沿所述第二方向延伸。所述第三P型掺杂部位于所述N型阱内，所述第三P型掺杂部在所述目标投影面上的正投影与所述第一P型掺杂部在所述目标投影面上的正投影在所述第一方向上间隔设置；其中，所述第三P型掺杂部包括第八延伸部、第九延伸部、连接于所述第八延伸部和所述第九延伸部之间的第十延伸部，所述第八延伸部、所述第九延伸部在所述目标投影面上的正投影均沿所述第二方向延伸，且所述第七延伸部在所述目标投影面上的正投影位于所述第八延伸部在所述目标投影面上的正投影和所述第九延伸部在所述目标投影面上的正投影之间，所述第十延伸部在所述目标投影面上的正投影位于所述第七延伸部在所述目标投影面上的正投影远离所述第六延伸部在所述目标投影面上的正投影的一侧。所述第二P型掺杂部在所述目标投影面上的正投影位于所述第三N型掺杂部在所述目标投影面上的正投影远离所述第三P型掺杂部在所述目标投影面上的正投影的一侧；所述第二N型掺杂部在所述目标投影面上的正投影位于所述第三P型掺杂部在所述目标投影面上的正投影远离所述第三N型掺杂部在所述目标投影面上的正投影的一侧。
本公开一种示例性实施例中，所述第一延伸部的部分结构和所述第三延伸部的至少部分结构在所述第二方向上相对设置，所述第一延伸部的部分结构和所述第四延伸部的至少部分结构在所述第二方向上相对设置；所述第六延伸部的部分结构和所述第八延伸部的至少部分结构在所述第二方向上相对设置，所述第六延伸部的部分结构和所述第九延伸部的至少部分结构在所述第二方向上相对设置。
本公开一种示例性实施例中，所述P型阱包括：第一阱区、第二阱区、第三阱区，所述第一阱区在所述目标投影面上的正投影沿所述第一方向延伸；第二阱区与所述第一阱区连接，所述第二阱区在所述目标投影面上的正投影沿所述第二方向延伸；第三阱区与所述第一阱区连接，所述第三阱区在所述目标投影面上的正投影沿所述第二方向延伸，且所述第三阱区在所述目标投影面上的正投影和所述第二阱区在所述目标投影面上的正投影位于所述第一阱区在所述目标投影面上的正投影的同一侧；其中，所述第一延伸部、第六延伸部、第二P型掺杂部位于所述第一阱区，所述第二延伸部位于所述第二阱区，所述第七延伸部位于所述第三阱区。
本公开一种示例性实施例中，所述第一延伸部和所述第二P型掺杂部的部分结构在所述第二方向上相对设置，所述第六延伸部和所述第二P型掺杂部的部分结构在所述第二方向上相对设置；所述第五延伸部和所述第二N型掺杂部的部分结构在所述第二方向上相对设置，所述第十延伸部和所述第二N型掺杂部的部分结构在所述第二方向上相对设置。
本公开一种示例性实施例中，所述N型阱在所述目标投影面上的正投影环绕所述P型阱在所述目标投影面上的正投影；所述半导体衬底为P型半导体衬底，所述静电保护结构还包括：N型深阱，所述N型深阱隔离于所述半导体衬底和所述P型阱之间。
本公开一种示例性实施例中，所述静电保护结构还包括：环形掺杂部，所述环形掺杂部在所述目标投影面上的正投影环绕所述N型阱在所述目标投影面上的正投影、所述P型阱在所述目标投影面上的正投影；所述环形掺杂部的掺杂类型和所述半导体衬底的掺杂类型相同。
根据本公开的一个方面，提供一种芯片，其中，所述芯片包括上述的静电保护结构。
本公开一种示例性实施例中，所述芯片包括第一端和第二端，所述第一端连接所述第一N型掺杂部，所述第二端连接所述第一P型掺杂部。
本公开一种示例性实施例中，所述芯片包括高电平电源端、低电平电源端、信号传输端；所述第一端为所述高电平电源端，所述第二端为所述信号传输端；或，所述第一端为所述信号传输端，所述第二端为所述低电平电源端；或，所述第一端为所述高电平电源端，所述第二端为所述低电平电源端。
本公开一种示例性实施例中，所述芯片包括低电平电源端、信号传输端；当所述静电保护结构包括第三P型掺杂部和第三N型掺杂部时，所述信号传输端连接所述第一P型掺杂部和所述第三N型掺杂部，所述低电平电源端连接所述第一N型掺杂部和所述第三P型掺杂部。
本公开一种示例性实施例中，所述信号传输端包括信号输出端和信号输入端，所述芯片包括多个所述静电保护结构，多个所述静电保护结构包括：第一静电保护结构、第二静电保护结构，所述第一静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端，所述第一静电保护结构的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端；所述第二静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端，所述第二静电保护结构的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端。
本公开一种示例性实施例中，所述芯片包括高电平电源端、低电平电源端、信号传输端；当所述静电保护结构包括第三P型掺杂部和第三N型掺杂部时，所述信号传输端连接所述第一P型掺杂部和所述第三N型掺杂部，所述高电平电源端连接所述第一N型掺杂部，所述低电平电源端连接所述第三P型掺杂部。
本公开一种示例性实施例中，所述信号传输端包括信号输出端和信号输入端，所述芯片包括多个所述静电保护结构，多个所述静电保护结构包括：第一静电保护结构、第二静电保护结构，所述第一静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端，所述第一静电保护结构的第一N型掺杂部连接所述高电平电源端，所述第一静电保护结构的第三P型掺杂部连接所述低电平电源端；所述第二静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端，所述第二静电保护结构的第一N型掺杂部连接所述高电平电源端，所述第二静电保护结构的第三P型掺杂部连接所述低电平电源端。
本公开一种示例性实施例中，所述芯片为动态随机存取存储器或静态随机存取存储器。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开静电保护电路一种示例性实施例中的等效电路图；
图2为本公开静电保护结构一种示例性实施例的结构示版图；
图3为图2中阱区的结构版图；
图4为图2中掺杂部的结构版图；
图5为图2所示静电保护结构沿虚线AA的剖视图；
图6为图2中深阱的结构版图；
图7为本公开芯片一种示例性实施例中的结构示意图；
图8为本公开芯片另一种示例性实施例中的结构示意图；
图9为本公开芯片一种示例性实施例中钳位电路的结构示意图；
图10为本公开芯片另一种示例性实施例中钳位电路的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体位于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
本示例性实施例首先提供一种静电保护电路，如图1所示，为本公开静电保护电路一种示例性实施例中的等效电路图。该静电保护电路可以包括PNP型三极管Q1、NPN型三极管Q2、第一二极管D1、第二二极管D2。PNP型三极管Q1的发射极连接第一信号端V1，PNP型三极管Q1的基极和集电极连接节点K；NPN型三极管Q2的发射极连接第二信号端V2，NPN型三极管Q2的基极和集电极连接节点K；第一二极管D1的阳极连接第一信号端V1，第一二极管D1的阴极连接节点K；第二二极管D2的阳极连接节点K，第二二极管D2的阴极连接第二信号端V2。
该静电保护电路可以将第一信号端V1的静电快速释放到第二信号端V2。当第一信号端V1出现静电时，第一二极管D1和第二二极管D2首先导通。在第一二极管D1自身阻抗的作用下，第一信号端V1和节点K之间产生电压差，第一信号端V1和节点K之间的电压差触发PNP三极管Q1导通；在第二二极管D2自身阻抗的作用下，第二信号端V2和节点K之间产生电压差，第二信号端V2和节点K之间的电压差触发NPN三极管Q2导通。由于第一二极管D1和第二二极管D2的阈值电压较小，从而该静电保护电路可以具有较小的触发电压。
如图2-5所示，图2为本公开静电保护结构一种示例性实施例的结构版图，图3为图2中阱区的结构版图，图4为图2中掺杂部的结构版图，图5为图2所示静电保护结构沿虚线AA的剖视图。所述静电保护结构可以包括：半导体衬底Psub、N型阱NW、P型阱PW、第一N型掺杂部N1、第一P型掺杂部P1、第二P型掺杂部P2、第二N型掺杂部N2。所述N型阱NW位于所述半导体衬底Psub内；所述P型阱PW位于所述半导体衬底Psub内。所述第一N型掺杂部N1位于所述P型阱PW内，所述第一N型掺杂部N1包括相连接的第一延伸部N11和第二延伸部N12；其中，所述第一延伸部N11在目标投影面上的正投影可以沿第一方向X延伸，所述第二延伸部N12在所述目标投影面上的正投影可以沿第二方向Y延伸，所述目标投影面与所述半导体衬底Psub所在平面平行，所述第一方向X和所述第二方向Y相交，例如，第一方向X和第二方向Y可以垂直。所述第一P型掺杂部P1位于所述N型阱NW内，所述第一P型掺杂部P1包括第三延伸部P13、第四延伸部P14、连接于所述第三延伸部P13和所述第四延伸部P14之间的第五延伸部P15；其中，所述第三延伸部P13、所述第四延伸部P14在所述目标投影面上的正投影均沿所述第二方向Y延伸，且所述第二延伸部N12在所述目标投影面上的正投影位于所述第三延伸部P13在所述目标投影面上的正投影和所述第四延伸部P14在所述目标投影面上的正投影之间，所述第五延伸部P15在所述目标投影面上的正投影位于所述第二延伸部N12在所述目标投影面上的正投影远离所述第一延伸部N11在所述目标投影面上的正投影的一侧。第二P型掺杂部P2位于所述P型阱PW内，所述第二P型掺杂部P2在所述目标投影面上的正投影沿所述第一方向X延伸，且位于所述第一N型掺杂部N1在所述目标投影面上的正投影远离所述第一P型掺杂部P1在所述目标投影面上的正投影的一侧。第二N型掺杂部N2位于所述N型阱NW内，所述第二N型掺杂部N2在所述目标投影面上的正投影沿所述第一方向X延伸，且位于所述第一P型掺杂部P1在所述目标投影面上的正投影远离所述第一N型掺杂部N1在所述半导体衬底Psub所在平面的正投影的一侧；所述第二P型掺杂部P2和所述第二N型掺杂部N2电连接。
图2所示静电保护结构可以包括图1所示的静电保护电路。其中，第一P型掺杂部P1可以用于形成PNP三极管Q1的发射极，N型阱NW可以用于形成PNP三极管Q1的基极，P型阱可以用于形成PNP三极管Q1的集电极；第一N型掺杂部N1可以用于形成NPN三极管Q2的发射极，P型阱PW可以用于形成NPN三极管Q2的基极，N型阱NW可以用于形成NPN三极管Q2的集电极；第一P型掺杂部P1可以用于形成第一二极管D1的阳极，N型阱NW可以用于形成第一二极管D1的阴极；P型阱PW可以用于形成第二二极管D2的阳极，第一N型掺杂部N1可以用于形成第二二极管D2的阴极。第二P型掺杂部P2和第二N型掺杂部N2电连接，以连接N型阱NW和P型阱PW，从而可以连接第一二极管D1的阴极和第二二极管D2的阳极。
本示例性实施例中，第二P型掺杂部P2和第二N型掺杂部N2可以通过导电线Line连接，导电线Line可以形成于半导体衬底的表面。
如图2-5所示，本示例性实施例中，第一N型掺杂部N1为“T”型结构，第一P型掺杂部P1为“U”型结构，第一N型掺杂部N1的第二延伸部N12插设于第一P型掺杂部P1的“U”型口内。本示例性实施例中，第一延伸部N11、第二延伸部N12共同形成NPN三极管Q2的发射极；第三延伸部P13、第四延伸部P14、第五延伸部P15共用形成PNP三极管Q1的发射极。相较于相关技术中将N型掺杂部和P型掺杂部设置为条形，该设置可以在有限的空间内增加PNP三极管Q1和NPN三极管Q2的有效尺寸，从而提高PNP三极管Q1和NPN三极管Q2所形成导电通道释放静电的速度、同时降低触发电压。此外，本示例性实施例中，第二N型掺杂部N2在目标投影面上的正投影和第二P型掺杂部P2在目标投影面上的正投影均沿第一方向X延伸，且第二P型掺杂部P2和第二N型掺杂部分别设置于PNP三极管Q1、NPN三极管Q2在第二方向Y上的两侧，该设置可以进一步降低静电保护结构在第一方向X上的尺寸。
需要说明的是，半导体衬底Psub所在平面可以理解为，半导体衬底Psub背离第一N型掺杂部N1一侧的侧面所在的平面。本示例性实施例中，半导体衬底Psub可以为P型半导体衬底，本示例性实施例中形成于P型半导体衬底Psub中的P型阱可以由P型半导体衬底Psub的部分结构直接形成，即形成P型阱时可以不需要再对P型半导体衬底Psub进行掺杂。应该理解的是，在其他示例性示实施例中，半导体衬底还可以为N型半导体衬底，相应的，形成于N型半导体衬底中的N型阱可以由N型半导体衬底的部分结构直接形成。
如图2-5所示，所述静电保护结构还可以包括：第三N型掺杂部N3、第三P型掺杂部P3。所述第三N型掺杂部N3位于所述P型阱PW内，所述第三N型掺杂部N3在所述目标投影面上的正投影与所述第一N型掺杂部N1在所述目标投影面上的正投影在所述第一方向X上间隔设置；其中，所述第三N型掺杂部N3包括相连接第六延伸部N36和第七延伸部N37，所述第六延伸部N36在目标投影面上的正投影沿所述第一方向X延伸，所述第七延伸部N37在所述目标投影面上的正投影沿所述第二方向Y延伸。所述第三P型掺杂部P3位于所述N型阱NW内，所述第三P型掺杂部P3在所述目标投影面上的正投影与所述第一P型掺杂部P1在所述目标投影面上的正投影在所述第一方向X上间隔设置；其中，所述第三P型掺杂部P3包括第八延伸部P38、第九延伸部P39、连接于所述第八延伸部P38和所述第九延伸部P39之间的第十延伸部P310，所述第八延伸部P38在所述目标投影面上的正投影、所述第九延伸部P39在所述目标投影面上的正投影均沿所述第二方向Y延伸，且所述第七延伸部N37在所述目标投影面上的正投影位于所述第八延伸部P38在所述目标投影面上的正投影和所述第九延伸部P39在所述目标投影面上的正投影之间，所述第十延伸部P310在所述目标投影面上的正投影位于所述第七延伸部N37在所述目标投影面上的正投影远离所述第六延伸部N36在所述目标投影面上的正投影的一侧。
本示例性实施例中，如图2-5所示，该静电保护结构可以包括两组图1所示的静电保护电路，其中，第三P型掺杂部P3、第三N型掺杂部N3可以用于形成另一组静电保护电路。第三P型掺杂部P3可以用于形成PNP三极管Q1的发射极，N型阱NW可以用于形成PNP三极管Q1的基极，P型阱可以用于形成PNP三极管Q1的集电极；第三N型掺杂部N3可以用于形成NPN三极管Q2的发射极，P型阱PW可以用于形成NPN三极管Q2的基极，N型阱NW可以用于形成NPN三极管Q2的集电极；第三P型掺杂部P3可以用于形成第一二极管D1的阳极，N型阱NW可以用于形成第一二极管D1的阴极；P型阱PW可以用于形成第二二极管D2的阳极，第三N型掺杂部N3可以用于形成第二二极管D2的阴极。
本示例性实施例中，如图2-5所示，第六延伸部N36、第七延伸部N37共同形成NPN三极管Q2的发射极；第八延伸部P38、第九延伸部P39、第十延伸部P310共用形成PNP三极管Q1的发射极。该设置同样可以提高PNP三极管Q1和NPN三极管Q2所形成导电通道释放静电的速度、同时降低触发电压。
本示例性实施例中，如图2-5所示，第一P型掺杂部P1在目标投影面上的正投影和第三P型掺杂部P3在目标投影面上的正投影可以沿虚线BB对称设置；第一N型掺杂部N1在目标投影面上的正投影和第三N型掺杂部N3在目标投影面上的正投影可以沿虚线BB对称设置。第二延伸部N12在目标投影面上的正投影的延伸长度可以大于第一延伸部N11在目标投影面上的正投影的延伸长度，第七延伸部N37在目标投影面上的正投影的延伸长度可以大于第六延伸部N36在目标投影面上的正投影的延伸长度。
本示例性实施例中，如图2-5所示，所述第二P型掺杂部P2在所述目标投影面上的正投影位于所述第三N型掺杂部N3在所述目标投影面上的正投影远离所述第三P型掺杂部P3在所述目标投影面上的正投影的一侧；所述第二N型掺杂部N2在所述目标投影面上的正投影位于所述第三P型掺杂部P3在所述目标投影面上的正投影远离所述第三N型掺杂部N3在所述目标投影面上的正投影的一侧。
本示例性实施例中，如图2-5所示，所述第一延伸部N11的部分结构和所述第三延伸部P13的至少部分结构在所述第二方向Y上相对设置，所述第一延伸部N11的部分结构和所述第四延伸部P14的至少部分结构在所述第二方向Y上相对设置；所述第六延伸部N36的部分结构和所述第八延伸部P38的至少部分结构在所述第二方向Y上相对设置，所述第六延伸部N36的部分结构和所述第九延伸部P39的至少部分结构在所述第二方向Y上相对设置。需要说明的是，本示例性实施例中，结构A和结构B在某一方向上相对设置可以理解为：结构A在目标投影面上的正投影在该方向上无限移动所覆盖区域和结构B在目标投影面上的正投影在该方向上无限移动所覆盖区域重合。该设置可以进一步减小静电保护结构在第一方向X上的尺寸。
本示例性实施例中，如图2-5所示，第一延伸部N11的至少部分结构和第六延伸部N36的至少部分结构可以在第一方向X上相对设置，例如，第一延伸部N11和第六延伸部N36可以在第一方向X上相对设置；第五延伸部N15的至少部分结构和第十延伸部N310的至少部分结构可以在第一方向X上相对设置，例如，第五延伸部N15和第十延伸部N310可以在第一方向X上相对设置。该设置可以降低静电保护结构在第二方向Y上的尺寸。
本示例性实施例中，如图2-5所示，所述第一延伸部N11的至少部分结构和所述第二P型掺杂部P2的部分结构在所述第二方向Y上相对设置，所述第六延伸部N36的至少部分结构和所述第二P型掺杂部P2的部分结构在所述第二方向Y上相对设置；所述第五延伸部P15的至少部分结构和所述第二N型掺杂部N2的部分结构在所述第二方向Y上相对设置，所述第十延伸部P310的至少部分结构和所述第二N型掺杂部N2的部分结构在所述第二方向Y上相对设置。该设置既可以保证静电保护结构在第一方向X具有较小的尺寸，还可以保证第二N型掺杂部N2和第二P型掺杂部P2具有一定的延伸长度，从而降低第一二极管D1阴极和第二二极管D2阳极之间的接触电阻。
本示例性实施例中，如图2-5所示，所述P型阱PW包括：第一阱区PW1、第二阱区PW2、第三阱区PW3，所述第一阱区PW1在所述目标投影面上的正投影可以沿所述第一方向X延伸；第二阱区PW2与所述第一阱区PW1连接，所述第二阱区PW2在所述目标投影面上的正投影可以沿所述第二方向Y延伸；第三阱区PW3与所述第一阱区PW1连接，所述第三阱区PW3在所述目标投影面上的正投影可以沿所述第二方向Y延伸，且所述第三阱区PW3在所述目标投影面上的正投影和所述第二阱区PW2在所述目标投影面上的正投影位于所述第一阱区PW1在所述目标投影面上的正投影的同一侧。其中，所述第一延伸部N11、第六延伸部N36、第二P型掺杂部P2可以位于所述第一阱区PW1，所述第二延伸部N12可以位于所述第二阱区PW2，所述第七延伸部N37可以位于所述第三阱区PW3。
本示例性实施例中，如图2-5所示，所述静电保护结构还可以包括：环形掺杂部PC，所述环形掺杂部PC在所述目标投影面上的正投影环绕所述N型阱NW在所述目标投影面上的正投影、所述P型阱PW在所述目标投影面上的正投影；所述环形掺杂部PC的掺杂类型和所述半导体衬底Psub的掺杂类型相同。环形掺杂部PC可以连接一稳定电源端，例如，环形掺杂部PC可以接地，该设置可以使得静电保护结构与半导体衬底上的其他结构电性隔离。
本示例性实施例中，如图5所示，相邻掺杂部之间可以通过阻挡墙STI进行隔离。
本示例性实施例中，如图2-6所示，图6为图2中深阱的结构版图。所述N型阱NW在所述目标投影面上的正投影环绕所述P型阱PW在所述目标投影面上的正投影；所述半导体衬底Psub可以为P型半导体衬底，所述静电保护结构还可以包括：N型深阱DNW，所述N型深阱DNW隔离于所述半导体衬底Psub和所述P型阱PW之间。N型深阱DNW可以和P型半导体衬底形成PN结，从而可以改善P型阱PW向半导体衬底Psub漏电的问题。应该理解的是，在其他示例性实施例中，当半导体衬底为N型半导体衬底时，该静电保护结构可以包括P型深阱，P型深阱可以隔离于N型阱和N型半导体衬底Psub之间，P型深阱可以和N型阱形成PN结，从而同样可以改善N型阱向半导体衬底Psub漏电的问题。此外，深阱还可以对N型阱NW、P型阱PW中的元器件起到噪音屏蔽作用。
本示例性实施例中，掺杂阱(例如，P型阱、N型阱、N型深阱)的掺杂浓度可以小于掺杂部(例如，第一N型掺杂部、第一P型掺杂部、第二N型掺杂部、第二P型掺杂部、第三N型掺杂部、第三P型掺杂部、环形掺杂部)的掺杂浓度。
在其他示例性实施例中，该静电保护结构可以仅包括一组图1所示的静电保护电路，相应的，该静电保护结构可以不包括第三P型掺杂部P3和第三N型掺杂部N3。
本示例性实施例还提供一种芯片，其中，所述芯片可以包括上述的静电保护结构。
本示例性实施例中，所述芯片可以包括第一端和第二端，所述第一端可以连接所述第一N型掺杂部N1，所述第二端连接所述第一P型掺杂部P1。本示例性实施例中，所述芯片可以包括高电平电源端、低电平电源端、信号传输端；所述第一端可以为所述高电平电源端，所述第二端可以为所述信号传输端；或，所述第一端可以为所述信号传输端，所述第二端可以为所述低电平电源端；或，所述第一端可以为所述高电平电源端，所述第二端可以为所述低电平电源端。其中，信号传输端可以包括信号输入端和信号输出端之一。
如图7所示，为本公开芯片一种示例性实施例中的结构示意图。该芯片可以包括高电平电源端Vdd、低电平电源端Vss、信号传输端、核心处理电路CT，所述信号传输端可以包括信号输出端OUT和信号输入端IN。本示例性实施例中，所述芯片可以包括多个图2所示的静电保护结构，多个所述静电保护结构可以包括：第一静电保护结构ESD1、第二静电保护结构ESD2。所述第一静电保护结构ESD1的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端IN，所述第一静电保护结构ESD1的第一N型掺杂部连接所述高电平电源端Vdd，所述第一静电保护结构ESD1的第三P型掺杂部连接所述低电平电源端Vss；所述第二静电保护结构ESD2的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端OUT，所述第二静电保护结构ESD2的第一N型掺杂部连接所述高电平电源端Vdd，所述第二静电保护结构ESD2的第三P型掺杂部连接所述低电平电源端Vss。需要说明的是，低电平电源端Vss可以为静电保护结构所在芯片的接地端，高电平电源端Vdd可以为静电保护结构所在芯片的电源端。
其中，低电平电源端Vss可以通过第一静电保护结构ESD1向信号输入端IN释放静电；信号输入端IN可以通过第一静电保护结构ESD1向高电平电源端Vdd释放静电；信号输出端OUT可以通过第二静电保护结构ESD2向高电平电源端Vdd释放静电；低电平电源端Vss可以通过第二静电保护结构ESD2向信号输出端OUT释放静电。
如图8所示，为本公开芯片另一种示例性实施例中的结构示意图。该芯片同样可以包括高电平电源端Vdd、低电平电源端Vss、信号传输端、核心处理电路CT，所述信号传输端包括信号输出端OUT和信号输入端IN。本示例性实施例中，所述芯片可以包括第一静电保护结构ESD1、第二静电保护结构ESD2、第三静电保护结构ESD3、第四静电保护结构ESD4。其中，第一静电保护结构ESD1、第二静电保护结构ESD2、第三静电保护结构ESD3、第四静电保护结构ESD4中至少部分静电保护结构可以为上述的静电保护结构。上述的静电保护结构可以包括一组或两组图1所示的静电保护电路。例如，第二静电保护结构ESD2和第四静电保护结构ESD4的结构可以如图2所示。其中，第二静电保护结构ESD2的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端IN，第二静电保护结构ESD2的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端Vss；第四静电保护结构ESD4的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端OUT，第四静电保护结构ESD4的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端Vss。低电平电源端Vss和信号输入端IN可以通过第二静电保护结构ESD2双向释放静电；低电平电源端Vss和信号输出端OUT可以通过第四静电保护结构ESD4双向释放静电。第一静电保护结构ESD1和第三静电保护结构ESD3可以包括二极管结构。第一静电保护结构ESD1中二极管的阳极连接信号输入端IN，第一静电保护结构ESD1中二极管的阴极连接高电平电源端Vdd；第三静电保护结构ESD3中二极管的阳极连接信号输出端OUT，第三静电保护结构ESD3中二极管的阴极连接高电平电源端Vdd。
本示例性实施例中，所述芯片可以为动态随机存取存储器或静态随机存取存储器。应该理解的是，该芯片还可以为其他芯片，该芯片还可以包括其他信号传输端，其他信号端同样可以通过上述的静电保护结构释放静电。
如图7、8所示，芯片还可以包括钳位电路pcp，如图9所示，为本公开芯片一种示例性实施例中钳位电路的结构示意图。该钳位电路pcp可以包括电容C、电阻R、N型晶体管NM。其中，电容C连接于高电平电源端Vdd和节点M之间，电阻R连接于节点M和低电平电源端Vss之间，N型晶体管NM的栅极连接节点M，N型晶体管NM的第一极连接高电平电源端Vdd，N型晶体管NM的第二极连接低电平电源端Vss，N型晶体管NM的半导体衬底可以连接N型晶体管NM的第二极。当高电平电源端Vdd出现静电时，高电平电源端Vdd的电压升高，在电容C耦合作用下，节点M的电位升高，N型晶体管NM导通，高电平电源端Vdd可以通过N型晶体管NM向低电平电源端Vss释放静电。应该理解的是，在其他示例性实施例中，N型晶体管NM的半导体衬底还可以连接N型晶体管NM的栅极，从而N型晶体管NM可以形成衬底驱动晶体管，衬底驱动晶体管可以用于释放较大的静电电流。
如图10所示，为本公开芯片另一种示例性实施例中钳位电路的结构示意图。该钳位电路可以包括电容C、电阻R、P型晶体管PM、第一N型晶体管NM1、第二N型晶体管NM2。其中，电阻R连接于高电平电源端Vdd和第一节点G1之间；电容C连接于第一节点G1和低电平电源端Vss之间；P型晶体管PM的第一极连接高电平电源端Vdd，第二极连接第二节点G2，栅极连接第一节点G1；第一N型晶体管NM1的第一极连接第二节点G2，第二极连接低电平电源端Vss，栅极连接第一节点G1；第二N型晶体管NM2的第一极连接高电平电源端Vdd，第二极连接低电平电源端Vss，栅极连接第二节点G2。当高电平电源端Vdd发生静电时，静电在高电平电源端Vdd和低电平电源端Vss之间形成高频交流电，在高频交流电作用下电容C的阻抗减小，第一节点G1被低电平电源端Vss拉低，P型晶体管PM导通，高电平电源端Vdd向第二节点G2输入高电平信号，第二N型晶体管NM2导通，高电平电源端Vdd通过第二N型晶体管NM2向低电平电源端Vss释放静电。
本示例性实施例巧妙地将静电保护结构和钳位电路整合在一起，实现了全芯片的静电保护。静电保护结构采用了新型的版图布局方式，具有面积小、触发电压低、抗闩锁能力强、静电保护能力高、电容小等特征，该静电保护结构可用于低压高速集成电路产品的静电保护。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (15)

1.一种静电保护结构，其中，所述静电保护结构包括：
半导体衬底；
N型阱，所述N型阱位于所述半导体衬底内；
P型阱，所述P型阱位于所述半导体衬底内；
第一N型掺杂部，所述第一N型掺杂部位于所述P型阱内，所述第一N型掺杂部包括相连接第一延伸部和第二延伸部；
其中，所述第一延伸部在目标投影面上的正投影沿第一方向延伸，所述第二延伸部在所述目标投影面上的正投影沿第二方向延伸，所述目标投影面与所述半导体衬底所在平面平行，所述第一方向和所述第二方向相交；
第一P型掺杂部，所述第一P型掺杂部位于所述N型阱内，所述第一P型掺杂部包括第三延伸部、第四延伸部、连接于所述第三延伸部和所述第四延伸部之间的第五延伸部；
其中，所述第三延伸部、所述第四延伸部在所述目标投影面上的正投影均沿所述第二方向延伸，且所述第二延伸部在所述目标投影面上的正投影位于所述第三延伸部在所述目标投影面上的正投影和所述第四延伸部在所述目标投影面上的正投影之间，所述第五延伸部在所述目标投影面上的正投影位于所述第二延伸部在所述目标投影面上的正投影远离所述第一延伸部在所述目标投影面上的正投影的一侧；
第二P型掺杂部，位于所述P型阱内，所述第二P型掺杂部在所述目标投影面上的正投影沿所述第一方向延伸，且位于所述第一N型掺杂部在所述目标投影面上的正投影远离所述第一P型掺杂部在所述目标投影面上的正投影的一侧；
第二N型掺杂部，位于所述N型阱内，所述第二N型掺杂部在所述目标投影面上的正投影沿所述第一方向延伸，且位于所述第一P型掺杂部在所述目标投影面上的正投影远离所述第一N型掺杂部在所述目标投影面上正投影的一侧；
所述第二P型掺杂部和所述第二N型掺杂部电连接。
2.根据权利要求1所述的静电保护结构，其中，所述静电保护结构还包括：
第三N型掺杂部，所述第三N型掺杂部位于所述P型阱内，所述第三N型掺杂部在所述目标投影面上的正投影与所述第一N型掺杂部在所述目标投影面上的正投影在所述第一方向上间隔设置；
其中，所述第三N型掺杂部包括相连接第六延伸部和第七延伸部，所述第六延伸部在目标投影面上的正投影沿所述第一方向延伸，所述第七延伸部在所述目标投影面上的正投影沿所述第二方向延伸；
第三P型掺杂部，所述第三P型掺杂部位于所述N型阱内，所述第三P型掺杂部在所述目标投影面上的正投影与所述第一P型掺杂部在所述目标投影面上的正投影在所述第一方向上间隔设置；
其中，所述第三P型掺杂部包括第八延伸部、第九延伸部、连接于所述第八延伸部和所述第九延伸部之间的第十延伸部，所述第八延伸部、所述第九延伸部在所述目标投影面上的正投影均沿所述第二方向延伸，且所述第七延伸部在所述目标投影面上的正投影位于所述第八延伸部在所述目标投影面上的正投影和所述第九延伸部在所述目标投影面上的正投影之间，所述第十延伸部在所述目标投影面上的正投影位于所述第七延伸部在所述目标投影面上的正投影远离所述第六延伸部在所述目标投影面上的正投影的一侧；
所述第二P型掺杂部在所述目标投影面上的正投影位于所述第三N型掺杂部在所述目标投影面上的正投影远离所述第三P型掺杂部在所述目标投影面上的正投影的一侧；
所述第二N型掺杂部在所述目标投影面上的正投影位于所述第三P型掺杂部在所述目标投影面上的正投影远离所述第三N型掺杂部在所述目标投影面上的正投影的一侧。
3.根据权利要求2所述的静电保护结构，其中，所述第一延伸部的部分结构和所述第三延伸部的至少部分结构在所述第二方向上相对设置，所述第一延伸部的部分结构和所述第四延伸部的至少部分结构在所述第二方向上相对设置；
所述第六延伸部的部分结构和所述第八延伸部的至少部分结构在所述第二方向上相对设置，所述第六延伸部的部分结构和所述第九延伸部的至少部分结构在所述第二方向上相对设置。
4.根据权利要求2所述的静电保护结构，其中，所述P型阱包括：
第一阱区，所述第一阱区在所述目标投影面上的正投影沿所述第一方向延伸；
第二阱区，与所述第一阱区连接，所述第二阱区在所述目标投影面上的正投影沿所述第二方向延伸；
第三阱区，与所述第一阱区连接，所述第三阱区在所述目标投影面上的正投影沿所述第二方向延伸，且所述第三阱区在所述目标投影面上的正投影和所述第二阱区在所述目标投影面上的正投影位于所述第一阱区在所述目标投影面上的正投影的同一侧；
其中，所述第一延伸部、第六延伸部、第二P型掺杂部位于所述第一阱区，所述第二延伸部位于所述第二阱区，所述第七延伸部位于所述第三阱区。
5.根据权利要求2所述的静电保护结构，其中，所述第一延伸部的至少部分结构和所述第二P型掺杂部的部分结构在所述第二方向上相对设置，所述第六延伸部的至少部分结构和所述第二P型掺杂部的部分结构在所述第二方向上相对设置；
所述第五延伸部的至少部分结构和所述第二N型掺杂部的部分结构在所述第二方向上相对设置，所述第十延伸部的至少部分结构和所述第二N型掺杂部的部分结构在所述第二方向上相对设置。
6.根据权利要求1-5任一项所述的静电保护结构，其中，所述N型阱在所述目标投影面上的正投影环绕所述P型阱在所述目标投影面上的正投影；
所述半导体衬底为P型半导体衬底，所述静电保护结构还包括：
N型深阱，所述N型深阱隔离于所述半导体衬底和所述P型阱之间。
7.根据权利要求1-5任一项所述的静电保护结构，其中，所述静电保护结构还包括：
环形掺杂部，所述环形掺杂部在所述目标投影面上的正投影环绕所述N型阱在所述目标投影面上的正投影、所述P型阱在所述目标投影面上的正投影；
所述环形掺杂部的掺杂类型和所述半导体衬底的掺杂类型相同。
8.一种芯片，其中，所述芯片包括权利要求1-7任一项所述的静电保护结构。
9.根据权利要求8所述的芯片，其中，所述芯片包括第一端和第二端，所述第一端连接所述第一N型掺杂部，所述第二端连接所述第一P型掺杂部。
10.根据权利要求9所述的芯片，其中，所述芯片包括高电平电源端、低电平电源端、信号传输端；
所述第一端为所述高电平电源端，所述第二端为所述信号传输端；
或，所述第一端为所述信号传输端，所述第二端为所述低电平电源端；
或，所述第一端为所述高电平电源端，所述第二端为所述低电平电源端。
11.根据权利要求8所述的芯片，其中，所述芯片包括低电平电源端、信号传输端；
当所述静电保护结构包括第三P型掺杂部和第三N型掺杂部时，所述信号传输端连接所述第一P型掺杂部和所述第三N型掺杂部，所述低电平电源端连接所述第一N型掺杂部和所述第三P型掺杂部。
12.根据权利要求11所述的芯片，其中，所述信号传输端包括信号输出端和信号输入端，所述芯片包括多个所述静电保护结构，多个所述静电保护结构包括：
第一静电保护结构，所述第一静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端，所述第一静电保护结构的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端；
第二静电保护结构，所述第二静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端，所述第二静电保护结构的第一N型掺杂部和所述第三P型掺杂部连接所述低电平电源端。
13.根据权利要求8所述的芯片，其中，所述芯片包括高电平电源端、低电平电源端、信号传输端；
当所述静电保护结构包括第三P型掺杂部和第三N型掺杂部时，所述信号传输端连接所述第一P型掺杂部和所述第三N型掺杂部，所述高电平电源端连接所述第一N型掺杂部，所述低电平电源端连接所述第三P型掺杂部。
14.根据权利要求13所述的芯片，其中，所述信号传输端包括信号输出端和信号输入端，所述芯片包括多个所述静电保护结构，多个所述静电保护结构包括：
第一静电保护结构，所述第一静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输入端，所述第一静电保护结构的第一N型掺杂部连接所述高电平电源端，所述第一静电保护结构的第三P型掺杂部连接所述低电平电源端；
第二静电保护结构，所述第二静电保护结构的第一P型掺杂部和所述第三N型掺杂部连接所述信号输出端，所述第二静电保护结构的第一N型掺杂部连接所述高电平电源端，所述第二静电保护结构的第三P型掺杂部连接所述低电平电源端。
15.根据权利要求8所述的芯片，其中，所述芯片为动态随机存取存储器或静态随机存取存储器。
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