CN114743967A - 静电保护结构、静电保护电路、芯片 - Google Patents

Abstract

本公开涉及半导体技术领域，提出一种静电保护电路及结构、芯片，静电保护结构包括半导体衬底、位于半导体衬底内的第一N型阱、第二N型阱、第一P型阱，以及位于第一P型阱内的第一P型掺杂部、第一N型掺杂部、第二N型掺杂部、位于第一N型阱内的第二P型掺杂部、第三N型掺杂部、位于第二N型阱内的第三P型掺杂部、第四N型掺杂部。第一P型阱位于第一N型阱和第二N型阱之间；第三N型掺杂部、第一P型掺杂部、第四N型掺杂部电连接，第二P型掺杂部、第二N型掺杂部连接静电保护结构的第一信号端，第一N型掺杂部、第三P型掺杂部连接静电保护结构的第二信号端。该结构可实现双向释放静电。

Description

静电保护结构、静电保护电路、芯片

技术领域

本公开涉及半导体技术领域，尤其涉及一种静电保护结构、静电保护电路、芯片。

背景技术

芯片中一般需要设置有静电保护电路ESD(Electro-Static discharge)，静电保护电路用于释放芯片中的静电以避免芯片中的内部电路在静电作用下损坏。

相关技术中，静电保护电路通常采用两个二极管和钳位电路架构，然而，二极管到电源端和接地端仅提供单方向静电泄放路径，如果静电泄放流经钳位电路路径太长或寄生阻值太大，静电发生时，信号传输端就会出现电压过大，从而引起芯片内部电路失效。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

根据本公开的一个方面，提供一种静电保护结构，所述静电保护结构包括：半导体衬底、第一N型阱、第二N型阱、第一P型阱、第一P型掺杂部、第一N型掺杂部、第二N型掺杂部、第二P型掺杂部、第三N型掺杂部、第三P型掺杂部、第四N型掺杂部。第一N型阱位于所述半导体衬底内；第二N型阱位于所述半导体衬底内；第一P型阱位于所述半导体衬底内，且位于所述第一N型阱和第二N型阱之间；第一P型掺杂部位于所述第一P型阱内；第一N型掺杂部位于所述第一P型阱内；第二N型掺杂部位于所述第一P型阱内，且与所述第一P型掺杂部、第一N型掺杂部间隔设置；第二P型掺杂部位于所述第一N型阱内；第三N型掺杂部位于所述第一N型阱内，且与所述第二P型掺杂部间隔设置；第三P型掺杂部位于所述第二N型阱内；第四N型掺杂部位于所述第二N型阱内，且与所述第三P型掺杂部间隔设置；其中，所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部电连接，所述第二P型掺杂部、第二N型掺杂部连接所述静电保护结构的第一信号端，第一N型掺杂部、第三P型掺杂部连接所述静电保护结构的第二信号端。

本公开一种示例性实施例中，所述静电保护结构还包括：第二P型阱、第三N型阱、第四P型掺杂部、第五N型掺杂部、第六N型掺杂部、第五P型掺杂部、第七N型掺杂部、第六P型掺杂部。第二P型阱位于所述半导体衬底内，且位于所述第二N型阱远离所述第一P型阱的一侧；第三N型阱位于所述半导体衬底内，且位于所述第二P型阱远离所述第二N型阱的一侧；第四P型掺杂部位于所述第二P型阱内；第五N型掺杂部位于所述第二P型阱内，且与所述第四P型掺杂部间隔设置；第六N型掺杂部位于所述第二P型阱内，且与所述第四P型掺杂部、第五N型掺杂部间隔设置；第五P型掺杂部位于所述第三N型阱内；第七N型掺杂部位于所述第三N型阱内，且与所述第五P型掺杂部间隔设置；第六P型掺杂部位于所述第二N型掺杂阱内，且与所述第四N型掺杂部、所述第三P型掺杂部间隔设置；其中，所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部、第四P型掺杂部、第七N型掺杂部电连接，所述第一N型掺杂部、第三P型掺杂部、第六P型掺杂部、所述第六N型掺杂部连接所述静电保护结构的第二信号端，所述第五P型掺杂部、第五N型掺杂部连接所述静电保护结构的第三信号端。

本公开一种示例性实施例中，所述静电保护结构还包括：第九二极管，第九二极管的阴极连接所述第一P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部。

本公开一种示例性实施例中，所述静电保护结构还包括：第九二极管、第十二极管，第九二极管的阴极连接所述第一P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部、第七N型掺杂部；第十二极管的阴极连接所述第四P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部、第七N型掺杂部。

本公开一种示例性实施例中，所述半导体衬底为P型半导体衬底。

本公开一种示例性实施例中，所述静电保护结构还包括：N型深阱，N型深阱位于所述半导体衬底内，所述第一P型阱、第二P型阱、所述第一N型阱、第二N型阱、第三N型阱均位于所述N型深阱内。

本公开一种示例性实施例中，所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部、第四P型掺杂部、第七N型掺杂部通过导线电连接；所述第二P型掺杂部、第二N型掺杂部通过导电线连接所述静电保护结构的第一信号端；所述第一N型掺杂部、第三P型掺杂部、第六P型掺杂部、第六N型掺杂部通过导电线连接所述静电保护结构的第二信号端；所述第五P型掺杂部、第五N型掺杂部通过导电线连接所述静电保护结构的第三信号端。

根据本公开的一个方面，提供一种静电保护电路，所述静电保护电路包括：第一信号端、第二信号端、第一PNP型三极管、第一NPN型三极管、第一二极管、第二二极管、第二PNP型三极管、第二NPN型三极管、第三二极管、第四二极管。第一PNP型三极管的发射极连接所述第一信号端，基极连接第一节点，集电极连接所述第二节点；第一NPN型三极管的集电极连接所述第一节点，基极连接所述第二节点，发射极连接所述第二信号端；第一二极管的阳极连接所述第一信号端，阴极连接所述第一节点；第二二极管的阳极连接所述第二节点，阴极连接所述第二信号端；第二PNP型三极管的发射极连接所述第二信号端，基极连接所述第一节点，集电极连接所述第二节点；第二NPN型三极管的集电极连接所述第一节点，基极连接所述第二节点，发射极连接所述第一信号端；第三二极管的阳极连接所述第二信号端，阴极连接所述第一节点；第四二极管的阳极连接所述第二节点，阴极连接所述第一信号端；其中，所述第一节点和第二节点连接。

本公开一种示例性实施例中，所述静电保护电路包括：第三信号端、第四PNP型三极管、第四NPN型三极管、第七二极管、第八二极管、第三PNP型三极管、第三NPN型三极管、第五二极管、第六二极管。第三PNP型三极管的发射极连接所述第二信号端，基极连接第一节点，集电极连接所述第三节点；第三NPN型三极管的集电极连接所述第一节点，基极连接所述第三节点，发射极连接所述第三信号端；第五二极管的阳极连接所述第二信号端，阴极连接所述第一节点；第六二极管的阳极连接所述第三节点，阴极连接所述第三信号端；第四PNP型三极管的发射极连接所述第三信号端，基极连接第一节点，集电极连接第三节点；第四NPN型三极管的集电极连接所述第一节点，基极连接所述第三节点，发射极连接所述第二信号端；第七二极管的阳极连接所述第三信号端，阴极连接所述第一节点；第八二极管的阳极连接所述第三节点，阴极连接所述第二信号端。其中，所述第一节点连接所述第三节点。

本公开一种示例性实施例中，所述静电保护电路还包括：第九二极管，第九二极管的阳极连接所述第一节点，阴极连接所述第二节点。

本公开一种示例性实施例中，所述静电保护电路还包括：第九二极管、第十二极管，第九二极管的阳极连接所述第一节点，阴极连接所述第二节点；第十二极管的阳极连接所述第一节点，阴极连接所述第三节点。

根据本公开的一个方面，提供一种芯片，该芯片包括上述的静电保护结构。

本公开一种示例性实施例中，所述芯片包括高电平电源端、低电平电源端、信号传输端；所述静电保护结构的第一信号端连接所述低电平电源端，所述静电保护结构的第二信号端连接所述信号传输端，所述静电保护结构的第三信号端连接所述高电平电源端。

根据本公开的一个方面，提供一种芯片，该芯片包括上述的静电保护电路。

本公开一种示例性实施例中，所述芯片包括高电平电源端、低电平电源端、信号传输端；所述静电保护电路的第一信号端连接所述低电平电源端，所述静电保护电路的第二信号端连接所述信号传输端，所述静电保护电路的第三信号端连接所述高电平电源端。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开静电保护电路一种示例性实施例的结构示意图；

图2为本公开静电保护电路另一种示例性实施例的结构示意图；

图3为本公开静电保护电路另一种示例性实施例的结构示意图；

图4为本公开静电保护电路另一种示例性实施例的结构示意图；

图5为本公开静电保护结构一种示例性实施例的俯视图；

图6为图5所示静电保护结构沿虚线AA的剖视图；

图7为本公开静电保护结构另一种示例性实施例的俯视图；

图8为图7所示静电保护结构沿虚线AA的剖视图；

图9为本公开静电保护结构另一种示例性实施例的俯视图；

图10为图9所示静电保护结构沿虚线AA的剖视图；

图11为本公开静电保护结构另一种示例性实施例的俯视图；

图12为图11所示静电保护结构沿虚线AA的剖视图；

图13为本公开静电保护结构另一种示例性实施例的俯视图；

图14为图13所示静电保护结构沿虚线AA的剖视图；

图15为本公芯片一种示例性实施例中的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体位于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。

本示例性实施例首先提供一种静电保护电路，如图1所示，为本公开静电保护电路一种示例性实施例的结构示意图。所述静电保护电路可以包括：第一信号端V1、第二信号端V2、第一PNP型三极管QN1、第一NPN型三极管QP1、第一二极管D1、第二二极管D2、第二PNP型三极管QN2、第二NPN型三极管QP2、第三二极管D3、第四二极管D4。第一PNP型三极管QN1的发射极连接所述第一信号端V1，基极连接第一节点N1，集电极连接所述第二节点N2；第一NPN型三极管QP1的集电极连接所述第一节点N1，基极连接所述第二节点N2，发射极连接所述第二信号端V2；第一二极管D1的阳极连接所述第一信号端V1，阴极连接所述第一节点N1；第二二极管D2的阳极连接所述第二节点N2，阴极连接所述第二信号端V2；第二PNP型三极管QN2的发射极连接所述第二信号端V2，基极连接第一节点N1，集电极连接所述第二节点N2；第二NPN型三极管QP2的集电极连接所述第一节点N1，基极连接所述第二节点N2，发射极连接所述第一信号端V1；第三二极管D3的阳极连接所述第二信号端V2，阴极连接所述第一节点N1；第四二极管D4的阳极连接所述第二节点N2，阴极连接所述第一信号端V1。其中，第一节点N1和第二节点N2连接。

本示例性实施例中，当第一信号端V1上存在静电，且第一信号端V1和第二信号端V2的电位差大于阈值时，第一二极管D1和第二二极管D2可以首先导通，由于第一二极管D1自身存在压降，第一信号端V1和第一节点N1之间会产生电位差，在第一信号端V1和第一节点N1之间的电位差作用下，第一PNP型三极管QN1导通。同时，由于第二二极管D2自身存在压降，第二节点N2和第二信号端V2之间会产生电位差，在第二节点N2和第二信号端V2之间的电位差作用下，第一NPN型三极管QP1导通。导通的第一PNP型三极管QN1和第一NPN型三极管QP1形成正反馈电路，从而该静电保护电路可以将第一信号端V1上的静电快速的释放到第二信号端V2。同理，当第二信号端V2上存在静电，且第二信号端V2和第一信号端V1的电位差大于阈值时，第三二极管D3和第四二极管D4可以首先导通，由于第三二极管D3自身存在压降，第二信号端V2和第一节点N1之间会产生电位差，在第二信号端V2和第一节点N1之间的电位差作用下，第二PNP型三极管QN2导通。同时，由于第四二极管D4自身存在压降，第二节点N2和第一信号端V1之间会产生电位差，在第二节点N2和第一信号端V1之间的电位差作用下，第二NPN型三极管QP2导通。导通的第二PNP型三极管QN2和第二NPN型三极管QP2形成正反馈电路，从而该静电保护电路可以将第二信号端V2上的静电快速的释放到第一信号端V1。一方面，本示例性实施例提供的静电保护电路可以实现第一信号端V1和第二信号端V2的双向静电释放；另一方面，该静电保护电路中的二极管先导通之后，可以辅助触发三极管导通以实现快速放电，由于二极管所需的导通电压较低，所以该静电保护电路还具有较小的触发电压和较快的触发速度。

如图2所示，为本公开静电保护电路另一种示例性实施例的结构示意图。所述静电保护电路还可以包括：第三信号端V3、第四PNP型三极管QN4、第四NPN型三极管QP4、第七二极管D7、第八二极管D8、第三PNP型三极管QN3、第三NPN型三极管QP3、第五二极管D5、第六二极管D6。第四PNP型三极管QN4的发射极连接所述第三信号端V3，基极连接第一节点N1，集电极连接第三节点N3；第四NPN型三极管QP4的集电极连接所述第一节点N1，基极连接所述第三节点N3，发射极连接所述第二信号端V2；第七二极管D7的阳极连接所述第三信号端V3，阴极连接所述第一节点N1；第八二极管D8的阳极连接所述第三节点N3，阴极连接所述第二信号端V2；第三PNP型三极管QN3的发射极连接所述第二信号端V2，基极连接第一节点N1，集电极连接所述第三节点N3；第三NPN型三极管QP3的集电极连接所述第一节点N1，基极连接所述第三节点N3，发射极连接所述第三信号端V3；第五二极管D5的阳极连接所述第二信号端V2，阴极连接所述第一节点N1；第六二极管D6的阳极连接所述第三节点N3，阴极连接所述第三信号端V3。

本示例性实施例中，当第二信号端V2上存在静电，且第二信号端V2和第三信号端V3的电位差大于阈值时，第五二极管D5和第六二极管D6可以首先导通，由于第五二极管D5自身存在压降，第二信号端V2和第一节点N1之间会产生电位差，在第二信号端V2和第一节点N1之间的电位差作用下，第三PNP型三极管QN3导通。同时，由于第六二极管D6自身存在压降，第三节点N3和第三信号端V3之间会产生电位差，在第三节点N3和第三信号端V3之间的电位差作用下，第三NPN型三极管QP3导通。导通的第三PNP型三极管QN3和第三NPN型三极管QP3形成正反馈电路，从而该静电保护电路可以将第二信号端V2上的静电快速的释放到第三信号端V3。同理，当第三信号端V3上存在静电，且第三信号端V3和第二信号端V2的电位差大于阈值时，第七二极管D7和第八二极管D8可以首先导通，由于第七二极管D7自身存在压降，第三信号端V3和第一节点N1之间会产生电位差，在第三信号端V3和第一节点N1之间的电位差作用下，第四PNP型三极管QN4导通。同时，由于第八二极管D8自身存在压降，第三节点N3和第二信号端V2之间会产生电位差，在第三节点N3和第二信号端V2之间的电位差作用下，第四NPN型三极管QP4导通。导通的第四PNP型三极管QN4和第四NPN型三极管QP4形成正反馈电路，从而该静电保护电路可以将第三信号端V3上的静电快速的释放到第二信号端V2。一方面，本示例性实施例提供的静电保护电路可以实现第三信号端V3和第二信号端V2的双向静电释放；另一方面，该静电保护电路中的二极管先导通之后，可以辅助触发三极管导通以实现快速放电，由于二极管所需的导通电压较低，所以该静电保护电路还具有较小的触发电压。

如图3所示，为本公开静电保护电路另一种示例性实施例的结构示意图。本示例性实施例提供的静电保护电路与图1所示静电保护电路相比，图3所示静电保护电路还可以包括：第九二极管D9，第九二极管D9的阳极连接第一节点N1，阴极连接第二节点N2。第九二极管D9和第一二极管D1、第二二极管D2串联于第一信号端V1和第二信号端V2之间，第九二极管D9和第三二极管D3、第四二极管D4串联于第一信号端V1和第二信号端V2之间。相较于图1所示静电保护电路，由于图3所示静电保护电路增设了第九二极管D9，第一信号端V1和第二信号端V2之间需要更大的电压才能导通第九二极管D9、第一二极管D1、第二二极管D2，或导通第九二极管D9和第三二极管D3、第四二极管D4，因此，该静电保护电路可以具有更高的触发电压和维持电压。同时，第九二极管D9还可以降低第一信号端V1和第二信号端V2之间的漏电流。

如图4所示，为本公开静电保护电路另一种示例性实施例的结构示意图。本示例性实施例提供的静电保护电路与图2所示静电保护电路相比，本示例性实施例提供的静电保护电路还可以包括：第九二极管D9、第十二极管D10，第九二极管D9的阳极连接第一节点N1，阴极连接所述第二节点；第十二极管D10的阳极连接第一节点N1，阴极连接所述第三节点。同理，图4所示静电保护电路相较于图2所示静电保护电路可以具有更大的触发电压和维持电压，同时，第一信号端V1和第二信号端V2之间可以具有更小的漏电流，第二信号端V2和第三信号端V3之间可以具有更小的漏电流。

本示例性实施例还提供一种静电保护结构，如图5、6所示，图5为本公开静电保护结构一种示例性实施例的俯视图，图6为图5所示静电保护结构沿虚线AA的剖视图。所述静电保护结构可以包括：半导体衬底Sub、第一N型阱NW1、第二N型阱NW2、第一P型阱PW1、第一P型掺杂部P1、第一N型掺杂部N1、第二N型掺杂部N2、第二P型掺杂部P2、第三N型掺杂部N3、第三P型掺杂部P3、第四N型掺杂部N4。第一N型阱NW1位于所述半导体衬底Sub内；第二N型阱NW2位于所述半导体衬底Sub内；第一P型阱PW1位于所述半导体衬底Sub内，且位于所述第一N型阱NW1和第二N型阱NW2之间；第一P型掺杂部P1位于所述第一P型阱PW1内；第一N型掺杂部N1位于所述第一P型阱PW1内；第二N型掺杂部N2位于所述第一P型阱PW1内，且位于所述第一P型掺杂部P1远离所述第一N型掺杂部N1的一侧；第二P型掺杂部P2位于所述第一N型阱NW1内；第三N型掺杂部N3位于所述第一N型阱NW1内，且位于所述第二P型掺杂部P2远离所述第一P型阱PW1的一侧；第三P型掺杂部P3位于所述第二N型阱NW2内；第四N型掺杂部N4位于所述第二N型阱NW2内，且位于所述第三P型掺杂部P3远离所述第一P型阱PW1的一侧；其中，所述第三N型掺杂部N3、第一P型掺杂部P1、第四N型掺杂部N4电连接，所述第二P型掺杂部P2、第二N型掺杂部N2连接所述静电保护结构的第一信号端V1，第一N型掺杂部N1、第三P型掺杂部P3连接所述静电保护结构的第二信号端V2。

本示例性实施例中，掺杂阱(例如，第一P型阱、第一N型阱、第二N型阱)的掺杂浓度可以小于掺杂部(例如，第一P型掺杂部P1、第一N型掺杂部N1、第二N型掺杂部N2、第二P型掺杂部P2、第三N型掺杂部N3、第三P型掺杂部P3、第四N型掺杂部N4)的掺杂浓度。所述半导体衬底可以为P型半导体衬底。应该理解的是，在其他示例性实施例中，半导体衬底可以为N型半导体衬底。所述第三N型掺杂部N3、第一P型掺杂部P1、第四N型掺杂部N4可以通过导电线连接，所述第二P型掺杂部P2、第二N型掺杂部N2可以通过导电线连接所述静电保护结构的第一信号端V1，第一N型掺杂部N1、第三P型掺杂部P3可以通过导电线连接所述静电保护结构的第二信号端V2。

图5所示静电保护结构可以形成图1所示的静电保护电路。其中，第二P型掺杂部P2可以形成第一PNP型三极管QN1的发射极，第一N型阱NW1可以形成第一PNP型三极管QN1的基极，第一P型阱PW1可以形成第一PNP型三极管QN1的集电极。第一N型掺杂部N1可以用于形成第一NPN型三极管QP1的发射极，第一P型阱PW1可以用于形成第一NPN型三极管QP1的基极，第一N型阱NW1可以形成第一NPN型三极管QP1的集电极。第二P型掺杂部P2用于形成第一二极管D1的阳极，第三N型掺杂部N3用于形成第一二极管D1的阴极。第一P型掺杂部P1用于形成第二二极管D2的阳极，第一N型掺杂部N1用于形成第二二极管D2的阴极。第三P型掺杂部P3可以形成第二PNP型三极管QN2的发射极，第二N型阱NW2可以用于形成第二PNP型三极管QN2的基极，第一P型阱PW1可以形成第二PNP型三极管QN2的集电极。第二N型掺杂部N2可以用于形成第二NPN型三极管QP2的发射极，第一P型阱PW1可以用于形成第二NPN型三极管QP2的基极，第二N型阱NW2可以形成第二NPN型三极管QP2的集电极。第三P型掺杂部P3用于形成第三二极管D3的阳极，第四N型掺杂部N4用于形成第三二极管D3的阴极。第一P型掺杂部P1用于形成第四二极管D4的阳极，第二N型掺杂部N2用于形成第四二极管D4的阴极。

本示例性实施例中，静电保护结构中的第一P型掺杂部可以复用为第二二极管D2和第四二极管D2的阳极，第一P型阱PW1复用为第一PNP型三极管QN1的集电极和第二PNP型三极管QN2的集电极，以及复用为第一NPN型三极管QP1的基极和第二NPN型三极管QP2的基极。从而该静电保护结构可以具有较小的版图面积。

如图6所示，第一N型阱NW1还可以具有自身电阻R1，第一P型阱PW1还可以具有自身电阻R2、R3，第二N型阱NW2还可以具有自身电阻R4。

如图7、8所示，图7为本公开静电保护结构另一种示例性实施例的俯视图，图8为图7所示静电保护结构沿虚线AA的剖视图。图7所示静电保护结构可以形成图3所示的静电保护电路。图7所示静电保护结构相较于图5所示静电保护结构增设的第九二极管D9。第九二极管D9的阴极连接所述第一P型掺杂部P1，阳极连接所述第三N型掺杂部N3、第四N型掺杂部N4。第九二极管D9的作用在上述内容中已经做出详细说明，此处不再赘述。

如图9、10所示，图9为本公开静电保护结构另一种示例性实施例的俯视图，图10为图9所示静电保护结构沿虚线AA的剖视图。所述静电保护结构还可以包括：第二P型阱PW2、第三N型阱NW3、第四P型掺杂部P4、第五N型掺杂部N5、第六N型掺杂部N6、第五P型掺杂部P5、第七N型掺杂部N7、第六P型掺杂部P6。第二P型阱PW2位于所述半导体衬底Sub内，且位于所述第二N型阱NW2远离所述第一P型阱PW1的一侧；第三N型阱NW3位于所述半导体衬底Sub内，且位于所述第二P型阱PW2远离所述第二N型阱NW2的一侧；第四P型掺杂部P4位于所述第二P型阱PW2内；第五N型掺杂部N5位于所述第二P型阱PW2内，且位于所述第四P型掺杂部P4面向所述第二N型阱NW2的一侧；第六N型掺杂部N6位于所述第二P型阱PW2内，且位于所述第四P型掺杂部P4远离所述第二N型阱NW2的一侧；第五P型掺杂部P5位于所述第三N型阱NW3内；第七N型掺杂部N7位于所述第三N型阱NW3内，且位于所述第五P型掺杂部P5远离所述第二P型阱PW2的一侧；第六P型掺杂部P6位于所述第二N型掺杂阱内，且位于所述第四N型掺杂部N4远离所述第三P型掺杂部P3的一侧；其中，所述第三N型掺杂部N3、第一P型掺杂部P1、第四N型掺杂部N4、第四P型掺杂部P4、第七N型掺杂部N7电连接，所述第一N型掺杂部N1、第三P型掺杂部P3、第六P型掺杂部P6、所述第六N型掺杂部N6连接所述静电保护结构的第二信号端V2，所述第五P型掺杂部P5、第五N型掺杂部N5连接所述静电保护结构的第三信号端V3。

图9所示静电保护结构可以形成图2所示的静电保护电路。其中，如图10所示，第六P型掺杂部P6可以形成第三PNP型三极管QN3的发射极，第二N型阱NW2可以形成第三PNP型三极管QN3的基极，第二P型阱PW2可以形成第三PNP型三极管QN3的集电极。第五N型掺杂部N5可以用于形成第三NPN型三极管QP3的发射极，第二P型阱PW2可以用于形成第三NPN型三极管QP3的基极，第二N型阱NW2可以形成第三NPN型三极管QP3的集电极。第六P型掺杂部P6用于形成第五二极管D5的阳极，第四N型掺杂部N4用于形成第五二极管D5的阴极。第四P型掺杂部P4用于形成第六二极管D6的阳极，第五N型掺杂部N5用于形成第六二极管D6的阴极。第五P型掺杂部P5可以形成第四PNP型三极管QN4的发射极，第三N型阱NW3可以形成第四PNP型三极管QN4的基极，第二P型阱PW2可以形成第四PNP型三极管QN4的集电极。第六N型掺杂部N6可以用于形成第四NPN型三极管QP4的发射极，第二P型阱PW2可以用于形成第四NPN型三极管QP4的基极，第三N型阱NW3可以形成第四NPN型三极管QP4的集电极。第五P型掺杂部P5用于形成第七二极管D7的阳极，第七N型掺杂部N7用于形成第七二极管D7的阴极。第四P型掺杂部P4用于形成第八二极管D8的阳极，第六N型掺杂部N6用于形成第八二极管D8的阴极。

本示例性实施例中，静电保护结构中的第四P型掺杂部可以复用为第六二极管D6和第八二极管D8的阳极，第二P型阱PW2复用为第三PNP型三极管QN3的集电极和第四PNP型三极管QN4的集电极，以及复用为第三NPN型三极管QP3的基极和第四NPN型三极管QP4的基极。第四N型掺杂部N4还复用为第三二极管D3和第五二极管D5的阴极。从而该静电保护结构可以具有较小的版图面积。

如图10所示，第二N型阱NW2还可以具有自身电阻R5，第二P型阱PW2可以具有自身电阻R6、R7，第三N型阱NW3可以具有自身电阻R8。本示例性实施例中，所述第三N型掺杂部N3、第一P型掺杂部P1、第四N型掺杂部N4、第四P型掺杂部P4、第七N型掺杂部N7可以通过导线电连接；所述第二P型掺杂部P2、第二N型掺杂部N2通过导电线连接所述静电保护结构的第一信号端V1；所述第一N型掺杂部N1、第三P型掺杂部P3、第六P型掺杂部P6、所述第六N型掺杂部N6可以通过导电线连接所述静电保护结构的第二信号端V2；所述第五P型掺杂部P5、第五N型掺杂部N5可以通过导电线连接所述静电保护结构的第三信号端V3。

如图11、12所示，图11为本公开静电保护结构另一种示例性实施例的俯视图，图12为图11所示静电保护结构沿虚线AA的剖视图。图11所示静电保护结构可以形成图4所示的静电保护电路。图11所示静电保护结构相较于图9所示静电保护结构增设的第九二极管D9和第十二极管D10。第九二极管D9的阴极连接所述第一P型掺杂部P1，阳极连接所述第三N型掺杂部N3、第四N型掺杂部N4、第七N型掺杂部N7；第十二极管D10的阴极连接所述第四P型掺杂部P4，阳极连接所述第三N型掺杂部N3、第四N型掺杂部N4、第七N型掺杂部N7。第九二极管D9。第十二极管D10的作用在上述内容中已经做出详细说明，此处不再赘述。

如图13、14所示，图13为本公开静电保护结构另一种示例性实施例的俯视图，图14为图13所示静电保护结构沿虚线AA的剖视图。图13所示静电保护结构相较于图11所示静电保护结构，图13所示静电保护结构还包括有：N型深阱DNW，N型深阱DNW位于所述半导体衬底Sub内，所述第一P型阱PW1、第二P型阱PW2、所述第一N型阱NW1、第二N型阱NW2、第三N型阱NW3均位于所述N型深阱DNW内。N型深阱DNW可以对静电保护结构中的元器件起到噪音屏蔽作用，同时能够防止该元器件向P型半导体衬底漏电。

需要说明的是，本示例性实施例中，位于同一掺杂阱中的掺杂部可以以任意相对位置关系间隔设置。

本示例性实施例还提供一种芯片，该芯片包括上述的静电保护结电路。如图15所示，为本公芯片一种示例性实施例中的结构示意图。所述芯片包括高电平电源端VDD、低电平电源端VSS、信号传输端I/O、内部电路2；所述静电保护电路3的第一信号端V1连接所述低电平电源端VSS，所述静电保护电路3的第二信号端V2连接所述信号传输端I/O，所述静电保护电路3的第三信号端V3连接所述高电平电源端VDD。其中，该芯片可以为存储芯片等任意芯片。信号传输端可以为信号输入端或信号输出端。

本示例性实施例还提供一种芯片，该芯片包括上述的静电保护结构。述芯片包括高电平电源端、低电平电源端、信号传输端；所述静电保护结构的第一信号端连接所述低电平电源端，所述静电保护结构的第二信号端连接所述信号传输端，所述静电保护结构的第三信号端连接所述高电平电源端。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (15)

1.一种静电保护结构，其特征在于，所述静电保护结构包括：

半导体衬底；

第一N型阱，位于所述半导体衬底内；

第二N型阱，位于所述半导体衬底内；

第一P型阱，位于所述半导体衬底内，且位于所述第一N型阱和第二N型阱之间；

第一P型掺杂部，位于所述第一P型阱内；

第一N型掺杂部，位于所述第一P型阱内；

第二N型掺杂部，位于所述第一P型阱内，且与所述第一P型掺杂部、第一N型掺杂部间隔设置；

第二P型掺杂部，位于所述第一N型阱内；

第三N型掺杂部，位于所述第一N型阱内，且与所述第二P型掺杂部间隔设置；

第三P型掺杂部，位于所述第二N型阱内；

第四N型掺杂部，位于所述第二N型阱内，且与所述第三P型掺杂部间隔设置；

其中，所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部电连接，所述第二P型掺杂部、第二N型掺杂部连接所述静电保护结构的第一信号端，第一N型掺杂部、第三P型掺杂部连接所述静电保护结构的第二信号端。

2.根据权利要求1所述的静电保护结构，其特征在于，所述静电保护结构还包括：

第二P型阱，位于所述半导体衬底内，且位于所述第二N型阱远离所述第一P型阱的一侧；

第三N型阱，位于所述半导体衬底内，且位于所述第二P型阱远离所述第二N型阱的一侧；

第四P型掺杂部，位于所述第二P型阱内；

第五N型掺杂部，位于所述第二P型阱内，且与所述第四P型掺杂部间隔设置；

第六N型掺杂部，位于所述第二P型阱内，且与所述第四P型掺杂部、第五N型掺杂部间隔设置；

第五P型掺杂部，位于所述第三N型阱内；

第七N型掺杂部，位于所述第三N型阱内，且与所述第五P型掺杂部间隔设置；

第六P型掺杂部，位于所述第二N型掺杂阱内，且与所述第四N型掺杂部、所述第三P型掺杂部间隔设置；

其中，所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部、第四P型掺杂部、第七N型掺杂部电连接，所述第一N型掺杂部、第三P型掺杂部、第六P型掺杂部、所述第六N型掺杂部连接所述静电保护结构的第二信号端，所述第五P型掺杂部、第五N型掺杂部连接所述静电保护结构的第三信号端。

3.根据权利要求1所述的静电保护结构，其特征在于，所述静电保护结构还包括：

第九二极管，阴极连接所述第一P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部。

4.根据权利要求2所述的静电保护结构，其特征在于，所述静电保护结构还包括：

第九二极管，阴极连接所述第一P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部、第七N型掺杂部；

第十二极管，阴极连接所述第四P型掺杂部，阳极连接所述第三N型掺杂部、第四N型掺杂部、第七N型掺杂部。

5.根据权利要求2所述的静电保护结构，其特征在于，所述半导体衬底为P型半导体衬底。

6.根据权利要求5所述的静电保护结构，其特征在于，所述静电保护结构还包括：

N型深阱，位于所述半导体衬底内，所述第一P型阱、第二P型阱、所述第一N型阱、第二N型阱、第三N型阱均位于所述N型深阱内。

7.根据权利要求2所述的静电保护结构，其特征在于，

所述第三N型掺杂部、第一P型掺杂部、第四N型掺杂部、第四P型掺杂部、第七N型掺杂部通过导线电连接；

所述第二P型掺杂部、第二N型掺杂部通过导电线连接所述静电保护结构的第一信号端；

所述第一N型掺杂部、第三P型掺杂部、第六P型掺杂部、第六N型掺杂部通过导电线连接所述静电保护结构的第二信号端；

所述第五P型掺杂部、第五N型掺杂部通过导电线连接所述静电保护结构的第三信号端。

8.一种静电保护电路，其特征在于，所述静电保护电路包括：

第一信号端；

第二信号端；

第一PNP型三极管，发射极连接所述第一信号端，基极连接第一节点，集电极连接第二节点；

第一NPN型三极管，集电极连接所述第一节点，基极连接所述第二节点，发射极连接所述第二信号端；

第一二极管，阳极连接所述第一信号端，阴极连接所述第一节点；

第二二极管，阳极连接所述第二节点，阴极连接所述第二信号端；

第二PNP型三极管，发射极连接所述第二信号端，基极连接所述第一节点，集电极连接所述第二节点；

第二NPN型三极管，集电极连接所述第一节点，基极连接所述第二节点，发射极连接所述第一信号端；

第三二极管，阳极连接所述第二信号端，阴极连接所述第一节点；

第四二极管，阳极连接所述第二节点，阴极连接所述第一信号端；

其中，所述第一节点和第二节点连接。

9.根据权利要求8所述的静电保护电路，其特征在于，所述静电保护电路还包括：

第三信号端；

第三PNP型三极管，发射极连接所述第二信号端，基极连接第一节点，集电极连接第三节点；

第三NPN型三极管，集电极连接所述第一节点，基极连接所述第三节点，发射极连接所述第三信号端；

第五二极管，阳极连接所述第二信号端，阴极连接所述第一节点；

第六二极管，阳极连接所述第三节点，阴极连接所述第三信号端；

第四PNP型三极管，发射极连接所述第三信号端，基极连接第一节点，集电极连接第三节点；

第四NPN型三极管，集电极连接所述第一节点，基极连接所述第三节点，发射极连接所述第二信号端；

第七二极管，阳极连接所述第三信号端，阴极连接所述第一节点；

第八二极管，阳极连接所述第三节点，阴极连接所述第二信号端；其中，所述第一节点连接所述第三节点。

10.根据权利要求8所述的静电保护电路，其特征在于，所述静电保护电路还包括：

第九二极管，阳极连接所述第一节点，阴极连接所述第二节点。

11.根据权利要求9所述的静电保护电路，其特征在于，所述静电保护电路还包括：

第九二极管，阳极连接所述第一节点，阴极连接所述第二节点；

第十二极管，阳极连接所述第一节点，阴极连接所述第三节点。

12.一种芯片，其特征在于，包括权利要求1-7任一项所述的静电保护结构。

13.根据权利要求12所述的芯片，其特征在于，所述芯片包括高电平电源端、低电平电源端、信号传输端；

所述静电保护结构的第一信号端连接所述低电平电源端，所述静电保护结构的第二信号端连接所述信号传输端，所述静电保护结构的第三信号端连接所述高电平电源端。

14.一种芯片，其特征在于，包括权利要求8-11任一项所述的静电保护电路。

15.根据权利要求14所述的芯片，其特征在于，所述芯片包括高电平电源端、低电平电源端、信号传输端；

所述静电保护电路的第一信号端连接所述低电平电源端，所述静电保护电路的第二信号端连接所述信号传输端，所述静电保护电路的第三信号端连接所述高电平电源端。

Images