CN103531585A

CN103531585A - 二极管串

Info

Publication number: CN103531585A
Application number: CN201310266159.3A
Authority: CN
Inventors: K.多曼斯基
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-06-28
Filing date: 2013-06-28
Publication date: 2014-01-22
Anticipated expiration: 2033-06-28
Also published as: DE102013106668A1; US20140001600A1; CN103531585B; US9058991B2

Abstract

二极管串。提供了器件和方法，其中在阱中提供二极管串并且用施加到二极管串的端子的电压之间的中间电压将阱偏置。

Description

二极管串

技术领域

本申请涉及二极管串，即彼此串联耦合的两个或更多二极管以及对应的方法。

背景技术

二极管串例如用于集成电路的ESD（静电放电）保护。特别地，经由这样的二极管串，ESD脉冲可以被分流到像VDD或VSS那样的电源电压。在一些情况下，使用阱结构形成这样的二极管串的二极管。然而，在一些情形（像在焊盘处的要被保护的过电压，即在正常范围之外但低于典型的ESD电压和/或关断的电源电压的电压）中，通过以上提到的阱结构形成的寄生双极晶体管可以变为导通，导致不期望的漏电流。

附图说明

图1示出了根据实施例的二极管串的示意图。

图2示出了说明根据实施例的方法的流程图。

图3是图示了根据实施例的二极管串的电路图。

图4A是图示了根据实施例的二极管串的半导体结构的示意剖视图。

图4B是图示了根据实施例的二极管串的半导体结构的示意剖视图。

图5是图示了根据实施例的二极管串的电路图。

图6是实现根据实施例的二极管串的半导体结构的剖视图。

图7示出了使用根据实施例的二极管串的示例环境。

具体实施方式

在下面，将参考附图详细地描述本发明的实施例。应当注意的是，实施例仅仅用于说明实现本发明的一些可能性并且不被解释为以任何方式限制本申请的范围。

不同实施例的特征可以彼此组合，除非特别另外被指出。另一方面，描述具有多个特征的实施例不被解释为表明所有这样的特征对于实现本发明而言是必需的，因为其它实施例可以包括比所示出的特征更少的特征和/或所示出的特征的可替换特征。

此外，应当注意的是，在附图中示出或在此描述的两个元件之间的任何直接连接或耦合（即，没有任何中间元件的任何连接或耦合）也可以通过间接连接（即，包括一个或多个中间元件的连接或耦合）被实现，只要各个连接或耦合的预期功能被保留，所述功能例如是向元件施加电压的功能或从元件向另一个元件发射信号的功能。

此外，在一些情况下，实施例被描述为包括若干功能块或元件。应当注意的是，在这样的情况下，功能块或元件不需要必须由不同结构或电路实现，而是在一些实施例中这样的功能块或元件中的两个或更多也可以由共同的结构或者由共同的电路实现。

在下面，对于一些实施例将描述半导体结构，其中部分结构被称为具有极性。半导体的极性被理解为由n-掺杂引起的n-极性或者由p-掺杂引起的p-极性。例如，在硅半导体结构的情况下，可以通过添加磷或砷来完成n-掺杂，并且可以例如通过添加硼来完成p-掺杂。对于其它半导体（例如，像砷化镓那样的III-V半导体），可以使用其它适当的掺杂物。

在极性内，不同程度的掺杂即不同掺杂物浓度是可能的。高掺杂区域，特别是退化掺杂区域可以用于提供电接触。

现在转向图，在图1中示出了根据实施例的二极管串的示意图。图1的二极管串包括在第一端子12和第二端子16之间串联耦合的第一二极管结构13和第二二极管结构15。在一些实施例中，第一端子12可以是要被保护以免受静电放电（ESD）影响的输入/输出（I/O）端子，而第二端子16可以是例如针对VSS或VDD的电源电压端子，或者反之亦然。

例如，二极管结构13的第一端子（例如阴极）可以与端子12相耦合，二极管结构13的第二端子（例如阳极）可以经由耦合14与二极管结构15的第一端子（例如阴极）相耦合，并且二极管15的第二端子（例如阳极）可以与端子16相耦合。

在图1的实施例中的第一二极管结构13和第二二极管结构15可以被布置在第一极性的半导体阱11中，其继而被布置在与第一极性不同的第二极性的衬底10或其它半导体材料（像另外的阱）中。例如，阱11可以是n-阱，而衬底10可以是p-掺杂衬底。

第一二极管结构13和第二二极管结构15在一些情况下均可以包括布置在阱11内的第二极性的另外的阱以提供二极管结构之间的电绝缘。例如，这样，第一二极管结构13和第二二极管结构15连同阱11均可以实现三阱二极管。

在一些实施例中，阱11可以包括第一极性的单个连续半导体区域。在其它实施例中，阱11可以被分裂，例如以包括第一极性的两个半导体区域，针对每个二极管结构13、15有一个半导体区域。在该情况下，提供了欧姆电连接（例如，第一极性的金属连接或高掺杂多晶硅连接），将两个半导体区域电耦合，使得它们电气地具有与单个连续半导体区域基本相同的效果。这样的欧姆电连接的电阻例如可以是10欧姆以下，或者5欧姆以下。

图1的实施例还包括阱偏置电路17，用于偏置阱11，即用于向阱11施加电压。如由虚线18所表明的，一些实施例中的阱偏置电路17取决于在第一二极管结构13和第二二极管结构15处呈现的电压（特别是对应于施加到端子12和16的电压或根据其得到的电压），而不是基于像附加电源电压那样的任何附加电压，向阱11施加电压。在一些实施例中，如此施加的电压是在施加到端子12和16的电压之间和/或对应于耦合14上的电压的中间电压，即对应于在二极管结构13的第二端子和二极管结构15的第一端子处的电压，或者例如将耦合14的电阻考虑在内的电压，在二极管结构13的第二端子和第二二极管结构15的第一端子（即，通过耦合14链接的端子）之间的电压。在其它实施例中，施加到阱11的电压可以根据以不同方式（例如通过使用某分压器结构）施加到端子12和16的电压而得到。在将第一电压施加到端子16并且将低于第一电压的第二电压施加到端子12的情况下，施加到阱11的电压可以是低于第一电压或高于第一电压的一个二极管阈值。

在一些实施例中，电压被施加，使得在端子12或端子16处的电源电压被关断和/或在常规电压范围之外（过电压或欠电压）相差至多预定电压差的电压被施加到端子12和/或端子16的情况下，寄生双极晶体管也不会变为导通。在一些实施例中，阱11被偏置，以便提供两个二级管阈值的欠电压容限。

在图2中，示出了说明根据实施例的方法的流程图。可以使用图1的实施例的二极管串或者将在下面解释的二极管串中的任一个来实现该方法，但是也可以与此独立地实现该方法。

在20处，在半导体阱中提供二极管串，该半导体阱具有与在其中嵌入了阱的衬底的第二极性不同的第一极性。二极管串的二极管例如可以形成在第二极性的各个阱中，因而形成三阱二极管。

在21处，将电压施加到二极管串的端子。在22处，将施加到该二极管串的所述电压之间的中间电压施加到阱，其中该中间电压可以从施加到二极管串的端子的电压得到，而无需使用任何附加电源电压。

该中间电压可以防止所述结构中的寄生双极晶体管在特定情形下（例如当电源电压被关断时或者当施加到二极管串的端子的电压超过常规电压范围至多预定电压差时）变为导通。

在图3中，示出了根据实施例的二极管串的示意电路图。在图3的实施例中，二极管串包括第一二极管32和第二二极管33。在嵌入于衬底内的阱31中提供第一二极管32和第二二极管33。实施例中的阱31的极性不同于衬底的极性。一些实施例中的第一二极管32和第二二极管33可以在形成于阱31内并且具有不同于阱31的极性的分离的阱中被提供。

第一二极管32的阴极与端子30（例如输入/输出（I/O）端子）耦合。第一二极管32的阳极与第二二极管33的阴极耦合。第二二极管33的阳极与端子35（例如电源电压VSS）耦合。

第一二极管32的阳极和第二二极管33的阴极之间的中间节点34经由耦合36（例如由金属层、金属线或高掺杂硅构成的连接）与阱31耦合。耦合36是用于偏置电路向阱31施加偏置电压的示例。一些实施例中的耦合36可以具有小于10Ω的电阻。通过耦合36，利用在端子30和33处的电压之间的中间电压将阱偏置，而无需使用像VDD那样的附加电源电压。这样，在一些实施例中，可以在特定情形（例如如果VSS故障或者如果施加到输入/输出端子30的电压超过例如0~5V之间的“通常”范围达至多预定阈值（例如至多2伏特）（在该示例中例如在-2和7V之间））中防止寄生双极晶体管变为导通。

在图4A中，示出了实现根据实施例的二极管串的半导体结构。图4A的实施例是图3的实施例的一种可能的结构实现。然而，应当注意的是，图3的实施例的结构实现不限于图4A中所示出的结构。

图4A的结构包括第一极性的阱41，例如n-阱，其嵌入在第二极性的衬底40（例如p-型衬底）内。为了形成第一二极管，在阱41内提供用作阳极的p-阱43。在p-阱43内，形成用作阴极的高掺杂n-阱49（有时也简称为n+区域）和用作第一二极管的阳极接触的高掺杂p-阱48（有时也简称为p+区域）。高掺杂n-阱49耦合到端子，例如输入/输出端子。

为了形成第二二极管，在n-阱41内形成p-阱43作为阳极。为了接触第二二极管的阳极，高掺杂p-阱44（有时也简称为p+区域）被提供作为阳极接触。为了形成阴极，高掺杂n-阱45（有时也简称为n+区域）被提供。用作阳极接触的高掺杂p-阱44可以与端子（例如电源电压VSS）耦合。换言之，第一二极管的p-n结形成在p-阱43和高掺杂n-阱49之间，而第二二极管的p-n结形成在p-阱42和高掺杂n-阱49之间。

此外，为了接触n-阱41，提供了高掺杂n-阱或n-接触46。此外，经由耦合47，用作第二二极管的阴极的高掺杂n-阱45与用于接触n-阱41的高掺杂n-阱46连接并且与用作第一二极管的阳极接触的高掺杂p-阱48连接。因此，经由耦合47和用作阱接触的高掺杂n-阱46，利用在用作第二二极管的阳极接触的高掺杂p-阱44处呈现的电压和在用作第一阴极管的阴极的高掺杂n-阱49处呈现的电压之间的中间电压将n-阱41偏置。

可以例如通过高掺杂n-阱45作为发射极、p-阱42作为基极以及n-阱41作为集电极来形成寄生双极npn晶体管410，如图4A中所表明的那样。通过如以上所解释的那样将n-阱41偏置，当VSS故障时，例如可以防止该寄生npn晶体管410变成导通。类似的寄生npn晶体管形成在第一二极管处，其中p-阱43用作基极。可以防止这样的npn晶体管在I/O-端子处（即，在n-阱49处）的过电压或欠电压的情况下变为导通。

在示出的实施例中，通过以上解释的阱偏置，阱的电压可以被保持在衬底40以上至少两个二极管阈值处。

在图4A的实施例中，阱41被提供作为连续阱，例如连续n-掺杂半导体区域。在其它实施例中，对应的阱可以被提供作为分裂阱，其包括在它们之间具有欧姆连接的两个或更多分离的n-阱。在图4B中示出了对应实施例。

图4B的实施例是图4A的实施例的变形，并且对应的元件带有相同的附图标记并且将不被再次描述。代替图4A的n-阱41，针对第一二极管的第一n-阱41A和针对第二二极管的第二n-阱41B被提供。第一n-阱41A具有用于接触n-阱41A的高掺杂n-阱46A，并且第二n-阱41B具有用于接触n-阱41B的高掺杂n-阱46B。高掺杂n-阱46A、46B与耦合47耦合，这因此提供了在第一和第二n-阱41A、41B之间的欧姆电连接并且以中间电压将第一和第二n-阱41A、41B这两者偏置。

因此，图4B中的电气情况（特别是关于寄生双极npn晶体管410）与图4A中基本相同。

应当注意的是，虽然在图4B中耦合47既用于将第一和第二n-阱41A、41B偏置并且又用于提供第一和第二n-阱41A、41B之间的欧姆电连接，但是在其它实施例中一个耦合可以被提供用于偏置并且另外的耦合可以被提供来形成欧姆电连接。

在图1、3、4A和4B的实施例中，由两个二极管形成的二极管串耦合在两个端子（例如像VSS那样的电源电压和输入/输出（I/O）端子）之间，例如用于I/O端子的ESD保护。然而，二极管的数量不被特别地限制，并且更多的二极管也可以耦合在端子之间。

例如，在图5中示出了总共四个二极管形成耦合在第一端子52（其例如被耦合到像VSS那样的电源电压）和第二端子53（例如输入/输出端子）之间的二极管串，例如用于输入/输出端子的ESD保护的实施例。在图5的实施例中，四个二极管被布置在两个二极管的第一组50和两个二极管的第二组51中，两个组50、51中的每一个如图3中所示出的那样（即其中每个组的两个二极管被布置的阱与两个二极管之间的中间节点耦合，如图5中所示出的那样）并且如关于图3详细解释的那样被实现。因此，组50、51的结构将不被再次详细地解释。

在图6中，示出了根据表示图5的电路的一种可能实现方式的实施例的半导体结构。在图6的实施例中，均被实现为图4A的双-二极管结构（即，被实现为其中嵌入有两个二极管的n-阱）的两个结构61、63在衬底30中被提供。由于结构61、63中的每一个如已经关于图4A所解释的那样被实现，所以将不再次重复该描述。结构61与第一端子60（例如VSS）耦合，并且第二结构63与第二端子64（例如输入/输出端子）耦合。第一结构61和第二结构63经由耦合62被串联地耦合，如图6中所示出的那样。耦合62例如可以被实现为金属层、金属线或高掺杂多晶硅连接。

如已经提到的，图4A、4B和6中示出的半导体结构仅用作示例并且其它实现方式也是可能的。例如，在一些实施例中极性可以是相反的。在这样的实现方式中，例如在图4A和4B中，阱41、45和49可以是p-掺杂的，并且阱42、44、43和48可以是n-掺杂的。在这样的情况下，衬底40也可以是n-型衬底。在另外的其它实施例中，二极管可以被实现为堆叠式二极管。

在图7中，示出了可以使用根据实施例的二极管串的环境。在图7的示例中，示出了电路（例如集成电路）的两个输入端子72、73。如通过点所表明的，输入端子72、73与核心电路（未示出）连接来向核心电路供给信号和/或电压或者从核心电路输出信号和/或电压。

作为电源电压，连接到第一电源电压（例如VSS）的电源电压轨70和连接到第二电源电压（例如VDDP）的电源电压轨71被提供。

在示出的示例中的包括两个二极管PD1、PD2的第一二极管串74将输入端子72与电压轨71耦合，包括二极管PS1、PS2的第二二极管串75将输入72与电压轨70耦合，包括二极管PD1、PD2的第三二极管串76将输入端子73与电压轨71耦合，以及包括两个二极管PS1、PS2的第四二极管串77将输入73与电压轨70耦合。通过第一至第四二极管串74至77，提供了针对输入72、73的ESD保护。应当注意的是除了第一至第四二极管串74至77之外，可以存在其它传统的ESD保护元件。

第一至第四二极管串74至77中的每一个可以如以上描述的实施例那样（例如如参考图1和3至6所描述的那样）被实现。特别地，虽然在图7中如所示出的那样二极管串包括两个二极管，但是也可以使用包括更多二极管（例如如图5和6中所示出的四个二极管）的二极管串。第一至第四二极管串中的一些也可以被实现为传统的二极管串。

通过根据实施例的二极管串的使用，由虚线表明的由导通寄生npn晶体管78引起的泄漏路径79可以被防止，泄漏路径引起在输入端子72和73之间流动的电流。

在一些实施例中，输入端子73可以是复位输入端子，而输入端子73可以是时钟输入端子。

可以通过实施例来防止泄漏的另外的场景是电源电压被关断并且经由输入/输出端子供给电路的情况。

应当注意的是，图7的环境仅仅是可以使用根据实施例的二极管串的一个示例，并且其它场景也是同等可能的。例如，根据实施例的二极管串通常可以用于将输入/输出管脚与电源电压连接以用于ESD保护目的。

Claims

1. 一种器件，包括：

第一极性的半导体阱，其被布置在不同于所述第一极性的第二极性的衬底内；

第一二极管结构，其被提供在所述半导体阱中；

第二二极管结构，其被提供在所述半导体阱中，所述第一半导体结构和所述第二半导体结构被串联地耦合；以及

偏置电路，其被配置为向所述半导体阱施加偏置电压，所述偏置电压取决于施加到所述第一二极管结构的第一电压和施加到所述第二电压结构的第二电压并且所述偏置电压在所述第一电压和所述第二电压之间。

2. 权利要求1的器件，其中所述第一二极管结构包括用于施加所述第一电压的第一端子以及第二端子，所述第一二极管结构的所述第二端子与所述第二二极管结构的第一端子耦合，第二二极管结构还包括用于施加所述第二电压的第二端子，其中所述偏置电路被配置为取决于所述第一二极管结构的所述第二端子和所述第二二极管结构的所述第一端子之间的耦合上的电压来生成所述偏置电压。

3. 权利要求2的器件，其中第一二极管结构的第一端子被耦合到电源电压端子，并且第二二极管结构的第二端子被耦合到输入/输出端子。

4. 权利要求1的器件，其中第一二极管结构和第二二极管结构均实现三阱二极管。

5. 权利要求1的器件，其中第一二极管结构和第二二极管结构被耦合在芯片的端子和电源电压之间以提供ESD保护。

6. 权利要求1的器件，其中所述第一极性的所述半导体阱是所述第一极性的连续的半导体区域或所述第一极性的多个分离的半导体区域之一，所述多个分离的半导体区域经由欧姆电连接被彼此连接。

7. 一种器件，包括：

第一二极管，

第二二极管，与所述第一二极管串联地耦合，以及

在中间节点与第一二极管和第二二极管的阱之间的耦合，所述中间节点处于第一二极管和第二二极管之间。

8. 权利要求7的器件，其中所述第一二极管和所述第二二极管被耦合在电源电压和输入/输出端子之间。

9. 权利要求7的器件，其中电源电压是VSS。

10. 权利要求7的器件，还包括：

第三二极管，

第四二极管，

第三二极管和第四二极管彼此串联地耦合并且与第一和第二二极管串联地耦合，以及

在另外的中间节点与第三二极管和第四二极管的阱之间的耦合，所述另外的中间节点处于所述第三二极管和所述第四二极管之间。

11. 一种半导体结构，包括：

衬底；

第一极性的第一阱，其被形成在所述衬底中；

不同于所述第一极性的第二极性的第二阱，其被形成在所述第一阱内；

第二极性的第三阱，其被形成在所述第一阱内；

第一极性的第四阱，其被形成在所述第二阱内；

第二极性的第五阱，其被形成在所述第三阱内；以及

电耦合，其处于所述第四阱、所述第三阱和所述第一阱之间。

12. 权利要求11的结构，其中所述电耦合包括金属耦合或多晶硅耦合。

13. 权利要求11的结构，还包括布置在所述阱内的第二极性的第六阱，在所述第六阱中的掺杂浓度高于在所述第三阱中的掺杂浓度，所述电耦合被连接到所述第六阱。

14. 权利要求11的结构，其中所述第五阱与输入/输出端子耦合。

15. 权利要求11的结构，还包括布置在所述第二阱内的所述第二极性的第七阱，所述第七阱具有高于所述第二阱的掺杂浓度，其中所述第七阱与电源电压耦合。

16. 权利要求11的结构，其中所述第一极性是n-型极性，并且所述第二极性是p-型极性。

17. 权利要求11的结构，其中所述衬底属于第二极性。

18. 权利要求11的结构，其中所述电耦合具有小于10Ω的电阻。

19. 权利要求11的结构，包括：

第一极性的第八阱，其被形成在所述衬底中；

所述第二极性的第九阱，其被形成在所述第八阱内；

所述第二极性的第十阱，其被形成在所述第八阱内；

所述第一极性的第十一阱，其被形成在所述第九阱内；

所述第一极性的第十二阱，其被形成在所述第十阱内；

另外的电耦合，其处于所述第十一阱、所述第十阱和所述第八阱之间，

其中所述第九阱与所述第五阱耦合。

20. 权利要求11的结构，其中所述第一阱被形成为第一极性的单个连续半导体区域。

21. 权利要求11的结构，其中所述第一阱包括第一极性的第一阱部分，所述第二阱被布置在所述第一阱部分以及第一极性的第二阱部分内，所述第三阱被布置在所述第二阱部分内，所述第一阱部分和所述第二阱部分被彼此欧姆地耦合。

22. 一种器件，包括：

二极管串；以及

偏置电路，其被配置为基于施加到所述二极管串的电压来偏置二极管串的阱以防止寄生双极性晶体管变为导通。

23. 权利要求22的器件，其中偏置电路被配置为用在施加到二极管串的电压之间的电压来将阱偏置。

24. 一种方法，包括：

在阱中提供二极管串；

向二极管串的端子施加电压；以及

向阱施加中间电压，所述中间电压处于施加到二极管串的端子的所述电压之间并且取决于施加到二极管串的端子的所述电压。

25. 权利要求24的方法，其中所述向阱施加中间电压包括将在不同于所述端子的二极管串的二极管的另外的端子处呈现的电压施加到所述阱。