CN106158744B - 静电保护结构及其制作方法、芯片及其制作方法 - Google Patents
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Abstract
一种静电保护结构及其制作方法、芯片及其制作方法。其中，所述静电保护结构的制作方法包括：提供第一掺杂类型的衬底；在所述衬底中形成第二掺杂类型的深阱区；在所述深阱区中形成第一掺杂类型的第一阱区；在所述第一阱区中形成第二掺杂类型的第一重掺杂区，所述深阱区和所述第一阱区构成第一PN结二极管；在所述衬底中形成第二掺杂类型的第二阱区；在所述第二阱区中形成第一掺杂类型的第二重掺杂区，所述衬底和所述第二阱区构成第二PN结二极管。所述静电保护结构的制作方法能够形成低漏电性能和高静电保护作用的静电保护结构。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种静电保护结构及其制作方法、芯片及其制作方法。
背景技术
静电对于电子产品的伤害一直是较难解决的问题。PN结二极管作为主要的静电释放(ESD)器件，广泛地应用到集成电路的ESD防护设计中。
在电子探测计数芯片中，电子是通过电路中的输入管脚(PIN IN)流入电子探测计数芯片内部，并且电子在电子探测计数芯片中转换成电流，从而实现对电子的计数。
由电子探测计数芯片的工作原理可知，电子探测计数芯片对输入管脚处的漏电要求特别之高。也就是说，电子探测计数芯片对输入管脚处的静电保护结构的要求极为苛刻。
发明内容
本发明解决的问题是提供一种静电保护结构及其制作方法、芯片及其制作方法，以提高静电保护结构的保护性能。
为解决上述问题，本发明提供一种静电保护结构的制作方法，包括：
提供第一掺杂类型的衬底；
在所述衬底中形成第二掺杂类型的深阱区；
在所述深阱区中形成第一掺杂类型的第一阱区；
在所述第一阱区中形成第二掺杂类型的第一重掺杂区，所述深阱区和所述第一阱区构成第一PN结二极管；
在所述衬底中形成第二掺杂类型的第二阱区；
在所述第二阱区中形成第一掺杂类型的第二重掺杂区，所述衬底和所述第二阱区构成第二PN结二极管。
可选的，设置所述深阱区的掺杂浓度为1E16/cm3～1E17/cm3，所述第一阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第二阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第一重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3，所述第二重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3。
可选的，所述制作方法还包括进行金属硅化物工艺，所述金属硅化物工艺包括：
在所述衬底表面形成金属硅化物的阻挡层；
图案化所述阻挡层以形成阻挡图案，所述阻挡图案覆盖在所述第一PN结二极管上表面和第二PN结二极管上表面；
沉积金属。
可选的，设置所述第一PN结二极管的P极电连接芯片的管脚，所述第一PN结二极管的N极电连接芯片的电源线；设置所述第二PN结二极管的N极电连接芯片的管脚，所述第一PN结二极管的P极电连接地线。
为解决上述问题，本发明还提供了一种芯片的制作方法，采用如上所述的静电保护结构的制作方法形成静电保护结构。
为解决上述问题，本发明还提供了一种静电保护结构，包括：
第一掺杂类型的衬底；
第二掺杂类型的深阱区，位于所述衬底中；
第一掺杂类型的第一阱区，位于所述深阱区中；
第二掺杂类型的第一重掺杂区，位于所述第一阱区中；所述深阱区和所述第一阱区构成第一PN结二极管；
第二掺杂类型的第二阱区，位于所述衬底中；
第一掺杂类型的第二重掺杂区，位于所述第二阱区中；所述衬底和所述第二阱区构成第二PN结二极管。
可选的，所述第一PN结二极管表面和所述第二PN结二极管表面直接被绝缘层覆盖。
可选的，所述第一PN结二极管的P极通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，所述第一PN结二极管的N极通过贯穿所述绝缘层的接触插塞电连接芯片的电源线，所述第二PN结二极管的N极通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，所述第一PN结二极管的P极通过贯穿所述绝缘层的接触插塞电连接地线。
可选的，所述深阱区的掺杂浓度为1E16/cm3～1E17/cm3，所述第一阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第二阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第一重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3，所述第二重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3。
为解决上述问题，本发明还提供了一种芯片，包括如上所述的静电保护结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，将原本由重掺杂区和阱区构成的PN结二极管替换成形成在深阱区内的第一PN结二极管(深阱区和第一阱区构成第一PN结二极管)，从而加大结深，而结深越大漏电越小，从而减小静电保护结构发生漏电情况，提高静电保护作用。同样的，将原本由重掺杂区和衬底构成的PN结二极管替换成由衬底和第二阱区构成的第二PN结二极管，同样达到加大结深，减小漏电的作用。
同时，由于所述深阱区的掺杂浓度通常小于所述阱区的掺杂浓度，所述第一阱区的掺杂浓度通常小于所述重掺杂区的掺杂浓度，而掺杂浓度越大漏电越大，因此，采用本发明的技术方案的第一PN结二极管相比于现有PN结二极管而言，漏电能够再次减小。同样的，由于所述第二阱区的掺杂浓度通常小于所述重掺杂区的掺杂浓度，因此，采用本发明的技术方案的第二PN结二极管相比于现有PN结二极管而言，漏电同样能够再次减小。可见，本发明的技术方案能够使PN结二极管静电保护结构的漏电使大幅减小。
进一步，本发明避免在第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，提高第一PN结二极管上表面和第二PN结二极管上表面的光滑度，同时也避免金属硅化物减小第一PN结二极管和第二PN结二极管的结深，进一步减小了静电保护结构的漏电。
附图说明
图1是现有PN结二极管静电保护结构的剖面示意图；
图2是本发明实施例所提供的静电保护结构的剖面示意图；
图3是具有图2所示静电保护结构的芯片电路示意图。
具体实施方式
现有PN结二极管静电保护结构无法将静电保护电路的相关漏电流控制在所需水平，因而无法消除漏电对电子探测计数芯片的影响。漏电会严重影响电子探测计数芯片的电子计数结果。这是因为漏电不仅发生在静电泄放的时候，而是在任何时候都会发生漏电，并相应产生漏电流，而漏电流会影响电子探测计数芯片的计数结果。由现有方法形成的PN结二极管静电保护结构，存在对电子探测计数芯片输入管脚处的漏电保护作用不足的情况。
发明人对此进行分析发现，现有PN结二极管静电保护结构属于寄生二极管，其漏电比较大，完全不符合低漏电的要求。
如图1所示，现有PN结二极管静电保护结构形成在P型半导体衬底100中。衬底100中具有N阱111，N阱111中包括相互分隔的P型重掺杂型区域112和N型重掺杂型区域113。N型重掺杂型区域113用于连接芯片的电源电压线(VDD)。P型半导体衬底100还包括用于连接地线(GND)的N型重掺杂型区域122。其中，N阱111与P型重掺杂型区域112构成第一PN结二极管(未标注)，半导体衬底100与N型重掺杂型区域122构成的第二PN结二极管(未标注)。
由于P型重掺杂型区域121和N型重掺杂型区域122的浓度都非常高，而所述第一PN结二极管和所述第二PN结二极管的结深都较浅，因此所述第一PN结二极管和所述第二PN结二极管的横向漏电都比较大。
另外，发明人进一步分析发现，现有PN结二极管静电保护结构漏电较大的另一个原因：目前在形成所述第一PN结二极管和第二PN结二极管之后，通常还进行MOS晶体管的金属硅化物的形成工艺，现有方法通常会利用所述金属硅化物形成工艺，同时在第一PN结二极管的重掺杂区表面也形成金属硅化物114(silicide)，在第二PN结二极管的重掺杂区上表面也形成金属硅化物123，如图1所示，其目的是减小PN结二极管重掺杂区与接触插塞等电连接结构的接触电阻。然而，这些金属硅化物114和金属硅化物123会影响结的形貌，使得结表面不够均匀光滑，从而导致PN结二极管漏电增加。并且，金属硅化物114和金属硅化物123的厚度较大，会破坏所述第一PN结二极管和所述第二PN结二极管的一部分结深，导致结变迁，这也使得所述第一PN结二极管和所述第二PN结二极管更容易发生漏电。
为此，本发明提供一种新的静电保护结构及其制作方法，并提供具有所述静电保护结构的芯片和所述芯片的制作方法。其中，所述静电保护的制作方法通过将原本由重掺杂区和阱区构成的PN结二极管替换成形成在深阱区内的第一PN结二极管(深阱区和第一阱区构成第一PN结二极管)，从而加大结深，而结深越大漏电越小，从而减小静电保护结构发生漏电情况，提高静电保护作用。同样的，将原本由重掺杂区和衬底构成的PN结二极管替换成由衬底和第二阱区构成的第二PN结二极管，同样达到加大结深，减小漏电的作用。
此外，所述制作方法还可以通过在金属硅化物工艺过程中，在PN结表面形成阻挡层，或者通过去除N结表面的金属，从而防止在PN结表面形成金属硅化物，使第一PN结二极管上表面和第二PN结二极管上表面更加均匀光滑，而表面光滑能够减小PN结二极管的漏电，即表面不形成金属硅化物能够使第一PN结二极管和第二PN结二极管不易发生漏电，提高相应静电保护结构的静电保护作用，并同时提高采用此静电保护结构的芯片的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种静电保护结构的制作方法。
请参考图2，所述静电保护结构的制作方法首先提供P型掺杂的衬底200(P-substrate)。
本实施例中，衬底200的材料可以为硅，或者含硅的半导体材料。
图2中虽未分别示出，但是衬底200中可以包括有源区和隔离结构，所述隔离结构隔离各个所述有源区。衬底200的掺杂浓度可以为1E15/cm3左右。
请继续参考图2，在衬底200中形成N型掺杂的深阱区211(deep N well，DNW)。
本实施例中，深阱区211可以采用离子注入的方式掺杂形成。深阱区211的掺杂浓度可以为1E16/cm3～1E17/cm3。
请继续参考图2，在深阱区211中形成P型掺杂的第一阱区212。
本实施例中，第一阱区212可以采用离子注入的方式形成。第一阱区212的掺杂浓度可以为1E18/cm3～1E19/cm3。
请继续参考图2，在第一阱区212中形成P型重掺杂的第一重掺杂区213(图2中“P+”表示P型重掺杂)，深阱区211和第一阱区212构成第一PN结二极管。第一重掺杂区213电连接导电端216。
本实施例中，第一重掺杂区213可以采用离子注入的方式形成。第一重掺杂区213的掺杂浓度为1E20/cm3～1E21/cm3。
请继续参考图2，在衬底200中形成N型掺杂的第二阱区221。
本实施例中，第二阱区221可以采用离子注入的方式形成。第二阱区221的掺杂浓度可以为1E18/cm3～1E19/cm3。
请继续参考图2，在第二阱区221中形成N型重掺杂的第二重掺杂区222(图2中“N+”表示N型重掺杂)，衬底200和第二阱区221构成第二PN结二极管。第二重掺杂区222电连接导电端224。
本实施例中，第二重掺杂区222可以采用离子注入的方式形成。第二重掺杂区222的掺杂浓度为1E20/cm3～1E21/cm3。
需要说明的是，本实施例还在衬底200形成了N型掺杂的第三阱区214，第三阱区214可以位于第一阱区212的两侧，如图2所示。第三阱区214的绝大部分位于深阱区211中，但可以有小部分不位于深阱区211，而位于衬底200的其它区域中。并且，本实施例进一步在第三阱区214中形成第二掺杂类型的第三重掺杂区215。第三重掺杂区215连接至导电端217。
需要说明的是，本实施例还在第二阱区221两侧的半导体衬底200内形成第一掺杂类型的第四重掺杂区223。第四重掺杂区223连接至导电端225。
需要说明的是，导电端217电连接的是所述第一PN结二极管的N极，导电端225电连接的是所述第二PN结二极管的P极。本实施例可以通过导电端217，使第一PN结二极管的N极电连接电源线(VDD，未示出)。本实施例可以通过导电端225，使第二PN结二极管的P极电连接地线(GND)。
本实施例所提供的静电保护结构的制作方法，将图1所示，原本由P型重掺杂区和N型阱区构成的PN结二极管替换成形成在深阱区211内的第一PN结二极管(深阱区211和第一阱区212构成第一PN结二极管)，从而加大结深，而结深越大漏电越小，从而减小静电保护结构发生漏电情况，提高静电保护作用。同样的，将图1所示，原本由N型重掺杂区和衬底200构成的PN结二极管替换成由衬底200和第二阱区221构成的第二PN结二极管，同样达到加大结深，减小静电保护结构发生漏电情况，提高静电保护作用。因此，本实施例所提供的制作方法能够制作出具有低漏电性能和高静电保护作用的静电保护结构。
进一步的，由于深阱区211的掺杂浓度通常小于图1所示N阱111的掺杂浓度，第一阱区212的掺杂浓度通常小于P型重掺杂型区域112的掺杂浓度，而掺杂浓度越大漏电越大，因此，采用本发明的技术方案的第一PN结二极管相比于现有PN结二极管而言，漏电能够再次减小。同样的，由于第二阱区221的掺杂浓度通常小于N型重掺杂型区域122的掺杂浓度，因此，采用本发明的技术方案的第二PN结二极管相比于现有PN结二极管而言，漏电同样能够再次减小。
具体的，本实施例通过设置深阱区211的掺杂浓度为1E16/cm3～1E17/cm3，第一阱区212的掺杂浓度为1E18/cm3～1E19/cm3，第二阱区221的掺杂浓度为1E18/cm3～1E19/cm3，第一重掺杂区213的掺杂浓度为1E20/cm3～1E21/cm3，第二重掺杂区222的掺杂浓度为1E20/cm3～1E21/cm3，并与相应的衬底200配合，本实施例能够使第一PN结二极管和第二PN结二极管的漏电进一步减小，从而进一步提高静电保护作用。
本实施例中，在形成第一PN结二极管和第二PN结二极管之后，通常还进行金属硅化物的形成工艺。
前面已经提到，现有静电保护结构的制作方法过程中，通常会利用MOS晶体管的金属硅化物形成工艺，同时在PN结二极管的重掺杂区表面也形成金属硅化物，但这种做法造成PN结二极管漏电增大。
因此，本实施例在金属硅化物工艺过程中，采用以下方案进行：
在衬底200表面形成金属硅化物的阻挡层(silicide block layer，未示出)，也就是说，所述阻挡层覆盖整个衬底的表面，包括有源区、第一PN结二极管和第二PN结二极管表面；
图案化所述阻挡层以形成阻挡图案，并使得阻挡图案覆盖在第一PN结二极管上表面和第二PN结二极管上表面，但暴露出衬底上的其它部分，例如制作在衬底上的源极、漏极和栅极的表面被暴露，这些被暴露的表面后续参考形成金属硅化物；所述图案化的过程可以通过在所述阻挡层上涂布光刻胶(未显示)，然后对所述光刻胶进行曝光显影，形成所需要的光刻胶图案，并以所述光刻胶图案为掩模，刻蚀所述阻挡层，最终形成所需要的阻挡图案；
沉积金属，所述金属覆盖被阻挡图案暴露的衬底表面，例如上述源极、漏极和栅极的表面；所述金属可以为钨、钛或者镍等；并进行退火等工艺使金属与被暴露的衬底表面中的硅反应，从而在相应位置生成金属硅化物。
本实施例中，由于在第一PN结二极管上表面和第二PN结二极管上表面形成了阻挡图案，从而防止第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，使第一PN结二极管上表面和第二PN结二极管上表面更加均匀光滑，而表面光滑能够减小PN结二极管的漏电，即表面不形成金属硅化物能够使第一PN结二极管和第二PN结二极管不易发生漏电，提高相应静电保护结构的静电保护作用，并同时提高采用此静电保护结构的芯片的性能。
需要说明的是，在本发明的其它实施例中，还可以采用下述方案进行金属硅化物工艺：在形成了第一PN结二极管和第二PN结二极管的衬底200表面形成金属层；去除位于第一PN结二极管和第二PN结二极管表面的金属层；进行退火等工艺使金属与硅反应，从而在相应位置生成金属硅化物。
通过所述方案，本实施例同样能够防止第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，从而使第一PN结二极管上表面和第二PN结二极管上表面更加均匀光滑，使第一PN结二极管和第二PN结二极管不易发生漏电，提高相应静电保护结构的静电保护作用，并同时提高采用此静电保护结构的芯片的性能。
本实施例中，一方面，通过设置形成在深N阱区内的第一PN结二极管，以及设置由衬底200和第二阱区221构成的第二PN结二极管，增大了PN结二极管的结深，减小了静电保护结构的漏电；另一方面，避免在第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，提高第一PN结二极管上表面和第二PN结二极管上表面的光滑度，同时也避免金属硅化物减小第一PN结二极管和第二PN结二极管的结深，进一步减小了静电保护结构的漏电。两个方面的原因使得本实施例能够大幅降低静电保护结构中漏电大的问题，将静电保护结构的电路中，相关漏电流降到10pA以下，满足相应芯片的漏电要求，特别是能够达到电子探测计数芯片等芯片的低漏电要求。
需要说明的是，其它实施例中，也可以提供第一掺杂类型的衬底；在所述衬底中形成第二掺杂类型的深阱区；在所述深阱区中形成第一掺杂类型的第一阱区；在所述第一阱区中形成第二掺杂类型的第一重掺杂区，所述深阱区和所述第一阱区构成第一PN结二极管；在所述衬底中形成第二掺杂类型的第二阱区；在所述第二阱区中形成第一掺杂类型的第二重掺杂区，所述衬底和所述第二阱区构成第二PN结二极管。其中，所述第一掺杂类型为N型掺杂，而所述第二掺杂类型为P型掺杂。
本发明实施例还提供了一种芯片的制作方法，所述芯片的制作方法采用如上所述的静电保护结构的制作方法，并据此形成相应的静电保护结构。所述芯片的制作方法中，形成静电保护结构的步骤和过程，可以参考前述实施例相应内容。
由于所述芯片的制作方法采用静电保护结构的制作方法形成静电保护结构，因此，所述芯片的制作方法能够制作出具有高静电保护作用且低漏电的芯片，因此，能够保证芯片与管脚之间的漏电减小，特别适用于将所述静电保护结构形成在电子探测计数芯片的内部电路和输入管脚之间。
本发明实施例还提供了一种静电保护结构，所述静电保护结构可以采用本发明第一实施例所提供的制作方法形成，因此，所述静电保护结构的结构和性质可以参考第一实施例相应内容，并且可以结合参考图2。
请参考图2，所述静电保护结构包括P型掺杂的衬底200、N型掺杂的深阱区211、P型掺杂的第一阱区212、P型掺杂的第一重掺杂区213、N型掺杂的第二阱区221和N型掺杂的第二重掺杂区222。其中，深阱区211位于衬底200中，第一阱区212位于深阱区211中，第一重掺杂区213位于第一阱区212中，N型掺杂的第二阱区221位于衬底200中，第二重掺杂区222，位于第二阱区221中。并且，深阱区211和第一阱区212构成第一PN结二极管，衬底200和第二阱区221构成第二PN结二极管。第一重掺杂区213电连接导电端216。第二重掺杂区222电连接导电端224。
需要说明的是，所述静电保护结构还包括N型掺杂的第三阱区214，第三阱区214大部分位于深阱区211中，但有少部分直接位于衬底200中。第三阱区214中还具有N型掺杂的第三重掺杂区215。第三重掺杂区215电连接至导电端217。所述静电保护结构还包括P型掺杂的第四重掺杂区223，第四重掺杂区223位于衬底200中。第四重掺杂区223电连接至导电端225。
本实施例所提供的静电保护结构中，将图1所示，原本由P型重掺杂区和N型阱区构成的PN结二极管替换成位于深N阱区内的第一PN结二极管(深阱区211和第一阱区212构成第一PN结二极管)，从而加大结深，而结深越大漏电越小，从而减小静电保护结构发生漏电情况，提高静电保护作用。同样的，将图1所示，原本由N型重掺杂区和衬底100构成的PN结二极管替换成由衬底200和第二阱区221构成的第二PN结二极管，同样达到加大结深，减小静电保护结构发生漏电的情况，提高静电保护作用。
本实施例中，深阱区211的掺杂浓度为1E16/cm3～1E17/cm3，第一阱区212的掺杂浓度为1E18/cm3～1E19/cm3，第二阱区221的掺杂浓度为1E18/cm3～1E19/cm3，第一重掺杂区213的掺杂浓度为1E20/cm3～1E21/cm3，第二重掺杂区222的掺杂浓度为1E20/cm3～1E21/cm3。通过上述各浓度的设置，并与衬底200配合，本实施例能够使第一PN结二极管和第二PN结二极管的漏电进一步减小，从而进一步提高静电保护作用。
需要特别说明的是，图2中虽未示出，但本实施例中，所述第一PN结二极管表面和第二PN结二极管表面直接被绝缘层覆盖，而未形成有金属硅化物。所述绝缘层可以为氧化硅、氮化硅、氮氧化硅以及它们的叠层结构。所述绝缘层可以为层间介质层(ILD)。通过避免在第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，本实施例能够使第一PN结二极管上表面和第二PN结二极管上表面更加均匀光滑，从而使第一PN结二极管和第二PN结二极管不易发生漏电，提高相应静电保护结构的静电保护作用，并同时提高采用此静电保护结构的芯片的性能。
并且，本实施例中，一方面，通过具有在深N阱区内的第一PN结二极管，并具有由第二阱区221和第二重掺杂区222构成第二PN结二极管，从而增大了PN结二极管的结深，减小了静电保护结构的漏电；另一方面，避免在第一PN结二极管上表面和第二PN结二极管上表面形成金属硅化物，提高第一PN结二极管上表面和第二PN结二极管上表面的光滑度，同时也避免金属硅化物减小第一PN结二极管和第二PN结二极管的结深，进一步减小了静电保护结构的漏电。两个方面的原因使得本实施例能够大幅降低静电保护结构中漏电大的问题，将静电保护结构的电路中，相关漏电流降到10pA以下，满足相应芯片的漏电要求，特别是能够达到电子探测计数芯片等芯片的低漏电要求。
请参考图3，图3是具有图2所示静电保护结构的芯片电路示意图。图3示出了相互电连接的管脚230和内部电路240，以及第一PN结二极管D1和第二PN结二极管D2(第一PN结二极管D1和第二PN结二极管D2的剖面结构如图2所示)。具体的，在管脚230和内部电路240之间的电连接线中具有导电连接点201，所述第一PN结二极管D1连接在导电连接点201和电源电压线(VDD)之间，所述第二PN结二极管D2连接在导电连接点201和地线(GND)之间。
当管脚230和内部电路240之间发生正向的静电释放时，第一PN结二极管D1导通，第二PN结二极管D2截止，静电电流通过第一PN结二极管D1释放掉，同时，第二PN结二极管D2将电压进行箝位。当发生负向的静电释放时，第二PN结二极管D2导通，第一PN结二极管D1截止，静电电流通过第二PN结二极管D2释放掉。同时，第一PN结二极管D1将电压进行箝位。因此，第一PN结二极管D1和第二PN结二极管D2共同起到对管脚230起到静电保护作用。
本实施例中，前面已经提到，所述第一PN结二极管表面和第二PN结二极管表面直接被所述绝缘层覆盖。因此，第一PN结二极管的P极可以通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，第一PN结二极管的N极可以通过贯穿所述绝缘层的接触插塞电连接芯片的所述电源线，第二PN结二极管的N极可以通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，第一PN结二极管的P极可以通过贯穿所述绝缘层的接触插塞电连接地线。
需要说明的是，在本发明的其它实施例中，所述静电保护结构可以包括：第一掺杂类型的衬底；第二掺杂类型的深阱区，位于所述衬底中；第一掺杂类型的第一阱区，位于所述深阱区中；第二掺杂类型的第一重掺杂区，位于所述第一阱区中；所述深阱区和所述第一阱区构成第一PN结二极管；第二掺杂类型的第二阱区，位于所述衬底中；第一掺杂类型的第二重掺杂区，位于所述第二阱区中；所述衬底和所述第二阱区构成第二PN结二极管。其中，所述第一掺杂类型可以为N型掺杂，所述第二掺杂类型可以为P型掺杂。
本发明实施例还提供了一种芯片，所述芯片包括上述实施例所提供的静电保护结构，因此，所述芯片中静电保护结构的结构和性质可以参考前述实施例相应内容。其中，所述芯片可以为电子探测计数芯片，所述静电保护结构可以设置在电子探测计数芯片中，并设置在芯片内部电路与管脚之间，所述管脚可以为输入管脚。
由于本实施例所提供的芯片具有本发明实施例所提供的静电保护结构，因此，所述芯片能够具有低漏电性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种静电保护结构的制作方法，其特征在于，包括：
提供第一掺杂类型的衬底；
在所述衬底中形成第二掺杂类型的深阱区；
在所述深阱区中形成第一掺杂类型的第一阱区；
在所述第一阱区中形成第一掺杂类型的第一重掺杂区，所述第一重掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度，所述深阱区和所述第一阱区构成第一PN结二极管；
在所述衬底中形成第二掺杂类型的第二阱区；
在所述第二阱区中形成第二掺杂类型的第二重掺杂区，所述第二重掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度，所述衬底和所述第二阱区构成第二PN结二极管。
2.如权利要求1所述的静电保护结构的制作方法，其特征在于，设置所述深阱区的掺杂浓度为1E16/cm3～1E17/cm3，所述第一阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第二阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第一重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3，所述第二重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3。
3.如权利要求1所述的静电保护结构的制作方法，其特征在于，还包括进行金属硅化物工艺，所述金属硅化物工艺包括：
在所述衬底表面形成金属硅化物的阻挡层；
图案化所述阻挡层以形成阻挡图案，所述阻挡图案覆盖在所述第一PN结二极管上表面和第二PN结二极管上表面；
沉积金属。
4.如权利要求1所述的静电保护结构的制作方法，其特征在于，设置所述第一PN结二极管的P极电连接芯片的管脚，所述第一PN结二极管的N极电连接芯片的电源线；设置所述第二PN结二极管的N极电连接芯片的管脚，所述第一PN结二极管的P极电连接地线。
5.一种芯片的制作方法，其特征在于，采用如权利要求1至4任意一项所述的静电保护结构的制作方法形成静电保护结构。
6.一种静电保护结构，其特征在于，包括：
第一掺杂类型的衬底；
第二掺杂类型的深阱区，位于所述衬底中；
第一掺杂类型的第一阱区，位于所述深阱区中；
第一掺杂类型的第一重掺杂区，位于所述第一阱区中，所述第一重掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度；所述深阱区和所述第一阱区构成第一PN结二极管；
第二掺杂类型的第二阱区，位于所述衬底中；
第二掺杂类型的第二重掺杂区，位于所述第二阱区中，所述第二重掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度；所述衬底和所述第二阱区构成第二PN结二极管。
7.如权利要求6所述的静电保护结构，其特征在于，所述第一PN结二极管表面和所述第二PN结二极管表面直接被绝缘层覆盖。
8.如权利要求7所述的静电保护结构，其特征在于，所述第一PN结二极管的P极通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，所述第一PN结二极管的N极通过贯穿所述绝缘层的接触插塞电连接芯片的电源线，所述第二PN结二极管的N极通过贯穿所述绝缘层的接触插塞电连接芯片的管脚，所述第一PN结二极管的P极通过贯穿所述绝缘层的接触插塞电连接地线。
9.如权利要求6所述的静电保护结构，其特征在于，所述深阱区的掺杂浓度为1E16/cm3～1E17/cm3，所述第一阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第二阱区的掺杂浓度为1E18/cm3～1E19/cm3，所述第一重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3，所述第二重掺杂区的掺杂浓度为1E20/cm3～1E21/cm3。
10.一种芯片，其特征在于，包括如权利要求6至9任意一项所述静电保护结构。
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