CN104425359B - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN104425359B CN104425359B CN201310398736.4A CN201310398736A CN104425359B CN 104425359 B CN104425359 B CN 104425359B CN 201310398736 A CN201310398736 A CN 201310398736A CN 104425359 B CN104425359 B CN 104425359B
- Authority
- CN
- China
- Prior art keywords
- ion
- lightly doped
- ion implanting
- forming method
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 150000002500 ions Chemical class 0.000 claims description 232
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 238000002347 injection Methods 0.000 claims description 36
- 239000007924 injection Substances 0.000 claims description 36
- 238000002513 implantation Methods 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- 229910052733 gallium Inorganic materials 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 55
- 239000000463 material Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- -1 at least in P Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 208000027418 Wounds and injury Diseases 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 208000014674 injury Diseases 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003472 neutralizing effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000167 hafnon Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010416 ion conductor Substances 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；对所述栅极结构两侧的半导体衬底内进行第一轻掺杂离子注入，形成第一轻掺杂区；对所述栅极结构两侧的半导体衬底内进行第二轻掺杂离子注入，形成第二轻掺杂区，第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量，并且第一轻掺杂离子注入的离子类型和第二轻掺杂离子注入的离子类型相同。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。在形成晶体管之后，通常在晶体管的源极和漏极表面形成金属插塞与后续在晶体管上方形成的器件之间通过层间互连结构实现电连接。
金属插塞的形成方法包括：采用刻蚀工艺，在源极和漏极表面形成通孔，在所述通孔内填充金属材料形成金属插塞。为了减低插塞与源极和漏极之间的接触电阻，并且满足一定的刻蚀分辨率的要求，所述插塞的尺寸较大，占用较大的芯片面积。
现有技术中，为了进一步缩小芯片面积，在晶体管的源极和漏极表面形成多晶硅层将源极和漏极引出，再在所述多晶硅层上形成金属插塞，所述金属插塞不需要形成在源/漏极的上方，从而可以降低栅极到源/漏极之间的距离、减小源/漏极的长度，进而可以降低器件的面积。
但是现有技术形成的晶体管的工作效率较低，功耗较大。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够降低晶体管的结电容。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；对所述栅极结构两侧的半导体衬底内进行第一轻掺杂离子注入，形成第一轻掺杂区；对所述栅极结构两侧的半导体衬底内进行第二轻掺杂离子注入，形成第二轻掺杂区，所述第二轻掺杂区包围所述第一轻掺杂区，第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量，并且第一轻掺杂离子注入的离子类型和第二轻掺杂离子注入的离子类型相同。
可选的，所述第一轻掺杂离子注入先于第二轻掺杂离子注入进行或者所述第二轻掺杂离子注入先于第一轻掺杂离子注入。
可选的，所述第一轻掺杂离子注入的离子类型为N型离子，至少包括P、As、Sb中的一种离子。
可选的，所述第一轻掺杂离子注入的离子为As，注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。
可选的，所述第二轻掺杂离子注入的离子类型为N型离子，至少包括P、As、Sb中的一种离子。
可选的，所述第二轻掺杂离子注入的离子为P，注入剂量为1E13atom/cm2～5E13atom/cm2,注入能量为40KeV～70KeV。
可选的，所述第一轻掺杂离子注入的离子类型为P型离子，至少包括B、Ga、In中的一种离子。
可选的，所述第一轻掺杂离子注入的离子为BF2 +，注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。
可选的，所述第二轻掺杂离子注入的离子类型为P型离子，至少包括B、Ga、In中的一种离子。
可选的，所述第二轻掺杂离子注入的离子为BF2 +，注入剂量为1E13atom/cm2～5E13atom/cm2，注入能量为40KeV～80KeV。
可选的，在形成所述第一掺杂区和第二掺杂区之后，在所述栅极结构侧壁表面形成侧墙；在所述侧墙两侧的半导体衬底表面及侧墙表面形成多晶硅层，对所述侧墙两侧的多晶硅层和半导体衬底进行重掺杂离子注入，形成源极和漏极。
可选的，所述重掺杂离子注入的离子类型与第一掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型相同。
可选的，还包括：在形成所述栅极结构之前，对所述半导体衬底进行阈值调整注入，所述阈值调整注入的离子类型与第一轻掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型不同。
可选的，还包括：在形成所述第一掺杂区和第二掺杂区之后，在所述栅极结构侧壁表面形成侧墙；在所述侧墙两侧的半导体衬底表面及侧墙表面形成多晶硅层，所述多晶硅层掺杂有杂质离子，所述杂质离子的类型与第一轻掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型相同。
可选的，所述多晶硅层采用原位掺杂工艺形成。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案在形成栅极结构之后，对栅极结构两侧的半导体衬底内进行第一轻掺杂离子注入和第二轻掺杂离子注入，第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，所述第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量。由于所述第一轻掺杂离子注入是高剂量、低能量的离子注入，所以所述第一轻掺杂离子注入的离子在半导体衬底内的注入深度较低，形成的第一轻掺杂区位于半导体衬底的表面附近。由于所述第一轻掺杂离子注入的剂量较大，所以所述第一轻掺杂区的掺杂离子浓度较大，能够满足晶体管的饱和电流的需求。
所述第二轻掺杂离子注入是低剂量、高能量的离子注入，由于所述第二轻掺杂离子注入的能量高于第一轻掺杂离子注入的离子能量，所以所述第二轻掺杂离子注入的深度大于第一轻掺杂离子注入的深度，所以形成的第二轻掺杂区包围所述第一轻掺杂区。并且，由于所述第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，所以导致所述第二轻掺杂离子注入形成的第二轻掺杂区的离子浓度低于第一轻掺杂区。并且，由于所述半导体衬底内阱区的类型与待形成晶体管的类型相反，而所述第二轻掺杂离子注入的离子类型与待形成晶体管的类型相同，而且由于所述第二轻掺杂区注入深度较大，在所述第二轻掺杂区边缘处的第二轻掺杂离子注入的离子与半导体衬底的阱区内的离子类型相反，所述类型相反的离子之间会产生中和效应，导致所述第二掺杂区边缘位置处的离子掺杂浓度降低，从而降低了所述第二掺杂区与半导体衬底之间的结电容，进而降低待形成晶体管的结电容。
进一步的，本发明的技术方案，还可以在形成所述第一轻掺杂区和第二轻掺杂区之后，在所述侧墙两侧的半导体衬底表面及侧墙表面形成多晶硅层，所述多晶硅层掺杂有杂质离子。将所述第一轻掺杂区和第二轻掺杂区作为晶体管的源/漏极，减少源漏重掺杂注入步骤，可以节约工艺成本。
附图说明
图1至图6是本发明的实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的晶体管的工作效率较低，功耗较大。
研究发现，由于现有技术通过源漏极表面的多晶硅层作为连接晶体管源漏极与上层互连结构的连接结构。所以需要对所述多晶硅层进行离子掺杂以降低所述多晶硅层的电阻率。所以为了节约工艺步骤，现有技术在形成多晶硅层之后，再进行源漏离子注入，在形成晶体管源极和漏极的同时，对所述多晶硅层进行了离子掺杂。
但是，由于形成所述多晶硅层之后，在进行源漏离子注入的时候，注入的离子进入半导体衬底内的深度降低，从而使得注入离子都聚集在半导体衬底表面附近，使得掺杂浓度较高，从而导致源漏与半导体衬底之间的结电容提高，进而会降低晶体管的开关速率，降低晶体管的工作效率，增大晶体管的功耗。
本发明的实施例，在形成所述源极和漏极之前，对所述栅极结构两侧的半导体衬底内进行两次轻掺杂离子注入，从而降低晶体管的结电容，提高晶体管的工作效率，降低晶体管的功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有栅极结构110。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
根据后续在所述半导体衬底100上形成的晶体管的类型，可以对所述半导体衬底100进行掺杂。后续在所述半导体衬底100上形成NMOS晶体管，可以对所述半导体衬底100进行P型离子掺杂，在半导体衬底100内形成P阱；后续在所述半导体衬底100上形成PMOS晶体管，可以对所述半导体衬底100进行N型离子掺杂，在所述半导体衬底100内形成N阱。
所述栅极结构110包括栅介质层101和位于所述栅介质层101表面的栅极102。形成所述栅极结构110的方法包括：在所述半导体衬底100表面依次形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；在所述栅极材料层表面形成图形化掩膜层，所述图形化掩膜层定义了栅极结构的位置和尺寸；以所图形化掩膜层为掩膜，刻蚀所述栅极材料层、栅介质材料层，形成栅介质层101和栅极102。本实施例中，所述栅介质层101的材料为氧化硅，栅极102的材料为多晶硅。在本发明的其他实施例中，所述栅介质层101的材料可以是HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4，所述栅极102的材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。在本发明的其他实施例中，所述栅极结构110顶部表面还形成有硬掩膜层，所述硬掩膜层可以作为后续工艺中去除栅极结构顶部上的多晶硅层的停止层，保护栅极顶部不受损伤。
在形成所述栅极结构之前，还可以对所述栅极结构下方的半导体衬底区域内进行阈值调整注入，以调整后续待形成的晶体管的阈值电压，所述阈值调整注入的离子类型与待形成晶体管的类型相反。
请参考图2，对所述栅极结构110两侧的半导体衬底100内进行第一轻掺杂离子注入，形成第一轻掺杂区201。
本实施例中，在对所述半导体衬底100进行所述第一轻掺杂离子注入之前，在所述栅极结构110的侧壁表面形成内侧墙120，以保护所述栅极结构在所述第一离子轻掺杂离子注入的过程中，不受损伤。
所述第一轻掺杂离子注入是高剂量、低能量的离子注入。
待形成的晶体管是NMOS晶体管时，所述第一轻掺杂离子注入的离子为N型离子，至少包括P、As、Sb中的一种离子；待形成的晶体管是PMOS晶体管时，所述第一轻掺杂离子注入的离子为P型离子，至少包括B、Ga、In中的一种离子。
本实施例中，所述待形成晶体管为NMOS晶体管，所述第一轻掺杂离子注入的离子为As，注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。所述As的离子扩散速率较低，能够确保所述第一轻掺杂区201的掺杂深度较低，使得掺杂离子能够集中在半导体衬底100的表面附近。
在本发明的其他实施例中，所述待形成晶体管为PMOS晶体管，所述第一轻掺杂离子注入的离子为BF2 +，所述第一轻掺杂离子注入的注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。
所述第一轻掺杂离子注入是高剂量、低能量的离子注入，所以所述第一轻掺杂离子注入的离子在半导体衬底内的注入深度较低，形成的第一轻掺杂区201位于半导体衬底100的表面附近。由于所述第一轻掺杂离子注入的剂量较大，所以所述第一轻掺杂区201的掺杂离子浓度较大，能够满足晶体管的饱和电流的需求。
请参考图3，对所述栅极结构110两侧的半导体衬底100内进行第二轻掺杂离子注入，形成第二轻掺杂区202。
所述第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，所述第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量，并且第一轻掺杂离子注入的离子类型和第二轻掺杂离子注入的离子类型相同。
待形成晶体管为NMOS晶体管时，第二轻掺杂离子注入的离子类型为N型离子，所以所述第二轻掺杂离子注入的离子类型也为N型离子。所述N型离子至少包括P、As、Sb中的一种离子；待形成的晶体管是PMOS晶体管时，所述第二轻掺杂离子注入的离子为P型离子，至少包括B、Ga、In中的一种离子。
本实施例中，所述待形成晶体管为NMOS晶体管，所述第二轻掺杂离子注入的的离子为P，所述第二轻掺杂离子注入的剂量为1E13atom/cm2～5E13atom/cm2,注入能量为40KeV～70KeV。由于P离子具有较大的扩散效率，可以提高第二轻掺杂离子注入的深度。
在本发明的另一个实施例中，所述待形成晶体管为PMOS晶体管，所述第二轻掺杂离子注入的离子为BF2 +，所述第二轻掺杂离子注入的注入剂量为1E13atom/cm2～5E13atom/cm2，注入能量为40KeV～80KeV。
所述第二轻掺杂离子注入是低剂量、高能量的离子注入，所述第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，所述第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量。由于所述第二轻掺杂离子注入的能量高于第一轻掺杂离子注入的离子能量，所以所述第二轻掺杂离子注入的深度大于第一轻掺杂离子注入的深度，所以形成的第二轻掺杂区202包围所述第一轻掺杂区201。并且，由于所述第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，所以导致所述第二轻掺杂离子注入形成的第二轻掺杂区202的离子浓度低于第一轻掺杂区201。
并且，由于所述半导体衬底100内阱区的类型与待形成晶体管的类型相反，而所述第二轻掺杂离子注入的离子类型与待形成晶体管的类型相同，而且由于所述第二轻掺杂区注入深度较大，在所述第二轻掺杂区边缘处的第二轻掺杂离子注入的离子与半导体衬底100的阱区内的离子类型相反，所述类型相反的离子之间会产生中和效应，导致所述第二掺杂区202边缘位置处的离子掺杂浓度降低。
所述第二掺杂区202与半导体衬底100构成PN结，从而所述PN结之间会形成结电容。由于所述PN结的结电容由PN结两侧的离子掺杂浓度决定，离子掺杂浓度高则结电容高，离子掺杂浓度低则结电容低。由于所述第二掺杂离子注入的剂量较低，所以所述第二掺杂区202的离子掺杂浓度较小，并且所述第二掺杂区202边缘处的掺杂离子与半导体衬底内的离子产生中和，使得所述第二掺杂区202边缘处的掺杂离子浓度进一步降低，也就使得所述第二掺杂区202与半导体衬底100形成的PN结两侧的离子掺杂浓度均下降，从而降低了所述第二掺杂区与半导体衬底之间的结电容。
在本发明的其他实施例中，也可以先进行第二轻掺杂离子注入形成第二轻掺杂区之后，再进行第一轻掺杂离子注入，在所述二轻掺杂区之内形成第一轻掺杂区。
请参考图4，在所述栅极结构110两侧的侧壁表面形成侧墙130。
本实施例中，由于在所述栅极结构110表面已经形成有内侧墙120，所以，所述侧墙130形成于所述内侧墙120表面。
所述侧墙130用于限定后续形成的源极和漏极与晶体管栅极结构之间的距离。
请参考图5，在所述侧墙130两侧的半导体衬底100表面及侧墙130表面形成多晶硅层140。
形成所述多晶硅层140的方法包括：采用沉积工艺形成覆盖所述半导体衬底100、侧墙130、栅极结构110表面的多晶硅材料层，然后去除所述栅极结构顶部表面的部分多晶硅材料，形成位于栅极结构两侧的部分半导体衬底100表面以及位于侧墙130表面的多晶硅层140。所述多晶硅层140与栅极结构110之间通过侧墙130隔离开。在本发明的其他实施例中，所述栅极结构110顶部表面上还形成有硬掩膜层，所述多晶硅材料层覆盖所述硬掩膜层，在去除所述栅极结构顶部上方的部分多晶硅材料时，所述硬掩膜层可以作为刻蚀停止层，保护所述栅极结构。
所述多晶硅层140位于晶体管的源漏区域表面，用于连接后续形成的源极和漏极。
请参考图6，对所述侧墙130两侧的多晶硅层140和半导体衬底100进行重掺杂离子注入，形成源/漏极203。
所述重掺杂离子注入的离子类型与待形成晶体管的类型相同。本实施例中，所述待形成晶体管为NMOS晶体管，所以所述重掺杂离子注入的离子类型为N型离子，至少包括：P、Ga、As中的一种离子。
在对所述半导体衬底内进行重掺杂离子注入，形成源/漏极203的同时，对所述多晶硅层140也进行了离子掺杂，从而降低了所述多晶硅层140的电阻率，降低所述多晶硅层140与源/漏极203之间的接触电阻，提高多晶硅层140与源/漏极之间的电学连接性能。
本实施例中，由于所述多晶硅层140的存在，所以，所述重掺杂离子注入的离子在半导体衬底100内的注入深度较低，从而形成的所述源/漏极203的深度小于第二轻掺杂区202的掺杂深度，从而所述晶体管的结电容由所述第二轻掺杂区202与半导体衬底之间的结电容大小决定。由于所述第二轻掺杂区202与半导体衬底之间形成的PN结两侧的离子掺杂浓度较低，从而所述第二轻掺杂区与半导体衬底100之间的结电容较小，与现有技术相比，本实施例形成的晶体管的结电容下降，可以提高晶体管的开关速率，提高晶体管的工作效率，降低能耗。
在本发明的其他实施例中，在形成所述多晶硅层之后，也可以不进行所述重掺杂离子注入，直接将所述第一轻掺杂区201和第二轻掺杂区202形成的掺杂区作为源/漏极，而所述多晶硅层则可以采用原位掺杂工艺形成，在沉积形成所述多晶硅层的同时对其进行掺杂，降低多晶硅层电阻率，所述原位掺杂的杂质离子的类型与第一轻掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型相同。
为了使所述第一轻掺杂区和第二轻掺杂区作为源/漏极能够满足晶体管的源漏饱和电流的要求，在本发明的一个实施例中，可以在所述第一轻掺杂离子注入和第二轻掺杂离子注入的过程中，提高第一轻掺杂离子注入的剂量，例如对于NMOS晶体管，所述第一轻掺杂离子注入的剂量可以提高至6E15atom/cm2～9E15atom/cm2，采用较高的第一轻掺杂离子注入剂量，适当提高第一轻掺杂区杂质离子浓度从而使得在后续不进行重掺杂离子注入的情况下，所述第一轻掺杂区和第二轻掺杂区内的杂质离子浓度，能够满足晶体管饱和电流的要求。
在本发明的另一个实施例中，还可以在保持所述第一轻掺杂离子注入和第二轻掺杂离子注入剂量和能量不变的情况下，可以在栅极结构形成之前，适当降低对半导体衬底进行的阈值调整注入的剂量，例如可以从现有的3E13atom/cm2的剂量降低至2E13atom/cm2，从而使得晶体管的阈值电压降低，进而使得所述第一轻掺杂区、第二轻掺杂区的离子浓度能够满足晶体管的饱和电流的要求。
所述，本发明的其他实施例中，可以在降低晶体管阈值电压的情况下、提高第一轻掺杂离子注入的剂量、提高第二轻掺杂离子注入的剂量的情况下、或者前两者结合的情况下，将形成的第一轻掺杂区、第二轻掺杂区直接作为晶体管的源/漏极，可以减少一步重掺杂离子注入的步骤，从而可以节约工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有栅极结构；
对所述栅极结构两侧的半导体衬底内进行第一轻掺杂离子注入，形成第一轻掺杂区；
对所述栅极结构两侧的半导体衬底内进行第二轻掺杂离子注入，形成第二轻掺杂区，所述第二轻掺杂区包围所述第一轻掺杂区，第二轻掺杂离子注入的剂量小于第一轻掺杂离子注入的剂量，第二轻掺杂离子注入的离子能量高于第一轻掺杂离子注入的离子能量，并且第一轻掺杂离子注入的离子类型和第二轻掺杂离子注入的离子类型相同；
在形成所述第一轻掺杂区和第二轻掺杂区之后，在所述栅极结构侧壁表面形成侧墙；在所述侧墙两侧的半导体衬底表面及侧墙表面形成多晶硅层，对所述侧墙两侧的多晶硅层和半导体衬底进行重掺杂离子注入，形成源极和漏极。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入先于第二轻掺杂离子注入进行或者所述第二轻掺杂离子注入先于第一轻掺杂离子注入。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入的离子类型为N型离子，至少包括P、As、Sb中的一种离子。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入的离子为As，注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第二轻掺杂离子注入的离子类型为N型离子，至少包括P、As、Sb中的一种离子。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第二轻掺杂离子注入的离子为P，注入剂量为1E13atom/cm2～5E13atom/cm2,注入能量为40KeV～70KeV。
7.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入的离子类型为P型离子，至少包括B、Ga、In中的一种离子。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入的离子为BF2 +，注入剂量为1E14atom/cm2～5E15atom/cm2，注入能量为3KeV～10KeV。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第二轻掺杂离子注入的离子类型为P型离子，至少包括B、Ga、In中的一种离子。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第二轻掺杂离子注入的离子为BF2 +，注入剂量为1E13atom/cm2～5E13atom/cm2，注入能量为40KeV～80KeV。
11.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述重掺杂离子注入的离子类型与第一掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型相同。
12.根据权利要求2所述的半导体结构的形成方法，其特征在于，还包括：在形成所述栅极结构之前，对所述半导体衬底进行阈值调整注入，所述阈值调整注入的离子类型与第一轻掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型不同。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一掺杂区和第二掺杂区之后，在所述栅极结构侧壁表面形成侧墙；在所述侧墙两侧的半导体衬底表面及侧墙表面形成多晶硅层，所述多晶硅层掺杂有杂质离子，所述杂质离子的类型与第一轻掺杂离子注入的离子类型、第二轻掺杂离子注入的离子类型相同。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述多晶硅层采用原位掺杂工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310398736.4A CN104425359B (zh) | 2013-09-04 | 2013-09-04 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310398736.4A CN104425359B (zh) | 2013-09-04 | 2013-09-04 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104425359A CN104425359A (zh) | 2015-03-18 |
| CN104425359B true CN104425359B (zh) | 2017-12-29 |
Family
ID=52974001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310398736.4A Active CN104425359B (zh) | 2013-09-04 | 2013-09-04 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104425359B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10510838B2 (en) * | 2017-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | High surface dopant concentration formation processes and structures formed thereby |
| CN110828305A (zh) * | 2018-08-08 | 2020-02-21 | 长鑫存储技术有限公司 | 晶体管的制造方法及晶体管结构 |
| CN114506811A (zh) * | 2021-12-22 | 2022-05-17 | 杭州士兰集成电路有限公司 | 一种mems器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391733B1 (en) * | 2001-05-04 | 2002-05-21 | Advanced Micro Devices, Inc. | Method of doping semiconductor devices through a layer of dielectric material |
| CN1607655A (zh) * | 2003-10-13 | 2005-04-20 | 南亚科技股份有限公司 | 内存组件的位线与位线接触窗的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482707B1 (en) * | 2000-03-21 | 2002-11-19 | Micron Technology, Inc. | Method of improving static refresh |
| CN101593681B (zh) * | 2008-05-26 | 2011-07-06 | 中芯国际集成电路制造(北京)有限公司 | 减小nmos器件栅极诱导漏极漏电流的方法 |
-
2013
- 2013-09-04 CN CN201310398736.4A patent/CN104425359B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391733B1 (en) * | 2001-05-04 | 2002-05-21 | Advanced Micro Devices, Inc. | Method of doping semiconductor devices through a layer of dielectric material |
| CN1607655A (zh) * | 2003-10-13 | 2005-04-20 | 南亚科技股份有限公司 | 内存组件的位线与位线接触窗的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104425359A (zh) | 2015-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8785968B2 (en) | Silicon controlled rectifier (SCR) device for bulk FinFET technology | |
| CN105448979B (zh) | 横向双扩散场效应管及其形成方法 | |
| US7741659B2 (en) | Semiconductor device | |
| KR101593308B1 (ko) | 수직 전력 ｍｏｓｆｅｔ | |
| US8299545B2 (en) | Method and structure to improve body effect and junction capacitance | |
| CN103903985B (zh) | 用于形成具有自对准源极/漏极的FinFET的方法 | |
| US20150035053A1 (en) | Device and method for a ldmos design for a finfet integrated circuit | |
| CN103050525B (zh) | Mosfet及其制造方法 | |
| US11374124B2 (en) | Protection of drain extended transistor field oxide | |
| CN103872132A (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| US9048267B2 (en) | Semiconductor device | |
| CN101740628A (zh) | 集成电路晶体管 | |
| US20210020771A1 (en) | Semiconductor device | |
| TW201829292A (zh) | 半導體裝置 | |
| CN105448916A (zh) | 晶体管及其形成方法 | |
| US10319827B2 (en) | High voltage transistor using buried insulating layer as gate dielectric | |
| CN104425359B (zh) | 半导体结构的形成方法 | |
| CN103377947A (zh) | 一种半导体结构及其制造方法 | |
| KR20150122295A (ko) | 고전압 mosfet 및 이의 제조방법과 문턱전압이하 험프 개선 방법 | |
| US9917087B2 (en) | Integrated circuits with a partially-depleted region formed over a bulk silicon substrate and methods for fabricating the same | |
| CN104425606B (zh) | 隧穿场效应晶体管及其形成方法 | |
| US9136373B2 (en) | Semiconductor device and manufacturing method for the same | |
| CN106558604B (zh) | 一种用于esd防护的栅控二极管 | |
| CN109346440B (zh) | 半导体器件的制造方法和集成电路的制造方法 | |
| TWI566376B (zh) | 半導體裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |