CN101740628A - 集成电路晶体管 - Google Patents

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Abstract

提供了一种金属-氧化物-半导体晶体管。金属-氧化物-半导体晶体管可以形成在半导体衬底上。源极区和漏极区可以形成在半导体衬底中。例如高K电介质的栅极绝缘体可以形成在源极区和漏极区之间。栅极可以由多个栅极导体形成。栅极导体可以是具有不同功函数的金属。第一栅极导体可以形成邻近电介质间隔物的一对边缘栅极导体。边缘栅极导体之间的开口可以填充有第二栅极导体以形成中心栅极导体。可以使用自对准栅极形成工艺来制造该金属-氧化物-半导体晶体管。

Description

集成电路晶体管
技术领域
本发明涉及集成电路用的晶体管，更特别地是，涉及像金属-氧化物-半导体场效应晶体管这样的晶体管。
背景技术
随着工艺技术的改进，生产符合设计标准的集成电路用的晶体管正变得越来越具有挑战性。先进的半导体制造技术使得人们能够生产具有短栅极长度的金属-氧化物-半导体晶体管。然而，在具有短栅极长度的器件中，相对于栅极区而言，源极区和漏极区可能对器件行为产生大的不希望的影响。利用局部化的口袋式注入(pocket implant)可以减轻这些不希望的短沟道效应。
虽然对于具有短栅极长度的金属-氧化物-半导体晶体管来说，口袋式注入有助于恢复正常器件工作特性，但却由于带到带的隧穿而引起升高的泄漏电流。这可能在具有大量晶体管的集成电路中导致不可接受的功耗。
因此，希望能够提供改善集成电路上晶体管性能的方法。
发明内容
金属-氧化物-半导体晶体管可以设置在半导体衬底上。用于每个晶体管的源极区和漏极区可以形成在衬底中。例如高K的电介质的栅极绝缘体可以形成在源极区和漏极区之间。形成在栅极绝缘体上的栅极导体可以包括不同类型的多个栅极导体。栅极导体可以是，例如不同功函数的金属。栅极导体改变了底部衬底的能带结构，并由此有助于解决短沟道效应，而没有产生增加水平的带到带隧穿泄漏电流。
在每个晶体管中，第一栅极导体可以形成一对边缘栅极导体，它们邻近位于晶体管栅极下面的沟道边缘处的电介质间隔物。在制造期间，可通过去除牺牲层来暴露出电介质间隔物上的侧壁。共形金属淀积步骤可用来形成用作自对准掩模结构的加厚金属区。这使得利用自对准工艺就可形成栅极导体。
利用蚀刻技术，可以在边缘栅极导体之间创建开口。在蚀刻期间，在共形金属淀积步骤期间所形成的加厚金属区可用于掩盖邻近间隔物的栅极导体材料，而由此形成边缘栅极导体。可以用导电材料填充在边缘栅极导体之间形成的开口，由此形成中心栅极导体。中心栅极导体用的导电材料可以与在共形淀积步骤期间所淀积的材料相同。不需要对边缘栅极导体和中心栅极导体使用单独的光刻掩模，由此可以更精确地形成具有小的横向尺寸的特征。
本发明的更多的特点、其特性和各种优点将从附图和优选实施例的下列详细描述中将更易明白。
附图说明
图1是传统的金属-氧化物-半导体晶体管的截面图；
图2是具有口袋式注入的传统的金属-氧化物-半导体晶体管的截面图；
图3是在具有传统的口袋式注入的金属-氧化物-半导体晶体管中如何可能出现带到带隧穿效应的示例图；
图4是和根据本发明实施例的金属-氧化物-半导体晶体管中的源极区和漏极区有关的能量势垒的示图；
图5是一部分晶体管栅极结构的截面图，其中与p-型衬底掺杂结合使用具有n+掺杂特性的栅极材料；
图6是对应于图5的结构的能带图，示出在图5的存在n+栅极结构的情况下，p-型衬底能带如何向下弯曲；
图7是一部分晶体管栅极结构的截面图，其中与n-型衬底掺杂结合使用有p+掺杂特性的栅极材料；
图8是对应于图7的结构的能带图，示出在图7的存在p+栅极结构的情况下，p-型衬底能带如何相对地不受影响；
图9是根据本发明实施例的示例性的n-沟道金属-氧化物-半导体晶体管的截面图；
图10是根据本发明实施例的示例性的p-沟道金属-氧化物-半导体晶体管的截面图；
图11、图12、图13、图14、图15和图16是根据本发明实施例的示例性金属-氧化物-半导体晶体管在制造过程中的截面图；
图17是根据本发明实施例的与制造金属-氧化物-半导体晶体管有关的示例性步骤的流程图。
具体实施方式
本发明涉及像金属-氧化物-半导体晶体管这样的晶体管。金属-氧化物-半导体晶体管可以具有由多于一种类型的金属形成的栅极。通过改变在金属氧化物半导体晶体管中沟道之上的不同位置处的栅极金属的成分，泄漏电流可以被最小化，同时解决了短沟道效应。
可以在集成电路上使用根据本发明的金属-氧化物-半导体晶体管。可以采用晶体管的集成电路包括可编程的逻辑器件集成电路、微处理器、逻辑电路、模拟电路、专用集成电路、存储器、数字信号处理器、模拟到数字和数字到模拟转换器电路，等等。
图1示出了传统的金属-氧化物-半导体场效应晶体管(MOSFET)的截面图。如图1中所示，晶体管10可以由在硅衬底12中的阱(体)区14形成。在图1的例子中，晶体管10是n-沟道金属-氧化物-半导体(NMOS)晶体管，因此，体区14由掺杂p-型的硅形成。P+注入区24用于形成体B的体端子26和p-型硅的体区14之间的欧姆接触。
源极S和漏极D形成在栅极G的任一侧。源极S具有连接源极端子22的n+注入区18。漏极D具有连接漏极端子20的n+注入区16。栅极G具有电连接到栅极结构28的栅极端子34。栅极结构28具有栅极氧化物层30和栅极导体32。栅极氧化物30由氧化硅形成。栅极导体32可以由硅化的掺杂多晶硅形成。在图1的例子中，栅极导体32由n+多晶硅形成。
晶体管10在电路中的操作期间，可以向栅极G施加栅极电压。如果向栅极G施加足够大的正电压，少数载流子(图1的NMOS晶体管中的电子)将形成位于栅极G下面的沟道区36中的沟道。一旦形成沟道，电流就能很容易地在源极S和漏极D之间流动。
如图1中所示，晶体管10可以以栅极长度L为特征。垂直于栅极长度L(即，进入图1的页面方向)，晶体管10具有一相关联的栅极宽度W(通常大于长度L)。
往往有利的是，形成具有尽可能短的栅极长度L的晶体管、例如晶体管10。具有短栅极长度的晶体管可以被更加紧密地封装在集成电路上，使得逻辑设计人员能设计更加复杂的电路并且趋于减少器件成本。更小的晶体管还可以表现出更快的切换速度，其有助于提高电路性能。然而，短栅极长度的使用，例如具有小于大约一微米的长度L的栅极，可能导致不理想的晶体管行为。例如，具有短栅极长度的晶体管可能遭受增加的击穿风险。短栅极长度还可能导致由增大的泄漏电流所引起的不希望的大量功耗。
通过典型的金属-氧化物-半导体晶体管的漏极的泄漏电流(有时称为Idoff)可以由源极泄漏分量(有时称为Isoff)和体泄漏电流分量(有时称为Iboff)组成。
为了解决诸如增加的击穿风险的短沟道效应，提供一个具有改进掺杂分布的金属-氧化物-半导体晶体管可能是很有利的。例如，口袋式注入可以形成在源极区和漏极区附近，以帮助防止不希望的侵入物进入沟道区。图2示出了具有口袋式注入的传统的NMOS晶体管10。如图2中所示，在源极注入区18和漏极注入区16的附近通过离子注入可以形成口袋式注入38。口袋式注入的掺杂类型与邻接的源极区-漏极区16和18的掺杂类型相反。在图2的布置中，源极区-漏极区16和18是n-型，所以口袋式注入38就是p-型。
通过调整金属-氧化物-半导体晶体管的体偏置，可以缓解泄漏电流Isoff增加的水平。例如，如果集成电路上的电源电压Vcc是1.0伏，那么NMOS晶体管的体端子B就可以被偏置为-0.5伏。这种体偏置将增加NMOS晶体管的阈值电压Vt，而因此趋于减少泄漏电流分量Isoff。
图2中的例如口袋式注入38的这种口袋式注入通过在源极区-漏极区和体区之间保持小耗尽层而有助于防止击穿。然而，口袋式注入引入了尖锐的p+/n+结，其会由于带到带隧穿而引起潜在的泄漏电流。
参照图3的能带图可以理解这些带到带隧穿效应。在图3的图中，区40对应于一部分n+注入区、例如图2的漏极区16。区44对应于一部分p+口袋式注入区38。区42表示形成在p+区和n+区之间的耗尽层。耗尽层42的宽度相对小，因为p+区和n+区都是重掺杂的。线46对应于导带。线48对应于价带。导带46和价带48通过能隙50隔开。当对晶体管施加体偏置以减少泄漏电流时(例如，当图2的体端子B被偏置为-0.5伏时)，区44中的导带和价带分别显示为虚线52和54。如线56所示例的，在这些偏置条件下，电子可以跨越耗尽区42的狭窄宽度从区40的导带46隧穿至区44的价带54中。空穴可能同时沿相反方向隧穿。隧穿的电子和空穴会带来漏极区-源极区40和口袋式注入区44之间的泄漏电流。该泄漏电流表示Iboff的隧穿分量。
如这个例子所示，带到带隧穿效应可能会导致体泄漏电流Iboff的隧穿分量增加，特别是在体端子已被偏置以致力于降低源极泄漏电流Isoff的情况下。泄漏电流的这种增加可能会对集成电路中的功耗具有非常不利的影响。
为了解决现代的金属-氧化物-半导体晶体管的这些问题，根据本发明实施例的金属-氧化物-半导体晶体管可以具有含有多种栅极材料的栅极导体。栅极材料可以是像不同掺杂类型的多晶硅这样的半导体或是具有不同导电电特性的金属(作为示例)。在给定晶体管中的栅极材料形成在沿晶体管的沟道区的不同横向位置处(即，在衬底表面的平面中的不同位置处)。
采用一种合适的布置，以此处描述举例来说，每个晶体管的栅极导体是由多种金属形成的，每种金属具有不同的功函数。在传统需要上含有口袋式注入的沟道区的边缘部分上方，可以由具有相对低的功函数的金属来形成栅极导体。在p-沟道金属-氧化物-半导体晶体管中，这种金属可以例如具有大约4.2eV的功函数，这使得其电性能比得上重掺杂的n-型栅极导体、例如n+多晶硅栅极导体的电性能。在p-沟道晶体管中的沟道区的中心部分上方，可以由具有相对高的功函数的金属来形成栅极导体。例如，栅极中心部分可以具有大约5.1eV的功函数，这使得其电性能比得上重掺杂的p-型栅极导体、例如p+多晶硅栅极导体的电性能。还可以采用其它布置方式，例如其中边缘和中心区的金属功函数相差不同量(例如，相差少于0.3eV、相差0.3eV或0.3eV以上、相差至少0.6eV、相差至少0.9eV、等等)的布置。还可以形成包括多金属栅极的NMOS晶体管。
其中栅极导体的边缘而栅极导体的中心部分不是由不同类型的金属形成的晶体管，通过源极区、沟道区和漏极区得到的该晶体管的能带图可以具有图4所示能带图的形式。如图4中所示，存在源极和漏极能量势垒56。当晶体管无供电时(漏极电压Vd为接地电压，例如0伏)和当晶体管供电时(漏极电压Vd为正电源电压Vdd，例如1.0伏)都存在能量势垒56。利用由不同类型金属所形成的栅极导体所产生的能量势垒56有助于防止像击穿这样的短沟道效应，而同时还避免了由传统的口袋式注入所形成的尖锐p+/n+结所引起的隧穿电流的增加。
参考图5、图6、图7和图8可以理解能量势垒56的形成。图5和图7的结构对应于晶体管的两个不同部分。在图5的布置中，结构58表示具有栅极导体60的一部分晶体管，该栅极导体60具有例如由n+多晶硅所表现出的相对低的功函数，而图7的结构74表示具有栅极导体76的一部分晶体管，栅极导体76具有例如由p+多晶硅所表现出的相对高的功函数。栅极导体、例如栅极导体60和76可以由任何合适的金属材料形成，包括元素金属、金属合金以及其它含金属化合物、例如金属硅化物、金属氮化物、等等。采用一种合适的布置，以此处描述举例来说，栅极导体60和76由金属形成(即，纯元素金属或金属合金)。可以用作栅极导体的较低功函数的金属的例子包括铝和钽。可以用作栅极导体的较高功函数的金属的例子包括金和钨。这些仅仅是举例。如果需要，任何合适的导电材料都可以用作栅极导体。
图5的栅极导体60可以形成在栅极绝缘体62上，而结构74的栅极导体76可以形成在栅极绝缘体78上。栅极绝缘体62和78可以由任何合适的材料形成，例如二氧化硅或具有比二氧化硅更高的介电常数的高K电介质材料(即，例如硅酸铪、二氧化铪、硅酸锆、二氧化锆这样的电介质)。在图5的结构58中，栅极绝缘体62形成在例如p-型硅衬底64的半导体衬底上。在图7的结构74中，栅极绝缘体78形成在例如p-型硅衬底80的半导体衬底上。典型的栅极导体厚度在一千埃至几千埃的数量级。典型的栅极绝缘体厚度在40埃的数量级(作为示例)。如果需要，还可以采用更大或更小的膜厚度。
图6的能带图对应于图5的栅极结构58。区66对应于栅极导体60并且为了示例目的显示为具有适合于n+硅的费米能级。区68对应于栅极绝缘体62。区70对应于p-型衬底64。在平衡状态下，区70的能带可以向下弯曲，如图6中所示，在靠近p-型衬底64和栅极绝缘体62之间的界面处创建耗尽区72。这种耗尽区使得更容易在栅极绝缘体62下面(即，在晶体管的沟道区中)创建反型层。因此，在栅极导体由n+半导体或例如具有等效功函数(例如，4.2eV的功函数)的金属的导电材料形成的晶体管栅极布置中，耗尽层72的存在由此指示了降低的导带和更降低的晶体管阈值电压Vt。
图8的能带图对应于图7的栅极结构74。区82对应于栅极导体76并且为了示例目的显示为具有适合于p+硅的费米能级。区84对应于栅极绝缘体78。区86对应于p-型衬底80。因为区76和80都是p-型，所以在平衡状态下，区86的能带存在最小的弯曲，如图8中所示。因此，其中栅极导体由p+半导体或具有等效功函数(例如，5.1eV的功函数)的金属或其它导电材料形成的晶体管栅极布置，趋向于以没有按照图6的区70中的导带降低的方式而降低的导带来表征。
栅极结构58和栅极结构74的相对行为可以用于创建图4的图中所示类型的能带形状。以举例来考虑图9的NMOS晶体管布置。如图9中所示，晶体管88可以由例如硅衬底的半导体衬底90来形成。体区92可以掺杂有p-型掺杂剂。体接触区100可以由p+离子注入区或其它重掺杂p-型区来形成。源极区98和漏极区96可以由n+离子注入区或其它重掺杂n-型区形成。栅极结构116可以具有相关联的栅极导体94和栅极绝缘体102。栅极绝缘体102可以由例如氧化硅或高K电介质材料的电介质形成。
栅极导体94可以由多种材料形成。在沟道区110之上和在沟道区114之上，栅极导体部分104和108可以由具有p+特征的金属或其它导电材料来形成，如结合图7和图8所描述的。晶体管88的栅极的这些边缘部分将与图7的栅极结构76的行为相似，将不会导致阱92中降低的导带。在中心沟道区112之上，栅极导体94的中心部分可以由具有n+特征的金属或其它导电材料来形成，如结合图5和图6所描述的。对于体92的中心部分112来说，这将导致降低的导带，如图4的区118中。
因此，在不需要利用传统的口袋式注入和它们相关的陡峭p+/n+结的情况下，图9的多部分栅极导体94创建了图4所示类型的能带分布。如果需要，在晶体管88中仍可包括源极和/或漏极口袋式注入，如区120所指示的。相对于传统口袋式注入中所使用的那些来说，可选口袋式注入区120可以具有降低的掺杂浓度(作为示例)。例如，降低强度的口袋式注入区120的掺杂水平可以是1017cm-3或更小、1018cm-3或更小、等等。(作为示例)
栅极导体94中的不同材料有时要求按沿晶体管88的沟道的不同横向位置来布置，这是因为每种材料位于邻近于沟道区的不同的各自部分。栅极导体边缘部分104邻近体区110，栅极导体边缘部分108邻近体区114，并且栅极导体中心区106与中心体区112交叠。如果需要，在栅极导体94中可以包括另外的导电材料。例如，可以形成导体(例如，金属)的毯层，使其与导电结构104、106和108部分或全部交叠。图9的例子仅仅是示例性的。可以沿垂直于长度L(即，进入到图9的页面方向)的维度来测量晶体管88的栅极宽度。晶体管88可以具有任何适合的栅极宽度。例如，晶体管88可以具有大于栅极长度L、大于栅极长度L的两倍、大于栅极长度L的三倍等等的栅极宽度。
如图10中所示，p-沟道金属-氧化物-半导体(PMOS)晶体管、例如晶体管122可以提供有具有不同材料的多个横向间隔开的部分的栅极导体。晶体管122可以由半导体衬底124、例如硅衬底来形成。体区126可以是掺杂n-型。体接触端子132可以由n+区、例如n+注入区形成。源极区130和漏极区128可以由p+区、例如p+注入区形成。栅极结构134可以具有栅极导体138和栅极绝缘体136。栅极绝缘体136可以由例如氧化硅或高K电介质材料的电介质形成。栅极导体138可以由多种导电材料、例如金属(纯金属或合金)或其它合适的导电材料来形成。
例如导电栅极部分140和部分144的栅极边缘结构可以由具有与n-型半导体材料类似的功函数的金属或其它材料形成。导电栅极部分142可以由具有与p-型半导体材料类似的功函数的金属或其它材料形成。栅极边缘部分140邻近体126的沟道区146，栅极中心部分142邻近体区126的中心沟道区148，以及栅极边缘区144邻近体区126的沟道区150。当区140和区144被放置在n型体126之上时比当区142被放置在体126之上时会导致更大的导带高度，由此导致创建能量势垒56。如结合图4所描述的，在不需要使用将会增加隧穿泄漏电流的传统的口袋式注入的情况下，能量势垒56可以帮助减少击穿效应和其它短沟道效应。如果需要，仍可结合图10的结构来使用口袋式注入，如可选的n+口袋式注入区152所指示的。与传统的口袋式注入中所使用的掺杂水平相比，口袋式注入区152可以具有更低的掺杂水平，例如掺杂浓度小于1017cm-3、1018cm-3、等等。
在图11、图12、图13、图14、图15和图16中示出了用于形成例如图9的晶体管88和图10的晶体管122的示例性技术。这些图展示出在制造的连续阶段期间，具有由多个横向隔开的导电材料形成的栅极的金属-氧化物-半导体晶体管结构的截面图。结合图11、图12、图13、图14、图15和图16所描述的制造工艺使用了自对准栅极导体形成技术，即在不需要单独的光刻掩模的情况下，在与图11的栅极氧化物和结构的对准中形成了要形成栅极区140、142和144所需的小横向特征。这样就有可能形成均具有比长度L小的长度的栅极导体140、142和144，即使长度L对应半导体制造设计规则所允许的最小线宽。
如图11所示，可以在半导体衬底、例如硅衬底156上形成晶体管结构154。光刻构图技术可用于在晶体管结构154上形成构图的结构。如图11中所示，在衬底156的表面上可以形成一层栅极绝缘体、例如层157。例如，栅极绝缘体层可以为大约40埃厚，并且可以由例如氧化硅或高K的电介质材料的电介质形成。在栅极绝缘体157的顶部上的层158中可以形成第一栅极导体材料(例如，第一类型栅极金属或其它导电材料)。可以取决于衬底156是p-型还是n-型来选择栅极导体材料158的功函数，如结合图9和图10所描述的。在栅极导体层158的顶部上可以形成一牺牲(虚设)栅极层、例如层160。层160被称为牺牲层，是因为它在后续的处理步骤中要被去除并且不形成最终的晶体管的一部分。
在形成牺牲栅极层160之后，可以利用光刻及相应的蚀刻操作来构图层160和层158。然后，可以进行第一离子注入操作或其它掺杂操作，以形成掺杂区、例如注入区162。注入区162形成用于晶体管结构154的源极区和漏极区的轻掺杂部分。如果需要，尽管通常优选多个注入来提高器件性能，但也可以利用单次注入操作来形成晶体管中的源极区和漏极区。
如图12中所示，在层157、层158和层160的任一侧上可以形成栅极侧壁间隔物164。间隔物164可以由氧化硅或其它合适的电介质形成。热氧化物生长技术或非热淀积技术可以用来形成间隔物164和晶体管的其它电介质层。在间隔物形成之后，可以形成用于源极区和漏极区的深注入区168。在该深注入步骤期间，间隔物164帮助防止额外的掺杂剂注入到轻掺杂区162中并因而用作用于区168的掩模。在完成深注入以及由此完成结构154的源极区-漏极区的形成之后，可以形成并平坦化场绝缘层166。层166可以由氧化硅或其它合适的电介质来形成。利用化学机械抛光(CMP)工艺来进行平坦化。在平坦化之后，就可以出现图12中所示的晶体管结构154。
在层166和牺牲栅极层160被平坦化之后，可以去除牺牲栅极层160以露出栅极导体158的上表面172。例如，如果牺牲栅极层160由多晶硅形成，那么就可以利用多晶硅蚀刻工艺来去除牺牲栅极层160。蚀刻可以由蚀刻多晶硅比蚀刻氧化物更快的蚀刻工艺来进行，使得层166和层164绝大部分不会受到多晶硅蚀刻剂的影响。
去除牺牲栅极层160的处理形成了邻近栅极导体158的台阶状侧壁。如图13所示，在去除层160之后，氧化物层166和间隔物164的上表面170相对于栅极导体158的上表面172提高。这样就在间隔物164的内侧部分上形成了暴露的垂直侧壁174。
如图14所示，在去除牺牲栅极层160以形成侧壁174之后，可以淀积导体178。导体178可以由元素金属或合金金属或其它合适的导电材料形成。在随后处理步骤期间，导体178的部分可与形成晶体管的两个所需栅极导体材料中的第二导电材料的其它导电材料合并。因此，可能需要导体178是由具有与栅极导体158的功函数不同的金属或其它合适的材料来形成。特别是，如结合图9和图10的晶体管结构88和122所描述的，导体178的功函数可以选择为比导体158的功函数更高或更低，这取决于是要形成NMOS晶体管还是PMOS晶体管。然而，这仅仅是示例性的。通常，层176可以由任何合适的材料形成。
在淀积导体178中可以采用共形(conformal)淀积工艺、例如共形金属淀积工艺。当使用共形淀积工艺时，导体178的上表面趋向于随着电介质侧壁174所形成的阶梯状表面轮廓，而不是形成完全的平面层。如图14所示，这造成了具有给定厚度的部分180和加厚部分176的导电层。加厚部分176形成在紧靠侧壁174附近的栅极边缘上。加厚部分176的厚度(垂直尺寸)比不位于栅极导体158之上并且不邻近侧壁174的栅极导体178的部分180的厚度更大。
由于栅极间隔物侧壁174的存在而形成的栅极导体178的加厚部分176被用来创建自对准栅极掩模结构，其帮助形成包括不同栅极导体而不是栅极导体158的晶体管栅极的一部分。在共形淀积导体176之后，可以进行各向异性蚀刻操作以去除层178和层158的大部分。在蚀刻期间，层178的加厚边缘部分176用作用于层158的底部边缘部分的掩模。在蚀刻期间去除了层178的一些加厚边缘部分，但是因为加厚边缘部分比层178的其它部分厚，所以在蚀刻期间没有去除边缘部分176的较低部分。图15示出了层178和层158的边缘部分是如何留待后续蚀刻的。各向异性蚀刻可以被定时，以便当很少或没有栅极导体158保留在栅极绝缘体157之上时停止蚀刻工艺。在中心区182中的栅极导体158的很少剩余量的夹杂物可以帮助避免损坏栅极绝缘体157的底部部分。
在图15所示的局部形成的状态下，已形成了晶体管栅极导体的边缘部分。特别地，边缘部分158形成了第一栅极导体，例如图9中的栅极导体边缘部分104和108或图10中的栅极导体边缘部分140和144。如图16中所示，通过在区182(图15)中形成的开口中淀积另一层导体，可以形成用于晶体管的栅极导体的中心部分。图16示出了层184是如何可以被淀积在导电层178的剩余部分上并且如何用栅极导体填充晶体管栅极的中心部分186的。栅极导体层184可以由在形成导电层178中所使用的相同材料形成，或由其它金属或导电材料形成，只要层184的中心栅极导体区186中的最终功函数具有合适的功函数(例如，图10中PMOS晶体管122中的中心部分142所采用类型的功函数，或图9中NMOS晶体管88中的栅极的中心部分106所采用类型的功函数)。
在远离晶体管154及其栅极的集成电路的部分中，可以构图层184以形成对其它器件的电连接。在晶体管154中，部分层184或部分其它导电层可以用于形成区168的源极和漏极接触。还可以形成例如体注入的体结构和用于晶体管体B的接触，如图9和图10所示。可以形成可选的口袋式注入(例如，通过在制造期间进行有角度的注入来产生注入区，例如图10的区152和图9的区120)。与传统的口袋式注入相比，这些可选的口袋式注入可以被分级并且可以具有更低的掺杂浓度，这是因为在分段式栅极结构中的功函数差异有助于形成能量势垒56(图4)。举例来说，所形成的口袋式注入可以具有1017cm-3或更小、1018cm-3或更小、等等的掺杂浓度(作为示例)。
图17中示出了形成具有由不同类型栅极导体形成的栅极的晶体管的示例性步骤。
在步骤188，可以采用结合图11、图12、图13、图14和图15所描述的那些处理步骤来形成具有例如图13的材料158的第一栅极导电材料的晶体管结构。第一栅极导电材料可以是具有合适的功函数的金属或其它导电材料。
在步骤190，可以形成其它导电层，例如图14的层178。步骤190的淀积工艺可以是以共形金属淀积工艺为基础的。共形淀积工艺的使用意欲形成自对准掩模的加厚的边缘部分。
在步骤192，可以进行蚀刻以除去第一栅极导体的中心区，同时保留第一栅极导体的边缘部分，如图15中的边缘部分158所示。在蚀刻期间，层178的加厚部分176用作自对准蚀刻掩模。不必使用具有与边缘部分158的最小横向尺寸相同的最小横向尺寸的光掩模来形成边缘部分158。
在步骤194，可以在形成于步骤192的操作期间的层158中的开口中形成中心栅极导体。中心栅极导体186可以由与层178相同的材料形成或可以由与层178不同的材料形成。栅极导体的中心部分186可以由具有与边缘178中的第一栅极导电材料的功函数不同的功函数的材料形成，如结合图9和图10所描述的。
图17的制造处理仅仅是示例性的。如果需要，可以采用其它技术来形成具有栅极的晶体管，该栅极具有不同材料类型的多个横向间隔开的栅极导体。利用自对准栅极制造技术的一个优点在于，形成多个自对准栅极导体结构而不用使用单独的掩模，这样就降低了与精确对准和形成有窄宽度的结构相关的负担。特别是，自对准栅极形成技术使得能够形成具有比可应用的半导体制造设计规则允许的最小线宽小的线宽的栅极导体，同时避免了与单独使每个这样小的栅极导体结构对准到栅极氧化物相关的困难。
附加实施例
附加实施例1。一种用于制造晶体管的方法包括：利用自对准栅极形成工艺，在晶体管中的栅极绝缘体上形成第一栅极导体和第二栅极导体。
附加实施例2。附加实施例1的方法，其中二氧化硅具有二氧化硅介电常数，该方法包括由具有比二氧化硅介电常数高的介电常数的电介质材料形成栅极绝缘体。
附加实施例3。附加实施例1的方法，其中栅极绝缘体包括选自由下列材料构成的组中的电介质：硅酸铪、二氧化铪、硅酸锆和二氧化锆。
附加实施例4。附加实施例1的方法，其中形成第一栅极导体包括在栅极绝缘体上形成第一边缘栅极导体部分和第二边缘栅极导体部分，以及其中形成第二栅极导体包括在边缘栅极导体部分之间的栅极绝缘体上形成中心栅极导体部分。
附加实施例5。附加实施例4的方法，其中第一边缘栅极导体部分和第二边缘栅极导体部分包括具有第一功函数的材料，以及其中第二栅极导体包括具有与第一功函数不同的第二功函数的材料。
附加实施例6。附加实施例5的方法进一步包括在p-型半导体衬底中形成晶体管的源极注入区和漏极注入区。
附加实施例7。附加实施例4的方法进一步包括在n-型半导体衬底中形成晶体管的源极注入区和漏极注入区。
附加实施例8。附加实施例1的方法，其中形成第一栅极导体包括形成两个边缘栅极导体部分。
附加实施例9。附加实施例8的方法，其中形成两个边缘栅极导体部分包括淀积用于两个边缘栅极导体部分的第一层导电材料，以及用共形淀积工艺淀积第二层导电材料以在边缘栅极导体部分上方创建第二层导电材料的加厚区。
附加实施例10。附加实施例9的方法进一步包括各向异性蚀刻第二层导电材料和第一层导电材料以在两个边缘栅极导体部分之间形成开口。
附加实施例11。附加实施例10的方法，其中形成第二栅极导体包括在开口中淀积第三层导电材料。
附加实施例12。附加实施例11的方法，其中第三层导电材料和第二层导电材料由相同的材料形成。
附加实施例13。附加实施例1的方法进一步包括利用牺牲层形成具有邻近第一栅极导体的侧壁的电介质间隔物。
附加实施例14，一种金属氧化物半导体晶体管，包括：衬底部分；在衬底部分中的源极区和漏极区；在源极区和漏极区之间的衬底部分上的栅极绝缘体；在源极区和漏极区之间的栅极绝缘体的第一部分上的第一栅极金属；以及与第一栅极金属不同并且位于源极区和漏极区之间的栅极绝缘体的第二部分上并邻近第一栅极金属的第二栅极金属。
附加实施例15。附加实施例14的金属-氧化物-半导体晶体管，其中第一栅极金属和第二栅极金属具有不同的功函数。
上述内容仅仅示例了本发明的主旨，在不背离本发明范围和精神实质的情况下，本领域技术人员可以作出各种修改。

Claims (5)

1.一种金属-氧化物-半导体晶体管，包括：
栅极导体，具有两个横向间隔的边缘栅极导体和位于所述两个边缘栅极导体之间的中心栅极导体。
2.根据权利要求1所述的金属-氧化物-半导体晶体管，其中所述晶体管进一步包括衬底部分、在衬底部分上形成的栅极绝缘体、和邻近所述栅极绝缘体的源极注入区和漏极注入区，并且其中所述栅极导体形成在所述源极注入区和漏极注入区之间的栅极绝缘体上。
3.根据权利要求2所述的金属-氧化物-半导体晶体管，其中所述边缘栅极导体包括第一金属，其中所述中心栅极导体包括第二金属，以及其中所述第一金属和第二金属具有不同的功函数。
4.根据权利要求2所述的金属-氧化物-半导体晶体管，进一步包括口袋式注入，该口袋式注入使得所述源极注入区和漏极注入区与位于所述栅极绝缘体下面的沟道区分隔开。
5.根据权利要求2所述的金属-氧化物-半导体晶体管，其中所述栅极绝缘体包括从下列材料构成的组中选择的电介质：硅酸铪、二氧化铪、硅酸锆和二氧化锆。
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