KR20060078925A - 전류의 제어가 정반대인 금속 산화물 반도체 트랜지스터 - Google Patents

전류의 제어가 정반대인 금속 산화물 반도체 트랜지스터 Download PDF

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Abstract

본 발명은 트랜지스터의 축소화 특히, 게이트 전극의 길이 축소에 효과적으로 대응할 수 있는 새로운 구조의 MOS 트랜지스터를 제안한다. 본 발명의 리버스(Reverse) MOS 트랜지스터는 채널을 형성하기 위해 게이트에 전압을 인가하는 것이 아니라 드레인과 소스 사이에는 항상 채널이 존재하는 구조(캐리어 영역)를 만들어 두어 게이트에 바이어스 전압이 인가되지 않은 경우에는 턴 온 상태를 유지하고, 게이트 전극에 일정 전압 이상의 바이어스 전압을 인가하면 캐리어 영역에 단절이 일어나 드레인과 소스 사이의 전류 흐름이 끊어져 트랜지스터가 턴 오프 상태로 된다. 이러한 RMOS 구조의 트랜지스터에서는 게이트가 바이어스 전압을 인가할 수 있을 정도의 물리적 크기이면 되므로, 게이트의 길이를 매우 작게 하더라도 트랜지스터의 턴 온/오프 제어가 가능하기 때문에, 트랜지스터의 축소화로 인한 문제들이 생기지 않는다.
MOS 트랜지스터, 채널, 게이트의 길이, 소스, 드레인

Description

전류의 제어가 정반대인 금속 산화물 반도체 트랜지스터{MOS Transistor in Which Electrical Current is Controlled Reversely}
도 1은 본 발명에 따른 P형 MOS 트랜지스터의 구조를 나타내는 단면도.
도 2a와 도 2b는 본 발명의 P형 MOS 트랜지스터의 턴 오프 동작을 설명하기 위한 단면도.
도 3은 본 발명의 P형 MOS 트랜지스터의 게이트 전극에 가해지는 전압을 나타내는 그래프.
도 4는 본 발명에 따른 N형 MOS 트랜지스터의 구조를 나타내는 단면도.
도 5a와 도 5b는 본 발명의 N형 MOS 트랜지스터의 턴 오프 동작을 설명하기 위한 단면도.
도 6은 본 발명의 N형 MOS 트랜지스터의 게이트 전극에 가해지는 전압을 나타내는 그래프.
<도면의 주요 부호에 대한 설명>
10, 110: 기판 20, 120: 웰(well)
25, 125: 필드 산화막 30, 130: 캐리어 영역
40, 140: 게이트 산화막 50, 150: 게이트 전극
60, 160: 층간 절연막 70, 70: 게이트 금속 배선
72, 172: 소스 전극 74, 174: 드레인 전극
100: P형 RMOS 트랜지스터 200: N형 RMOS 트랜지스터
본 발명은 반도체 트랜지스터에 관한 것으로서, 좀 더 구체적으로는 기존의 MOS 트랜지스터와는 소스와 드레인 사이의 전류 제어가 정반대로 이루어지는 트랜지스터에 관한 것이다.
금속 산화물 반도체 (MOS: Metal Oxide Semiconductor) 트랜지스터는, 예컨대 N형 MOS 트랜지스터인 경우, 불순물의 농도가 상대적으로 낮은 P형 기판에 N+의 소스 영역과 드레인 영역을 이온 확산 또는 이온 주입 공정으로 형성한 다음 소스 영역과 드레인 영역 사이에 N형 채널이 형성되도록 게이트 전극을 제어함으로써 트랜지스터의 동작 제어가 이루어진다. 드레인과 기판 및 소스는 역방향 PN 접합이기 때문에 드레인 영역과 소스 영역 사이에 N형 채널이 도통(conducting) 되지 않으면 드레인과 소스 사이에는 전류가 흐르지 않는다. 따라서, 게이트 산화막에 의해 기판과 분리되어 있는 게이트 전극에 문턱 전압 이상의 양(+)의 전압을 가하여야 N형 채널이 만들어지고 이 채널을 통해 드레인과 소스 사이에 전류가 흐른다.
그런데 반도체 소자의 제조 기술이 발달함에 따라 MOS 트랜지스터의 크기도 점점 더 작아지고, 이에 따라 게이트의 길이, 게이트 산화막의 길이와 두께, 소스 영역과 드레인 영역의 접합 깊이, MOS 트랜지스터의 동작 전압도 크게 줄어 들었 다. 게이트 전극의 길이와 게이트 산화막의 두께가 어느 정도 이상으로 줄어들면, 기존의 MOS 트랜지스터 구조에 여러 한계가 나타난다. 현재 게이트의 길이는 양산 레벨에서 이미 100nm을 달성하였고, 게이트 산화막의 두께도 2nm에 달할 정도로 축소되었는데, 이 정도의 게이트 산화막 두께는 10개 이하의 원자층이 늘어선 두께에 해당하여 직접 터널링(direct tunneling)에 의한 게이트 누설 전류의 증가로 인해 더 이상 절연체의 기능을 하기 어렵게 된다. 따라서 직접 터널링 전류의 증가와 게이트 폴리 공핍(Gate Poly Depletion)에 의한 게이트 커패시턴스 저하를 방지하기 위해 고유전 물질(High-K: SiON, Al2O3, Ta2O5, ZrO2 , HfO2 등)과 같은 게이트 적층 물질을 개발하고 있으나, 아직까지 산화막만큼 실리콘과의 계면 특성이 좋고 고온의 LSI 제조 환경에 견딜 수 있는 고유전 물질은 확립되지 못하였다. 또한 게이트 전극의 길이가 축소되어 30nm 이하의 규모가 되면 게이트 전압에 의한 채널의 지배력이 크게 떨어지기 때문에 기존의 MOS 구조로는 트랜지스터로 동작하는 데에 한계가 있다.
본 발명의 목적은 MOS 트랜지스터의 축소화에 효과적으로 대응할 수 있는 새로운 구조의 MOS 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 MOS 트랜지스터의 채널 길이가 기존 MOS 구조의 한계치까지 축소되더라도 트랜지스터로 동작할 수 있는 새로운 구조의 MOS 트랜지스터를 제공하는 것이다.
본 발명에 따른 MOS 트랜지스터는 기존의 MOS 트랜지스터와 마찬가지로 금속 - 산화막 - 반도체 구조로 되어 있으며 전도 채널에 흐르는 다수 캐리어에 따라 N형과 P형으로 구분한다는 점에서는 동일하지만, 채널에 흐르는 전류를 제어하는 방식은 기존의 MOS 트랜지스터와 정반대이다. 이처럼 채널을 도통하는 방식이 기존의 MOS 트랜지스터와 정반대라는 점에서 본 발명의 MOS 트랜지스터를 '리버스(reverse) MOS 트랜지스터'(또는 'RMOS 트랜지스터')라고 한다.
본 발명의 RMOS 트랜지스터는 채널을 형성하기 위해 게이트에 전압을 인가하는 것이 아니라 드레인과 소스 사이에는 항상 채널이 존재하는 구조(캐리어 영역)를 만들어 두고, 이 캐리어 영역에 단절이 일어나도록 하여 드레인과 소스 사이의 전류 흐름을 차단하기 위해 (즉, RMOS 트랜지스터를 턴 오프(turn off)하기 위해) 게이트에 전압을 인가한다. 즉, 본 발명의 RMOS 트랜지스터는 기존의 소스 영역과 드레인 영역에 도핑되는 캐리어와 동일한 캐리어를 채널 영역에 미리 도핑하여 둠으로써 게이트 전압이 인가되기 전에는 항상 채널이 형성되어 있는 턴 온(turn on) 상태를 유지하고, 게이트에 일정 전압 이상의 전압이 인가되면 턴 오프 상태가 된다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 1은 본 발명에 따른 P형 RMOS 트랜지스터(100)의 구조를 나타내는 단면도 이다.
P형 RMOS 트랜지스터(100)는 P형 기판(10)에 형성된 N형 웰(20)에 구성되는데,기판(10) 표면에 필드 산화막(25)을 패턴 형성하여 트랜지스터의 활성 영역을 정의한다. 필드 산화막(25)에 의해 정의된 활성 영역에 P+ 이온 주입 또는 이온 확산 공정을 통해 웰과는 반대의 캐리어가 도핑된 캐리어 영역(30)을 만든다. P+ 캐리어 영역(30)을 만들기 위해 도핑되는 캐리어는 종래 구조의 N형 MOS 트랜지스터의 소스 영역과 드레인 영역을 만들기 위한 3가 불순물 이온(예컨대, 붕소)을 포함하며, P+ 캐리어 영역(30)의 캐리어 도핑 농도는 예컨대, 1015 cm-3 이상이다.
캐리어 영역(30)을 형성한 다음에는 기판 표면에 게이트 산화막(40)을 형성하고 그 위에 게이트 전극(50)을 형성한다. 그 다음 층간 절연막(60)을 도포하고 게이트 전극과 소스 영역 및 드레인 영역이 노출되도록 접촉 구멍(contact hole)을 형성하고 게이트 금속(70), 소스 전극(72), 드레인 전극(74)을 배선한다.
도 1의 P형 RMOS 트랜지스터(100)는 게이트 전극(50)에는 바이어스 전압이 인가되지 않은 상태이고, 소스 전극(72)에는 양의 전압이 인가되고, 드레인 전극(74)은 접지와 연결된 상태이다. 소스 전극(72)을 통해 공급된 P형 캐리어는 소스 전극(72), 게이트 전극(50), 드레인 전극(74) 아래에 공통으로 형성되어 있는 P형 캐리어 영역(30)을 통해 소스 전극(72)으로 흘러간다. 따라서 RMOS 트랜지스터(100)는 P형 소스와 드레인 사이에 전류가 흐르는 턴 온 상태를 유지한다.
한편, 도 1에는 캐리어 영역(30)이 소스 영역과 드레인 영역까지 균일한 깊 이로 형성되어 있는 것으로 나타내었지만, 게이트 전극(50) 아래의 캐리어 영역을 소스, 드레인 영역보다 더 얕게 형성하는 것도 가능하다. 이러한 캐리어 영역의 깊이 차이는 RMOS 트랜지스터를 턴 오프하기 위한 게이트 전압의 크기, 캐리어 영역의 도핑 농도, 게이트 산화막의 두께, 턴 오프 전압 특성 등에 따라 그 정도가 결정될 수 있다. 게이트 전극 아래의 캐리어 영역의 도핑 깊이를 더 얕게 하기 위해서는, 캐리어 영역을 형성하기 위한 도핑 과정을 2회로 나누어 게이트 전극 아래의 캐리어 영역을 위한 얕은 도핑을 1차로 한 다음, 소스 영역과 드레인 영역을 위한 깊은 도핑을 2차로 진행하는 방법을 택할 수 있다. 따라서 앞에서 소스 전극(72), 게이트 전극(50), 드레인 전극(74) 아래에 공통으로 형성되어 있는 P형 캐리어 영역(30)은 반드시 그 깊이가 균일한 캐리어 영역만 의미하는 것은 아니다.
도 2a와 도 2b는 도 1의 P형 RMOS 트랜지스터(100)의 게이트 전극(70)에 도 3에 나타낸 바와 같은 바이어스 전압(VG)을 인가하였을 때 캐리어 영역(30)에 공핍층(32)과 역전층(34)이 형성되어 RMOS 트랜지스터(100)가 턴 오프되는 과정을 설명하기 위한 단면도이다.
도 2a에서 보는 것처럼, 게이트 금속 배선(70)을 통해 게이트 전극(50)에 점차 증가하는 양의 전압 +Vdep을 가하면 캐리어 영역(30)에 있던 P형 캐리어(정공)들이 기판 표면으로부터 웰(20) 아래쪽으로 밀려나 공핍층(32)이 형성된다. 공핍층(32)은 소스 전극(72)에 인가된 양의 전압으로 인해 소스 영역보다 드레인 영역쪽이 더 두껍게 형성된다.
게이트 전압이 더 증가하여 +VOFF가 되면 N형 웰(20)에 있던 전자들이 게이트 전극(50) 아래쪽에 모여 P+ 캐리어 영역의 일부가 N형으로 바뀌는 역전층(34)이 도 2b에 나타낸 것처럼 형성되어 소스 영역에서 드레인 영역까지 연속되어 있던 캐리어 영역(30)은 단절되고, 따라서 RMOS 트랜지스터(100)는 턴 오프된다. 역전층(34)에 의한 캐리어 영역(30)의 단절은 드레인 영역쪽에서 시작하여 소스 영역쪽으로 진행한다.
도 4는 본 발명에 따른 N형 RMOS 트랜지스터(200)의 단면도이고, 도 5a와 도 5b는 도 4의 N형 RMOS 트랜지스터(200)의 게이트 전극(50)에 도 6과 같은 바이어스 전압을 인가하여 트랜지스터를 턴 오프하는 과정을 설명하기 위한 단면도이다.
도 4와 도 5에 나타낸 N형 RMOS 트랜지스터(200)는 앞에서 설명했던 P형 RMOS 트랜지스터와 비교할 때, 기판(110)과 웰(120), 캐리어 영역(130), 공핍층(132), 역전층(134)의 유형 및 소스, 드레인, 게이트에 인가되는 전압의 극성이 반대인 점에서만 차이가 있고, 나머지 필드 산화막(125), 게이트 산화막(140), 게이트 전극(150), 층간 절연막(160), 금속 배선(170, 172 174) 등은 그 구조와 동작이 대등하므로, 자세한 설명은 생략한다.
본 발명은 기존의 MOS 트랜지스터와는 반대로 드레인 영역과 소스 영역 사이에 항상 전류가 흐르도록 캐리어 영역을 만들어 두고, 게이트 전압을 인가하여 캐리어 영역에 단절이 생기도록 함으로써 트랜지스터가 턴 오프되도록 그 동작을 제 어하기 때문에, 전압이 인가될 정도의 게이트 전극만 물리적으로 형성할 수 있다면 게이트의 길이가 아주 작더라도 트랜지스터의 턴 온/오프 제어가 가능하다.
또한, 본 발명의 RMOS 트랜지스터에서는 기존의 MOS 트랜지스터에서 게이트 길이가 짧아지면서 생기는 현상(고온 캐리어 효과, 단채널 효과 등)이 나타나지 않는다.

Claims (2)

  1. 반도체 기판과 이 반도체 기판 위의 산화막 위에 형성된 게이트 전극과, 이 게이트 전극 양쪽에 형성된 소스 전극 및 드레인 전극을 포함하는 트랜지스터로서,
    상기 소스 전극 아래 기판의 소스 영역과 드레인 전극 아래의 드레인 영역 및 게이트 전극 아래 기판의 게이트 영역에 상기 반도체 기판과는 반대의 캐리어가 도핑된 캐리어 영역이 형성되어 있으며,
    상기 트랜지스터는 게이트 전극에 바이어스 전압이 인가되지 않은 경우에는 상기 캐리어 영역에 의해 소스 전극과 드레인 전극 사이에 전류가 흐르는 턴 온 상태에 있고, 게이트 전극에 일정 전압 이상의 바이어스 전압이 인가되면 상기 게이트 영역에 역전층이 형성되고 캐리어 영역이 단절되어 턴 오프 상태로 되는 것을 특징으로 하는 트랜지스터.
  2. 제1항에서,
    상기 캐리어 영역은 상기 게이트 전극 아래에서 그 깊이가 더 얕은 것을 특징으로 하는 트랜지스터.
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Publication number Priority date Publication date Assignee Title
NL299194A (ko) * 1962-10-15
CA1155969A (en) * 1980-09-26 1983-10-25 Clement A.T. Salama Field effect transistor device and method of production thereof
JP3401808B2 (ja) * 1992-04-16 2003-04-28 ソニー株式会社 電荷転送装置
JPH07312423A (ja) * 1994-05-17 1995-11-28 Hitachi Ltd Ｍｉｓ型半導体装置
JP3553576B2 (ja) * 1996-03-22 2004-08-11 株式会社ニコン 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法
US6037233A (en) * 1998-04-27 2000-03-14 Lsi Logic Corporation Metal-encapsulated polysilicon gate and interconnect
US6184558B1 (en) * 1998-05-29 2001-02-06 Seiko Instruments Inc. Comparator having reduced offset voltage
DE10332312B3 (de) * 2003-07-16 2005-01-20 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem elektrisch programmierbaren Schaltelement

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