JPH08330590A - 絶縁ゲート電界効果トランジスタ構造およびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタ構造およびその製造方法Info
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Abstract
(57)【要約】
【課題】 低い制御されたしきい値電圧、パンチスルー
耐性、および良好なスイッチング特性を備えたＩＧＦＥ
Ｔ構造を伝統的な技術で形成可能にする。 【解決手段】 絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）構造１０は不純物ウエル１３に形成されたソー
ス領域１４およびドレイン領域１６を有する。チャネル
領域１８はソース領域１４をドレイン領域１６から分離
する。１つの実施形態では、ユニラテラル延長領域１７
がソース領域１４のみに隣接して形成されかつチャネル
領域１８内に延在する。ユニラテラル延長領域１７はパ
ンチスルー耐性を提供するためある深さ２３およびある
横方向距離２４にピークドーパント濃度を有する。ＩＧ
ＦＥＴ構造１０は低い（すなわち、０．２〜０．３ボル
ト）から中間の（０．５〜０．６ボルト）しきい値電圧
の短チャネル長の用途に適している。
耐性、および良好なスイッチング特性を備えたＩＧＦＥ
Ｔ構造を伝統的な技術で形成可能にする。 【解決手段】 絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）構造１０は不純物ウエル１３に形成されたソー
ス領域１４およびドレイン領域１６を有する。チャネル
領域１８はソース領域１４をドレイン領域１６から分離
する。１つの実施形態では、ユニラテラル延長領域１７
がソース領域１４のみに隣接して形成されかつチャネル
領域１８内に延在する。ユニラテラル延長領域１７はパ
ンチスルー耐性を提供するためある深さ２３およびある
横方向距離２４にピークドーパント濃度を有する。ＩＧ
ＦＥＴ構造１０は低い（すなわち、０．２〜０．３ボル
ト）から中間の（０．５〜０．６ボルト）しきい値電圧
の短チャネル長の用途に適している。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、絶縁
ゲート電界効果トランジスタに関し、かつより特定的に
は、低いしきい値電圧および強化されたパンチスルー耐
性（ｐｕｎｃｈｔｈｒｏｕｇｈ ｒｅｓｉｓｔａｎｃ
ｅ）を有する短チャネル長の絶縁ゲート電界効果トラン
ジスタに関する。
ゲート電界効果トランジスタに関し、かつより特定的に
は、低いしきい値電圧および強化されたパンチスルー耐
性（ｐｕｎｃｈｔｈｒｏｕｇｈ ｒｅｓｉｓｔａｎｃ
ｅ）を有する短チャネル長の絶縁ゲート電界効果トラン
ジスタに関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）装置はパーソナル通信（例えば、ページャ、セ
ルラ電話、その他）および携帯用コンピュータを含む低
電圧電力用の用途においてますます重要になってきてい
る。より低い電力消費がこれらの用途に伴う主要な目標
であり、ＩＧＦＥＴ装置は３．５ボルトより低い供給電
圧で動作するよう設計されている。しかしながら、しき
い値電圧制御、基板効果（ｂｏｄｙ ｅｆｆｅｃｔ）、
しきい値下（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーケージ電
流、寄生ソース／ドレイン容量、ソース／ドレイン−基
板ブレイクダウン電圧、およびソース−ドレインパンチ
スルーのような半導体装置のパラメータは典型的には低
電力半導体装置の性能を制限することになる。
ＦＥＴ）装置はパーソナル通信（例えば、ページャ、セ
ルラ電話、その他）および携帯用コンピュータを含む低
電圧電力用の用途においてますます重要になってきてい
る。より低い電力消費がこれらの用途に伴う主要な目標
であり、ＩＧＦＥＴ装置は３．５ボルトより低い供給電
圧で動作するよう設計されている。しかしながら、しき
い値電圧制御、基板効果（ｂｏｄｙ ｅｆｆｅｃｔ）、
しきい値下（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーケージ電
流、寄生ソース／ドレイン容量、ソース／ドレイン−基
板ブレイクダウン電圧、およびソース−ドレインパンチ
スルーのような半導体装置のパラメータは典型的には低
電力半導体装置の性能を制限することになる。
【０００３】
【発明が解決しようとする課題】ソース−ドレインパン
チスルーは一般にソースおよびドレイン空乏領域の併合
によって生じる。これが生じたとき、ゲート領域はチャ
ネル領域のキャリアを制御することができなくなる。装
置は基本的には短絡回路となりかつ制御不能と考えられ
る。この問題を克服するための１つの従来技術の手法は
パンチスルーを防止するために一様なチャネルドーピン
グを増大させることである。しかしながら、この手法は
しきい値電圧が結果としてずっと高くなるため低電圧の
用途を排除する（≧約０．５ボルト）。
チスルーは一般にソースおよびドレイン空乏領域の併合
によって生じる。これが生じたとき、ゲート領域はチャ
ネル領域のキャリアを制御することができなくなる。装
置は基本的には短絡回路となりかつ制御不能と考えられ
る。この問題を克服するための１つの従来技術の手法は
パンチスルーを防止するために一様なチャネルドーピン
グを増大させることである。しかしながら、この手法は
しきい値電圧が結果としてずっと高くなるため低電圧の
用途を排除する（≧約０．５ボルト）。
【０００４】他の手法はより低いチャネルドーピング濃
度を維持しかつソースおよびドレイン側双方にバイラテ
ラル（ｂｉｌａｔｅｒａｌ）様式で高濃度のドープ領域
を配置することである。これらの領域はしばしばパンチ
スルーストッパ（ｐｕｎｃｈｔｈｒｏｕｇｈ ｓｔｏｐ
ｓ）と称される。この手法はより低いしきい値電圧（例
えば、０．３ボルトのオーダ）を維持しながらパンチス
ルーを防止する。しかしながら、この手法はより高い容
量および低減されたドライブ能力（すなわち、低減され
たトランスコンダクタンス）を生じ、これはより低いス
イッチング速度を招く結果となる。
度を維持しかつソースおよびドレイン側双方にバイラテ
ラル（ｂｉｌａｔｅｒａｌ）様式で高濃度のドープ領域
を配置することである。これらの領域はしばしばパンチ
スルーストッパ（ｐｕｎｃｈｔｈｒｏｕｇｈ ｓｔｏｐ
ｓ）と称される。この手法はより低いしきい値電圧（例
えば、０．３ボルトのオーダ）を維持しながらパンチス
ルーを防止する。しかしながら、この手法はより高い容
量および低減されたドライブ能力（すなわち、低減され
たトランスコンダクタンス）を生じ、これはより低いス
イッチング速度を招く結果となる。
【０００５】従って、低いかつ制御されたしきい値電圧
を有し、パンチスルーに対する耐性を有し、かつ良好な
スイッチング特性を示すＩＧＦＥＴ装置を持つことが有
利であろう。さらに、そのようなＩＧＦＥＴ装置をその
現存する構造への統合を容易にするため伝統的な技術を
使用して提供することが有利であろう。
を有し、パンチスルーに対する耐性を有し、かつ良好な
スイッチング特性を示すＩＧＦＥＴ装置を持つことが有
利であろう。さらに、そのようなＩＧＦＥＴ装置をその
現存する構造への統合を容易にするため伝統的な技術を
使用して提供することが有利であろう。
【０００６】
【課題を解決するための手段】一般に、本発明は絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）のような半導
体装置及び該装置を製作する方法を提供する。より特定
的には、本発明はソース領域のみからチャネル領域内に
伸びたユニラテラル（ｕｎｉｌａｔｅｒａｌ）ドープ延
長領域を有するＩＧＦＥＴ装置を提供する。言い換えれ
ば、該装置はソースに工夫を行った（ｓｏｕｒｃｅ−ｅ
ｎｇｉｎｅｅｒｅｄ）装置である。本発明はパンチスル
ーに対し強化された耐性を有し、低い、安定なかつ制御
可能なしきい値電圧（≧約０．２ボルト）を有し、かつ
従来技術の構造と比較して良好なスイッチング特性を有
するＩＧＦＥＴ装置を提供する。
ート電界効果トランジスタ（ＩＧＦＥＴ）のような半導
体装置及び該装置を製作する方法を提供する。より特定
的には、本発明はソース領域のみからチャネル領域内に
伸びたユニラテラル（ｕｎｉｌａｔｅｒａｌ）ドープ延
長領域を有するＩＧＦＥＴ装置を提供する。言い換えれ
ば、該装置はソースに工夫を行った（ｓｏｕｒｃｅ−ｅ
ｎｇｉｎｅｅｒｅｄ）装置である。本発明はパンチスル
ーに対し強化された耐性を有し、低い、安定なかつ制御
可能なしきい値電圧（≧約０．２ボルト）を有し、かつ
従来技術の構造と比較して良好なスイッチング特性を有
するＩＧＦＥＴ装置を提供する。
【０００７】
【発明の実施の形態】本発明は以下の詳細な説明ととも
に添付の図１〜図１２を参照することにより明瞭に理解
できる。本発明はｎチャネル構造で説明される。これは
制限的なものと考えるべきではなくかつ当業者が理解す
るように、ｐチャネル構造もｐ型領域をｎ型領域にかつ
逆に変換することにより達成できる。任意選択的に、本
発明に係わる構造は相補的なｐチャネル／ｎチャネル構
造に使用できる。
に添付の図１〜図１２を参照することにより明瞭に理解
できる。本発明はｎチャネル構造で説明される。これは
制限的なものと考えるべきではなくかつ当業者が理解す
るように、ｐチャネル構造もｐ型領域をｎ型領域にかつ
逆に変換することにより達成できる。任意選択的に、本
発明に係わる構造は相補的なｐチャネル／ｎチャネル構
造に使用できる。
【０００８】図１は、本発明に係わる部分的に完成した
ＩＧＦＥＴ構造１０の一部の拡大した断面図を示す。構
造１０は主面１２を有する半導体材料の本体部または基
板１１を含む。ｐ型の導電型の不純物ウエル１３、一般
にｐウエルと称される、が主面１２から基板１１内に伸
びている。不純物ウエル１３を形成する方法は技術的に
よく知られている。一例として、基板１１はｎ型基板で
あり、抵抗率が約６オーム・センチメートル（ｏｈｍ−
ｃｍ）から約８オーム・センチメートルの範囲にある。
不純物ウエル１３は典型的には１．０×１０１６原子／
ｃｍ３のオーダの表面ドーパント濃度を有しかつ基板１
１内へ供給電圧値に応じて約２〜３ミクロンの深さまで
伸びる。
ＩＧＦＥＴ構造１０の一部の拡大した断面図を示す。構
造１０は主面１２を有する半導体材料の本体部または基
板１１を含む。ｐ型の導電型の不純物ウエル１３、一般
にｐウエルと称される、が主面１２から基板１１内に伸
びている。不純物ウエル１３を形成する方法は技術的に
よく知られている。一例として、基板１１はｎ型基板で
あり、抵抗率が約６オーム・センチメートル（ｏｈｍ−
ｃｍ）から約８オーム・センチメートルの範囲にある。
不純物ウエル１３は典型的には１．０×１０１６原子／
ｃｍ３のオーダの表面ドーパント濃度を有しかつ基板１
１内へ供給電圧値に応じて約２〜３ミクロンの深さまで
伸びる。
【０００９】構造１０はさらに主面１２から不純物ウエ
ル１３内へ伸びたソース領域１４およびドレイン領域１
６を含む。ソースおよびドレイン領域１４および１６は
典型的には不純物ウエル１３内へ約０．２ミクロンから
約０．３ミクロンの接合深さまで伸びかつ約１．０×１
０２０原子／ｃｍ３の表面ドーパント濃度を有する。ソ
ースおよびドイレン領域１４および１６はｎ導電型を有
しかつチャネル領域１８を形成するためにある距離だけ
離れて分離されまたは間隔を開けている。ゲート誘電体
層２１はゲート層１９をチャネル領域１８の上の主面１
２から分離している。構造１０は典型的には約１０ミク
ロンから約０．２５ミクロンの範囲のチャネル長２２を
有する。
ル１３内へ伸びたソース領域１４およびドレイン領域１
６を含む。ソースおよびドレイン領域１４および１６は
典型的には不純物ウエル１３内へ約０．２ミクロンから
約０．３ミクロンの接合深さまで伸びかつ約１．０×１
０２０原子／ｃｍ３の表面ドーパント濃度を有する。ソ
ースおよびドイレン領域１４および１６はｎ導電型を有
しかつチャネル領域１８を形成するためにある距離だけ
離れて分離されまたは間隔を開けている。ゲート誘電体
層２１はゲート層１９をチャネル領域１８の上の主面１
２から分離している。構造１０は典型的には約１０ミク
ロンから約０．２５ミクロンの範囲のチャネル長２２を
有する。
【００１０】ソース側延長領域、ユニラテラルドープ領
域、パンチスルーストッパ、またはユニラテラル延長領
域１７はソース領域１４のチャネル側に隣接しまたは結
合される。延長領域１７はｐ導電型を有しかつ主面１２
からチャネル領域１８内へ深さ２３においてかつゲート
層１９のソース側からチャネル領域１８内へ横方向距離
２４においてピークドーパント濃度を有する。延長領域
１７は典型的には約３．０×１０１７原子／ｃｍ３から
約７．０×１０１７原子／ｃｍ３のピークドーパント濃
度を有する。構造１０は約０．２ボルトから約０．３ボ
ルトのしきい値電圧に適している。
域、パンチスルーストッパ、またはユニラテラル延長領
域１７はソース領域１４のチャネル側に隣接しまたは結
合される。延長領域１７はｐ導電型を有しかつ主面１２
からチャネル領域１８内へ深さ２３においてかつゲート
層１９のソース側からチャネル領域１８内へ横方向距離
２４においてピークドーパント濃度を有する。延長領域
１７は典型的には約３．０×１０１７原子／ｃｍ３から
約７．０×１０１７原子／ｃｍ３のピークドーパント濃
度を有する。構造１０は約０．２ボルトから約０．３ボ
ルトのしきい値電圧に適している。
【００１１】制御されたしきい値電圧（Ｖｔ）、高いド
ライブ能力、および速度を、パンチスルーを防止しなが
ら達成するためには、延長領域１７はチャネル領域１８
内に適切に配置しまたは位置付けなければならない。す
なわち、延長領域１７の配置は所望の装置特性および性
能を達成する上でのキーとなるものである。図２〜図５
はチャネル領域１８における延長領域１７の好ましい配
置を含む構造１０の特定の特性を示す。
ライブ能力、および速度を、パンチスルーを防止しなが
ら達成するためには、延長領域１７はチャネル領域１８
内に適切に配置しまたは位置付けなければならない。す
なわち、延長領域１７の配置は所望の装置特性および性
能を達成する上でのキーとなるものである。図２〜図５
はチャネル領域１８における延長領域１７の好ましい配
置を含む構造１０の特定の特性を示す。
【００１２】図２は主面１２に沿ってソース領域１４か
らミクロンでの距離Ｙの関数として表面電位をボルト
（Ｖ）で示すグラフである。当業者には表面電位は装置
の制御可能性の１つの重要な指標であることはよく知ら
れている。すなわち、制御可能性（ｃｏｎｔｒｏｌｌａ
ｂｉｌｉｔｙ）は最小の表面電位の増大とともに指数関
数的に低減する。言い換えれば、表面電位が低下すれば
するほど、ＩＧＦＥＴ装置はより制御可能になる。
らミクロンでの距離Ｙの関数として表面電位をボルト
（Ｖ）で示すグラフである。当業者には表面電位は装置
の制御可能性の１つの重要な指標であることはよく知ら
れている。すなわち、制御可能性（ｃｏｎｔｒｏｌｌａ
ｂｉｌｉｔｙ）は最小の表面電位の増大とともに指数関
数的に低減する。言い換えれば、表面電位が低下すれば
するほど、ＩＧＦＥＴ装置はより制御可能になる。
【００１３】カーブ２６および２７は延長領域１７なし
のＩＧＦＥＴ装置に対しかつそれぞれ０．４ミクロンお
よび２．０ミクロンのチャネル長に対する表面電位を表
している。カーブ２８および２９は図１に示される構造
１０に対しそれぞれ０．４ミクロンおよび２．０ミクロ
ンのチャネル長２２に対する表面電位を表している。
のＩＧＦＥＴ装置に対しかつそれぞれ０．４ミクロンお
よび２．０ミクロンのチャネル長に対する表面電位を表
している。カーブ２８および２９は図１に示される構造
１０に対しそれぞれ０．４ミクロンおよび２．０ミクロ
ンのチャネル長２２に対する表面電位を表している。
【００１４】図２に示されるデータは約０．３Ｖのゲー
ト−ソース電圧（ＶＧＳ）、約２．０Ｖのドレイン−ソ
ース電圧（ＶＤＳ）、および０Ｖのソース−バルク電圧
（Ｖ ＳＢ）に対するものである。構造１０は約０．１２
ミクロンの横方向距離２４および約０．０８ミクロンの
深さ２３において約３．０×１０１７原子／ｃｍ３のピ
ークドーパント濃度を有する。また、チャネル領域１８
は約２．０×１０１６原子／ｃｍ３の一様なドーパント
濃度を有する。標準的なＩＧＦＥＴ装置（すなわち、延
長領域なしの装置）は約４．０×１０１６原子／ｃｍ３
の一様なチャネル濃度を有する。図２の２つの構造は同
じ長いチャネルＶｔを有する。容易に明らかなように、
延長領域１７は表面電位を大幅に低下させ、それによっ
て標準的なＩＧＦＥＴ装置に対し制御可能性を改善す
る。
ト−ソース電圧（ＶＧＳ）、約２．０Ｖのドレイン−ソ
ース電圧（ＶＤＳ）、および０Ｖのソース−バルク電圧
（Ｖ ＳＢ）に対するものである。構造１０は約０．１２
ミクロンの横方向距離２４および約０．０８ミクロンの
深さ２３において約３．０×１０１７原子／ｃｍ３のピ
ークドーパント濃度を有する。また、チャネル領域１８
は約２．０×１０１６原子／ｃｍ３の一様なドーパント
濃度を有する。標準的なＩＧＦＥＴ装置（すなわち、延
長領域なしの装置）は約４．０×１０１６原子／ｃｍ３
の一様なチャネル濃度を有する。図２の２つの構造は同
じ長いチャネルＶｔを有する。容易に明らかなように、
延長領域１７は表面電位を大幅に低下させ、それによっ
て標準的なＩＧＦＥＴ装置に対し制御可能性を改善す
る。
【００１５】ＩＧＦＥＴの制御可能性の他の指標は装置
がスケールダウンされた場合の（すなわち、チャネル長
２２が低減された場合の）Ｖｔの変化である。図３は、
２．０ボルトのＶＤＳに対しミクロンでのチャネル長の
関数としてのボルトでのＶｔのグラフである。図３に示
された特性は通常Ｖｔロールオフと称される。カーブ３
１は標準的なＩＧＦＥＴ装置（すなわち、延長領域なし
の装置）に対するＶｔロールオフを表す。カーブ３２は
図１に示される構造１０に対するＶｔロールオフを表
す。両方の装置は図２の装置と同じドーパントプロフィ
ールおよび特徴的構造の位置を有する。容易に明らかな
ように、構造１０は標準的なＩＧＦＥＴ装置よりもずっ
と短いチャネル長まで制御を維持する。
がスケールダウンされた場合の（すなわち、チャネル長
２２が低減された場合の）Ｖｔの変化である。図３は、
２．０ボルトのＶＤＳに対しミクロンでのチャネル長の
関数としてのボルトでのＶｔのグラフである。図３に示
された特性は通常Ｖｔロールオフと称される。カーブ３
１は標準的なＩＧＦＥＴ装置（すなわち、延長領域なし
の装置）に対するＶｔロールオフを表す。カーブ３２は
図１に示される構造１０に対するＶｔロールオフを表
す。両方の装置は図２の装置と同じドーパントプロフィ
ールおよび特徴的構造の位置を有する。容易に明らかな
ように、構造１０は標準的なＩＧＦＥＴ装置よりもずっ
と短いチャネル長まで制御を維持する。
【００１６】図４は、種々のピーク濃度深さ２３に対す
る延長領域１７の横方向距離２４の関数としてのＶｔの
グラフである。図４は０．１ボルトのドレインバイア
ス、０．３ミクロンのチャネル長２２、そして約３．０
×１０１６原子／ｃｍ３のチャネル領域１８のドーパン
ト濃度でのＶｔの敏感さまたは感度を示す。カーブ３４
〜４１は、それぞれ、０．０３ミクロン、０．０５ミク
ロン、０．０７ミクロン、０．１０ミクロン、０．１３
ミクロン、０．１５ミクロン、０．１７ミクロン、およ
び０．２０ミクロンの深さでの、約５．０×１０１７原
子／ｃｍ３の延長領域１７のピーク濃度に対応する。こ
のデータが示すように、延長領域１７はソース領域１４
からのかなりの横方向距離２４とともにチャネル領域１
８内に深くすることが好ましい。
る延長領域１７の横方向距離２４の関数としてのＶｔの
グラフである。図４は０．１ボルトのドレインバイア
ス、０．３ミクロンのチャネル長２２、そして約３．０
×１０１６原子／ｃｍ３のチャネル領域１８のドーパン
ト濃度でのＶｔの敏感さまたは感度を示す。カーブ３４
〜４１は、それぞれ、０．０３ミクロン、０．０５ミク
ロン、０．０７ミクロン、０．１０ミクロン、０．１３
ミクロン、０．１５ミクロン、０．１７ミクロン、およ
び０．２０ミクロンの深さでの、約５．０×１０１７原
子／ｃｍ３の延長領域１７のピーク濃度に対応する。こ
のデータが示すように、延長領域１７はソース領域１４
からのかなりの横方向距離２４とともにチャネル領域１
８内に深くすることが好ましい。
【００１７】図５は、種々のドレインバイアス（Ｖｄ、
ボルト）に対する延長領域１７の横方向距離２４の関数
としてディケイドあたりのミリボルト（ｍｉｌｌｉｖｏ
ｌｔｓ ｐｅｒ ｄｅｃａｄｅ）でしきい値下のスロー
プ（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）を示すグ
ラフである。このデータは、０．１５ミクロンの一定の
好ましい深さ２３、０．３ミクロンのチャネル長２２、
および約３．０×１０１６原子／ｃｍ３のチャネル領域
１８のドーパント濃度において約５．０×１０１７原子
／ｃｍ３のピーク濃度を備えた延長領域１７を有する構
造１０に対応する。カーブ４３〜４８は、それぞれ、
０．１ボルト、０．５ボルト、１．０ボルト、１．５ボ
ルト、２．０ボルト、および３．０ボルトのドレインバ
イアス（すなわち、Ｖｄ）に対応している。
ボルト）に対する延長領域１７の横方向距離２４の関数
としてディケイドあたりのミリボルト（ｍｉｌｌｉｖｏ
ｌｔｓ ｐｅｒ ｄｅｃａｄｅ）でしきい値下のスロー
プ（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）を示すグ
ラフである。このデータは、０．１５ミクロンの一定の
好ましい深さ２３、０．３ミクロンのチャネル長２２、
および約３．０×１０１６原子／ｃｍ３のチャネル領域
１８のドーパント濃度において約５．０×１０１７原子
／ｃｍ３のピーク濃度を備えた延長領域１７を有する構
造１０に対応する。カーブ４３〜４８は、それぞれ、
０．１ボルト、０．５ボルト、１．０ボルト、１．５ボ
ルト、２．０ボルト、および３．０ボルトのドレインバ
イアス（すなわち、Ｖｄ）に対応している。
【００１８】当業者に明らかなように、しきい値下のス
ロープはまた装置の制御可能性を示す。すなわち、しき
い値下のスロープはＶＧＳがＶｔより低く低下したとき
にＩＧＦＥＴ装置がどのように効率的にターンオフでき
るかを示す。印加されたドレインバイアスとともに低い
しきい値下のスロープを維持することは重要なことであ
る。高いしきい値下のスロープはＩＧＦＥＴ装置がゲー
トによってターンオフされても大きな電流が流れること
を示す。図５に示されるデータは延長領域１７が３．０
ボルトより低い印加ドレインバイアスに対し十分な制御
を保証するために約０．１５ミクロンから約０．２０ミ
クロンの範囲での横方向距離２４だけチャネル領域１８
内に延長することが好ましいことを示している。約０．
２０ミクロンより大きな横方向距離に対しては、他の性
能基準（例えば、ドライブ電流）は不利な影響を与え
る。
ロープはまた装置の制御可能性を示す。すなわち、しき
い値下のスロープはＶＧＳがＶｔより低く低下したとき
にＩＧＦＥＴ装置がどのように効率的にターンオフでき
るかを示す。印加されたドレインバイアスとともに低い
しきい値下のスロープを維持することは重要なことであ
る。高いしきい値下のスロープはＩＧＦＥＴ装置がゲー
トによってターンオフされても大きな電流が流れること
を示す。図５に示されるデータは延長領域１７が３．０
ボルトより低い印加ドレインバイアスに対し十分な制御
を保証するために約０．１５ミクロンから約０．２０ミ
クロンの範囲での横方向距離２４だけチャネル領域１８
内に延長することが好ましいことを示している。約０．
２０ミクロンより大きな横方向距離に対しては、他の性
能基準（例えば、ドライブ電流）は不利な影響を与え
る。
【００１９】構造１０は従来技術の構造に対しいくつか
の利点を有する。例えば、構造１０は延長またはパンチ
スルーストッパ領域のない構造と比較して改善されたパ
ンチスルー耐性を有する。また、構造１０はバイラテラ
ル様式で延長領域を有する構造に匹敵するパンチスルー
耐性を有する。しかしながら、構造１０はバイラテラル
構造と比較してずっと高いドライブ能力を有する。さら
に、構造１０は高濃度のドープ延長領域がドレイン領域
に隣接しないためバイラテラル構造よりもずっと低いド
レイン容量を有する。
の利点を有する。例えば、構造１０は延長またはパンチ
スルーストッパ領域のない構造と比較して改善されたパ
ンチスルー耐性を有する。また、構造１０はバイラテラ
ル様式で延長領域を有する構造に匹敵するパンチスルー
耐性を有する。しかしながら、構造１０はバイラテラル
構造と比較してずっと高いドライブ能力を有する。さら
に、構造１０は高濃度のドープ延長領域がドレイン領域
に隣接しないためバイラテラル構造よりもずっと低いド
レイン容量を有する。
【００２０】より高いドライブ能力およびより低い容量
は構造１０にバイラテラル構造と比較してより高いスイ
ッチング速度を与える。さらに、構造１０は増大したチ
ャネルドーピングを有する装置と比較してより低いしき
い値電圧能力を提供し、かつ従って印加される同じゲー
ト電圧に対しより大きなトランスコンダクタンスおよび
Ｉｄｓａｔを有する。
は構造１０にバイラテラル構造と比較してより高いスイ
ッチング速度を与える。さらに、構造１０は増大したチ
ャネルドーピングを有する装置と比較してより低いしき
い値電圧能力を提供し、かつ従って印加される同じゲー
ト電圧に対しより大きなトランスコンダクタンスおよび
Ｉｄｓａｔを有する。
【００２１】図６〜図１０は、本発明に係わるＩＧＦＥ
Ｔ装置または構造５０を製作するための好ましい方法を
示す。図６は、本発明に係わる製造の早期のＩＧＦＥＴ
構造５０の一部の拡大した断面図を示す。構造５０は主
面５２を有する半導体材料の本体または基板５１を含
む。ｐ導電型の不純物ウエル５３が主面５２から半導体
基板内へ伸びている。不純物ウエル５３を形成する方法
は技術的によく知られている。不純物ウエル５３および
基板５１に対するドーパント濃度および抵抗率の範囲は
前に述べた不純物ウエル１３および基板１１のものと同
様である。
Ｔ装置または構造５０を製作するための好ましい方法を
示す。図６は、本発明に係わる製造の早期のＩＧＦＥＴ
構造５０の一部の拡大した断面図を示す。構造５０は主
面５２を有する半導体材料の本体または基板５１を含
む。ｐ導電型の不純物ウエル５３が主面５２から半導体
基板内へ伸びている。不純物ウエル５３を形成する方法
は技術的によく知られている。不純物ウエル５３および
基板５１に対するドーパント濃度および抵抗率の範囲は
前に述べた不純物ウエル１３および基板１１のものと同
様である。
【００２２】ゲート誘電体層６１が主面５２の上に形成
される。好ましくは、ゲート誘電体層６１はほぼ５０オ
ングストロームからほぼ１５０オングストロームの範囲
の厚さを有する酸化シリコンである。ゲート層５９がゲ
ート誘電体層６１の一部の上に形成される。ゲート層５
９は典型的にはポリシリコン層のような多結晶半導体層
からなる。ゲート層５９は主面５２とゲート電極５９の
間のゲート誘電体層６１の部分とともにゲート構造５８
を形成する。一例として、ゲート層５９は約３，０００
オングストロームの厚さを有する。ゲート誘電体層６１
およびゲート層５９はよく知られた処理技術を使用して
形成される。好ましくは、酸化物層６２がゲート層５９
の上に形成される。当業者に明らかなように、酸化物層
６２は処理の間にアンダカットされたゲート誘電体層６
１の部分を再成長させる働きをなす。
される。好ましくは、ゲート誘電体層６１はほぼ５０オ
ングストロームからほぼ１５０オングストロームの範囲
の厚さを有する酸化シリコンである。ゲート層５９がゲ
ート誘電体層６１の一部の上に形成される。ゲート層５
９は典型的にはポリシリコン層のような多結晶半導体層
からなる。ゲート層５９は主面５２とゲート電極５９の
間のゲート誘電体層６１の部分とともにゲート構造５８
を形成する。一例として、ゲート層５９は約３，０００
オングストロームの厚さを有する。ゲート誘電体層６１
およびゲート層５９はよく知られた処理技術を使用して
形成される。好ましくは、酸化物層６２がゲート層５９
の上に形成される。当業者に明らかなように、酸化物層
６２は処理の間にアンダカットされたゲート誘電体層６
１の部分を再成長させる働きをなす。
【００２３】図７は、製造における引き続く段階での構
造５０を示す。特に、図７は、不純物ウエル５３内にｎ
型ドーパントを導入してｎ型領域６４および６６を提供
することを示している。たとえば、ｎ型領域６４および
６６は主面５２内へ好ましくはゼロ度（すなわち、基板
５１がイオンビームに対して垂直である）の角度でひ素
（ａｒｓｅｎｉｃ）のようなｎ型ドーパントをイオン注
入することによって形成される。ひ素のドーズ量は約
３．０×１０１５原子／ｃｍ２および約９０ｋｅＶの注
入エネルギがｎ型領域６４および６６を提供するのに適
している。ｎ型領域６４および６６の形成と同様に、ゲ
ート層５９がｎ型ドーパントによってドーピングされる
（例えば、ひ素がドーピングされる）。
造５０を示す。特に、図７は、不純物ウエル５３内にｎ
型ドーパントを導入してｎ型領域６４および６６を提供
することを示している。たとえば、ｎ型領域６４および
６６は主面５２内へ好ましくはゼロ度（すなわち、基板
５１がイオンビームに対して垂直である）の角度でひ素
（ａｒｓｅｎｉｃ）のようなｎ型ドーパントをイオン注
入することによって形成される。ひ素のドーズ量は約
３．０×１０１５原子／ｃｍ２および約９０ｋｅＶの注
入エネルギがｎ型領域６４および６６を提供するのに適
している。ｎ型領域６４および６６の形成と同様に、ゲ
ート層５９がｎ型ドーパントによってドーピングされる
（例えば、ひ素がドーピングされる）。
【００２４】図８は、製造のより後の段階での構造５０
を示す。特に、図８はｎ型領域６６およびｎ型領域６６
に隣接するゲート構造５８の一部の上に形成されたマス
キング層７１を備えた構造５０を示している。マスキン
グ層７１は、例えば、厚い（例えば、１．０ミクロン）
フォトレジスト層、誘電体層、その他で構成される。マ
スキング層７１が形成された後、ｐ型領域６７がｎ型領
域６４に隣接して形成される。ｐ型領域６７は、例え
ば、傾斜したｐ型イオン注入を使用して形成される。例
えば、基板５１は該基板５１がイオンビーム源に関して
約１０度から約６０度の間になるようイオン注入装置内
に置かれる。そのような技術はよく知られている。約
１．０×１０１３から約１．０×１０１４原子／ｃｍ２
の注入ドーズ量および約５０ｋｅＶより小さな注入エネ
ルギが適切である。Ｂ１１ホウ素源が適切である。任意
選択的には、図７および図８に示される処理工程は示さ
れたものと逆の順序で行うこともできる。すなわち、ｐ
型領域６７を始めに形成し、それに続いてｎ型領域６４
および６６を形成してもよい。
を示す。特に、図８はｎ型領域６６およびｎ型領域６６
に隣接するゲート構造５８の一部の上に形成されたマス
キング層７１を備えた構造５０を示している。マスキン
グ層７１は、例えば、厚い（例えば、１．０ミクロン）
フォトレジスト層、誘電体層、その他で構成される。マ
スキング層７１が形成された後、ｐ型領域６７がｎ型領
域６４に隣接して形成される。ｐ型領域６７は、例え
ば、傾斜したｐ型イオン注入を使用して形成される。例
えば、基板５１は該基板５１がイオンビーム源に関して
約１０度から約６０度の間になるようイオン注入装置内
に置かれる。そのような技術はよく知られている。約
１．０×１０１３から約１．０×１０１４原子／ｃｍ２
の注入ドーズ量および約５０ｋｅＶより小さな注入エネ
ルギが適切である。Ｂ１１ホウ素源が適切である。任意
選択的には、図７および図８に示される処理工程は示さ
れたものと逆の順序で行うこともできる。すなわち、ｐ
型領域６７を始めに形成し、それに続いてｎ型領域６４
および６６を形成してもよい。
【００２５】図９は、製造におけるより後の工程での構
造５０を示す。特に、図９は基板５１が高い温度にさら
されてゲート構造５８の第１のエッジ６８に隣接するソ
ース領域７４、ゲート構造５８の第２のエッジ６９に隣
接するドレイン領域７６、およびソース領域７４に結合
されまたは隣接するユニラテラル延長領域７７を形成し
た後の構造５０を示す。例えば、基板５１はラピッドサ
ーマルアニール（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎ
ｅａｌ：ＲＴＡ）システムにおいて約３０秒から約６０
秒の間約セ氏１０２０度から約セ氏１０５０度の温度に
付される。あるいは、等価なファーネスアニールが使用
される。ソース領域７４とドレイン領域７６との間の不
純物ウエル５３の部分はチャネル領域７８を形成する。
一例として、ソース領域７４およびドレイン領域７６は
主面５２から不純物ウエル５３内にほぼ０．２ミクロン
およびほぼ０．３ミクロンの間で延在している。
造５０を示す。特に、図９は基板５１が高い温度にさら
されてゲート構造５８の第１のエッジ６８に隣接するソ
ース領域７４、ゲート構造５８の第２のエッジ６９に隣
接するドレイン領域７６、およびソース領域７４に結合
されまたは隣接するユニラテラル延長領域７７を形成し
た後の構造５０を示す。例えば、基板５１はラピッドサ
ーマルアニール（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎ
ｅａｌ：ＲＴＡ）システムにおいて約３０秒から約６０
秒の間約セ氏１０２０度から約セ氏１０５０度の温度に
付される。あるいは、等価なファーネスアニールが使用
される。ソース領域７４とドレイン領域７６との間の不
純物ウエル５３の部分はチャネル領域７８を形成する。
一例として、ソース領域７４およびドレイン領域７６は
主面５２から不純物ウエル５３内にほぼ０．２ミクロン
およびほぼ０．３ミクロンの間で延在している。
【００２６】延長領域７７のピーク濃度の配置は注入エ
ネルギ、ゲート酸化膜の厚さ、注入角度、またはアニー
ル条件、あるいはこれらの組合わせを調整することによ
って達成される。これらの技術は当該分野でよく知られ
ている。好ましくは、延長領域７７は約３．０×１０
１７原子／ｃｍ３から約７．０×１０１７原子／ｃｍ３
のピーク濃度を有する。好ましくは、該ピーク濃度は主
面５２から約０．１５ミクロンおよびゲート構造５８の
エッジ６８から約０．１５ミクロン〜約０．２０ミクロ
ンの範囲の横方向距離にある。
ネルギ、ゲート酸化膜の厚さ、注入角度、またはアニー
ル条件、あるいはこれらの組合わせを調整することによ
って達成される。これらの技術は当該分野でよく知られ
ている。好ましくは、延長領域７７は約３．０×１０
１７原子／ｃｍ３から約７．０×１０１７原子／ｃｍ３
のピーク濃度を有する。好ましくは、該ピーク濃度は主
面５２から約０．１５ミクロンおよびゲート構造５８の
エッジ６８から約０．１５ミクロン〜約０．２０ミクロ
ンの範囲の横方向距離にある。
【００２７】図１０は、製造の終りに向かう構造５０を
示す。技術的によく知られた方法を使用して、誘電体ス
ペーサ８６が酸化物層６２に沿って形成されゲート層５
９の側壁と並んでいる。スペーサ８６は、例えば、窒化
シリコンその他から構成される。ソース領域７４、ドレ
イン領域７６およびゲート層５９へのコンタクトを提供
する電極が形成される。例えば、よく知られた技術を使
用してシリサイド８３がソース領域７４、ドレイン領域
７６、およびゲート層５９に形成される。
示す。技術的によく知られた方法を使用して、誘電体ス
ペーサ８６が酸化物層６２に沿って形成されゲート層５
９の側壁と並んでいる。スペーサ８６は、例えば、窒化
シリコンその他から構成される。ソース領域７４、ドレ
イン領域７６およびゲート層５９へのコンタクトを提供
する電極が形成される。例えば、よく知られた技術を使
用してシリサイド８３がソース領域７４、ドレイン領域
７６、およびゲート層５９に形成される。
【００２８】絶縁層８４が構造５０の上に、すなわち、
ソース領域７４、ドレイン領域７６およびゲート層５９
の上に形成される。複数の開口（図示せず）が次に絶縁
層８４に形成されてソース領域７４、ドレイン領域７
６、およびゲート層５９におけるシリサイド８３の一部
を露出する。よく知られた技術を使用してソースおよび
ドレイン電極８７および８８が形成されそれぞれソース
領域７４およびドレイン領域７６のシリサイド８３とコ
ンタクトする。ゲート電極８９がよく知られた技術を使
用してゲート層５９の上のシリサイド８３と接触するよ
う形成される。
ソース領域７４、ドレイン領域７６およびゲート層５９
の上に形成される。複数の開口（図示せず）が次に絶縁
層８４に形成されてソース領域７４、ドレイン領域７
６、およびゲート層５９におけるシリサイド８３の一部
を露出する。よく知られた技術を使用してソースおよび
ドレイン電極８７および８８が形成されそれぞれソース
領域７４およびドレイン領域７６のシリサイド８３とコ
ンタクトする。ゲート電極８９がよく知られた技術を使
用してゲート層５９の上のシリサイド８３と接触するよ
う形成される。
【００２９】図１１は、本発明に係わるソースに工夫を
行った（ｓｏｕｒｃｅ−ｅｎｇｉｎｅｅｒｅｄ）ＩＧＦ
ＥＴ構造のより高いしきい値電圧の実施形態の拡大され
た断面図を示す。構造１１０は約０．５ボルトから約
０．６ボルトのしきい値電圧にとって適切なものであ
る。
行った（ｓｏｕｒｃｅ−ｅｎｇｉｎｅｅｒｅｄ）ＩＧＦ
ＥＴ構造のより高いしきい値電圧の実施形態の拡大され
た断面図を示す。構造１１０は約０．５ボルトから約
０．６ボルトのしきい値電圧にとって適切なものであ
る。
【００３０】構造１０と同様に、構造１１０は基板１１
１および該基板１１１の主面１１２から延在するｐ型不
純物ウエル１１３を含む。ｎ型ソース領域１１４および
ｎ型ドレイン領域１１６が主面１１２から前記不純物ウ
エル１１３内に伸びている。チャネル領域１１８がソー
ス領域１１４をドレイン領域１１６から分離する。
１および該基板１１１の主面１１２から延在するｐ型不
純物ウエル１１３を含む。ｎ型ソース領域１１４および
ｎ型ドレイン領域１１６が主面１１２から前記不純物ウ
エル１１３内に伸びている。チャネル領域１１８がソー
ス領域１１４をドレイン領域１１６から分離する。
【００３１】ｐ導電型のユニラテラル延長領域またはパ
ンチスルーストッパ領域１１７がソース領域１１４に隣
接している。ユニラテラル延長領域１１７は前記延長領
域１７と同じ特性（すなわち、ドーパント濃度、深さ、
および横方向距離）を有する。より高いしきい値電圧を
提供するため、ユニラテラルしきい値電圧調整領域２１
７がソース領域１１７に隣接してかつ延長領域１１７と
主面１１２との間に配置される。ユニラテラルしきい値
電圧調整領域２１７は前記延長領域１１７と同じ導電型
を有し、前記延長領域１１７よりも低いピーク濃度（例
えば、約１．０×１０１７原子／ｃｍ３）を有し、かつ
延長領域１１７より約５０パーセント少ない横方向距離
までチャネル領域１１８内に延在している。
ンチスルーストッパ領域１１７がソース領域１１４に隣
接している。ユニラテラル延長領域１１７は前記延長領
域１７と同じ特性（すなわち、ドーパント濃度、深さ、
および横方向距離）を有する。より高いしきい値電圧を
提供するため、ユニラテラルしきい値電圧調整領域２１
７がソース領域１１７に隣接してかつ延長領域１１７と
主面１１２との間に配置される。ユニラテラルしきい値
電圧調整領域２１７は前記延長領域１１７と同じ導電型
を有し、前記延長領域１１７よりも低いピーク濃度（例
えば、約１．０×１０１７原子／ｃｍ３）を有し、かつ
延長領域１１７より約５０パーセント少ない横方向距離
までチャネル領域１１８内に延在している。
【００３２】ユニラテラルしきい値電圧調整領域２１７
はゼロ度イオン注入を使用して好適に形成されかつ延長
領域１１７（図８に示される）の前または後に注入され
る。好ましくは、前記注入はソース領域１１４、延長領
域１１７、およびドレイン領域１１６と同時にアニール
される（すなわち、約３０秒から約６０秒の間約セ氏１
０２０度から約セ氏１０５０度）。
はゼロ度イオン注入を使用して好適に形成されかつ延長
領域１１７（図８に示される）の前または後に注入され
る。好ましくは、前記注入はソース領域１１４、延長領
域１１７、およびドレイン領域１１６と同時にアニール
される（すなわち、約３０秒から約６０秒の間約セ氏１
０２０度から約セ氏１０５０度）。
【００３３】図１２は、本発明に係わるＩＧＦＥＴ構造
の他の実施形態を示す拡大された断面図である。構造３
１０は基板３１１および該基板３１１の主面３１２から
伸びたｐ型不純物ウエル３１３を含む。ｎ型ソース領域
３１４およびｎ型ドレイン領域３１６が主面３１２から
不純物ウエル３１３内に延在している。チャネル領域３
１８はドレイン領域３１６からソース領域３１４を分離
している。
の他の実施形態を示す拡大された断面図である。構造３
１０は基板３１１および該基板３１１の主面３１２から
伸びたｐ型不純物ウエル３１３を含む。ｎ型ソース領域
３１４およびｎ型ドレイン領域３１６が主面３１２から
不純物ウエル３１３内に延在している。チャネル領域３
１８はドレイン領域３１６からソース領域３１４を分離
している。
【００３４】構造３１０はさらにソース領域３１４から
チャネル領域３１８内に延在する第１の延長領域または
パンチスルーストッパ領域３１７を含む。第１の延長領
域３１７は前記延長領域１７と同じ特性（例えば、ドー
パント濃度、深さ、および横方向距離）を有する。ユニ
ラテラルしきい値電圧調整領域４１７がソース領域３１
４に隣接してかつ第１の延長領域３１７と主面３１２と
の間に配置される。第２の延長領域またはパンチスルー
ストッパ領域３１９はドレイン領域３１６からチャネル
領域３１８内に延在している。第２の延長領域３１９は
第１の延長領域３１７と同じ特性（例えば、ドーパント
濃度、深さ、および横方向距離）を有する。ユニラテラ
ルしきい値電圧調整領域４１７は前記ユニラテラルしき
い値電圧調整領域２１７と同じ特性を有する。
チャネル領域３１８内に延在する第１の延長領域または
パンチスルーストッパ領域３１７を含む。第１の延長領
域３１７は前記延長領域１７と同じ特性（例えば、ドー
パント濃度、深さ、および横方向距離）を有する。ユニ
ラテラルしきい値電圧調整領域４１７がソース領域３１
４に隣接してかつ第１の延長領域３１７と主面３１２と
の間に配置される。第２の延長領域またはパンチスルー
ストッパ領域３１９はドレイン領域３１６からチャネル
領域３１８内に延在している。第２の延長領域３１９は
第１の延長領域３１７と同じ特性（例えば、ドーパント
濃度、深さ、および横方向距離）を有する。ユニラテラ
ルしきい値電圧調整領域４１７は前記ユニラテラルしき
い値電圧調整領域２１７と同じ特性を有する。
【００３５】第２の延長領域３１９が、例えば、ドレイ
ン領域３１６の上のマスキング層なしに傾斜した注入を
使用して第１の延長領域３１７と同時に形成される。延
長領域７７を形成するのに使用したのと同じ技術が適切
である。マスキング層が次にドレイン領域３１６および
ゲート構造の一部の上に配置され、それに続きユニラテ
ラルしきい値電圧調整領域４１７が形成される。ユニラ
テラルしきい値電圧調整領域２１７を形成するのに使用
されたのと同じ技術がユニラテラルしきい値電圧調整領
域４１７を形成するために使用される。任意選択的に、
ユニラテラルしきい値電圧調整領域４１７が始めに形成
され、それに続いて第１および第２の延長領域３１７お
よび３１９を形成することもできる。
ン領域３１６の上のマスキング層なしに傾斜した注入を
使用して第１の延長領域３１７と同時に形成される。延
長領域７７を形成するのに使用したのと同じ技術が適切
である。マスキング層が次にドレイン領域３１６および
ゲート構造の一部の上に配置され、それに続きユニラテ
ラルしきい値電圧調整領域４１７が形成される。ユニラ
テラルしきい値電圧調整領域２１７を形成するのに使用
されたのと同じ技術がユニラテラルしきい値電圧調整領
域４１７を形成するために使用される。任意選択的に、
ユニラテラルしきい値電圧調整領域４１７が始めに形成
され、それに続いて第１および第２の延長領域３１７お
よび３１９を形成することもできる。
【００３６】構造３１０は双方向（ｂｉ−ｄｉｒｅｃｔ
ｉｏｎａｌ）能力を有するユニラテラルしきい値電圧調
整領域を備えたバイラテラルパンチスルーストッパ装置
である。ユニラテラルしきい値電圧調整領域４１７が一
方の側にのみあるため電流伝達能力は対称ではないが、
構造３１０は装置が双方向で動作することを要求する用
途においてユニラテラル装置よりも信頼性がある。
ｉｏｎａｌ）能力を有するユニラテラルしきい値電圧調
整領域を備えたバイラテラルパンチスルーストッパ装置
である。ユニラテラルしきい値電圧調整領域４１７が一
方の側にのみあるため電流伝達能力は対称ではないが、
構造３１０は装置が双方向で動作することを要求する用
途においてユニラテラル装置よりも信頼性がある。
【００３７】
【発明の効果】以上から、ＩＧＦＥＴ構造およびそれら
を形成する方法が提供されたことが理解されるべきであ
る。１つの実施形態では、ソース側またはユニラテラル
パンチスルーストッパ領域がチャネル領域内にソース側
のみから延在して強化されたパンチスルー耐性を提供す
る。この実施形態はバイラテラルパンチスルーストッパ
領域を有する従来技術の装置と比較して改善されたスイ
ッチング特性を提供する。他の実施形態では、ユニラテ
ラルしきい値電圧調整領域が導入されてより高いしきい
値電圧においてユニラテラルまたはバイラテラル構造の
双方において強化されたパンチスルー耐性を提供する。
ここに提供されたＩＧＦＥＴ装置は現存するプロセスを
使用することができ、それによってそれらの現存する製
品への組込みを容易にする。
を形成する方法が提供されたことが理解されるべきであ
る。１つの実施形態では、ソース側またはユニラテラル
パンチスルーストッパ領域がチャネル領域内にソース側
のみから延在して強化されたパンチスルー耐性を提供す
る。この実施形態はバイラテラルパンチスルーストッパ
領域を有する従来技術の装置と比較して改善されたスイ
ッチング特性を提供する。他の実施形態では、ユニラテ
ラルしきい値電圧調整領域が導入されてより高いしきい
値電圧においてユニラテラルまたはバイラテラル構造の
双方において強化されたパンチスルー耐性を提供する。
ここに提供されたＩＧＦＥＴ装置は現存するプロセスを
使用することができ、それによってそれらの現存する製
品への組込みを容易にする。
【図１】本発明に係わるＩＧＦＥＴ構造の拡大された断
面図である。
面図である。
【図２】従来技術の装置と比較して図１の構造に対しソ
ース領域からの面に沿った距離の関数として表面電位を
示すグラフである。
ース領域からの面に沿った距離の関数として表面電位を
示すグラフである。
【図３】従来技術と比較して図１の構造に対しチャネル
長の関数としてしきい値電圧を示すグラフである。
長の関数としてしきい値電圧を示すグラフである。
【図４】図１の構造に対し種々の延長領域深さにおける
延長領域の横方向距離の関数としてしきい値電圧を示す
グラフである。
延長領域の横方向距離の関数としてしきい値電圧を示す
グラフである。
【図５】図１の構造に対して種々のドレインバイアスに
おける延長領域の横方向距離の関数としてしきい値下の
スロープを示すグラフである。
おける延長領域の横方向距離の関数としてしきい値下の
スロープを示すグラフである。
【図６】製造の種々の段階における本発明に係わるＩＧ
ＦＥＴ構造の拡大された断面図である。
ＦＥＴ構造の拡大された断面図である。
【図７】製造の種々の段階における本発明に係わるＩＧ
ＦＥＴ構造の拡大された断面図である。
ＦＥＴ構造の拡大された断面図である。
【図８】製造の種々の段階における本発明に係わるＩＧ
ＦＥＴ構造の拡大された断面図である。
ＦＥＴ構造の拡大された断面図である。
【図９】製造の種々の段階における本発明に係わるＩＧ
ＦＥＴ構造の拡大された断面図である。
ＦＥＴ構造の拡大された断面図である。
【図１０】製造の種々の段階における本発明に係わるＩ
ＧＦＥＴ構造の拡大された断面図である。
ＧＦＥＴ構造の拡大された断面図である。
【図１１】本発明に係わるＩＧＦＥＴ構造の他の実施形
態を示す拡大された断面図であるる。
態を示す拡大された断面図であるる。
【図１２】本発明に係わるＩＧＦＥＴ構造のさらに他の
実施形態を示す拡大された断面図である。
実施形態を示す拡大された断面図である。
１０ ＩＧＦＥＴ構造 １１ 基板 １２ 主面 １３ 不純物ウエル １４ ソース領域 １６ ドレイン領域 １７ 延長領域 １８ チャネル領域 １９ ゲート層 ２１ ゲート誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディアン・ダウ アメリカ合衆国アリゾナ州85224、チャン ドラー、ウエスト・サミット・プレイス 524 (72)発明者 ビド・イルダーム アメリカ合衆国アリゾナ州85048、フェニ ックス、サウス・フォーティーンス・ウェ イ 16211 (72)発明者 ズイ・ズォウ アメリカ合衆国アリゾナ州85045、フェニ ックス、ウエスト・ミュアウッド・ドライ ブ 660 (72)発明者 トーマス・イー・ザークル アメリカ合衆国アリゾナ州85282、テンプ、 イースト・マンハッタン・ドライブ 2014
Claims (3)
- 【請求項１】 パンチスルー耐性のためにソース側にの
みユニラテラルドープ領域を有するＩＧＦＥＴ装置であ
って、 主面（１２）を有する半導体基板（１１）、 前記主面（１２）から前記半導体基板（１１）内に延在
する第１の導電型の不純物ウエル（１３）、 前記不純物ウエル（１３）内に形成された第２の導電型
のソース領域（１４）、 前記不純物ウエル（１３）内に形成されかつ前記ソース
領域（１４）からある距離だけ離間しチャネル領域（１
８）を提供する第２の導電型を有するドレイン領域（１
６）、 前記チャネル領域の上の前記主面上に形成されたゲート
誘電体層（２１）、 前記ゲート誘電体層（２１）の上に形成され前記ソース
領域（１４）に隣接する第１のエッジを有するゲート層
（１９）、そして前記ソース領域（１４）と隣接しかつ
前記チャネル領域（１８）内に延在する第１の導電型の
ユニラテラルドープ領域（１７）であって、該ユニラテ
ラルドープ領域（１７）は前記主面（１２）から第１の
深さ（２３）においてかつ前記第１のエッジから第１の
横方向距離（２４）においてピークドーパント濃度を有
し、前記ユニラテラルドープ領域（１７）はパンチスル
ー耐性を提供するもの、 を具備することを特徴とするパンチスルー耐性のために
ソース側にのみユニラテラルドープ領域を有するＩＧＦ
ＥＴ装置。 - 【請求項２】 ユニラテラルしきい値電圧調整領域を有
するＩＧＦＥＴ構造であって、 半導体材料（３１１）の本体部内に形成されたソース領
域（３１４）およびドレイン領域（３１６）であって、
該ソース領域（３１４）は前記ドレイン領域（３１６）
から離間して前記ソースおよびドレイン領域の間にチャ
ネル領域（３１８）を提供し、前記ソースおよびドレイ
ン領域は前記半導体材料（３１１）の本体部の主面（３
１２）から延在しかつ第１の導電型を有するもの、 前記チャネル領域（３１８）の上の前記半導体材料の本
体部（３１１）の上に形成されたゲート構造（１９，２
１）、 前記ソース領域（３１４）から前記チャネル領域（３１
８）内に延在し前記半導体材料の本体部（３１１）内に
形成された第２の導電型の第１のパンチスルーストッパ
領域（３１７）であって、該第１のパンチスルーストッ
パ領域（３１７）は前記主面（３１２）からある深さ
（２３）にピークドーパント濃度を有するもの、 前記ソース領域（３１４）に隣接しかつ前記第１のパン
チスルーストッパ領域（３１７）と前記主面（３１２）
の間にあるユニラテラルしきい値電圧調整領域（４１
７）であって、該ユニラテラルしきい値電圧調整領域
（４１７）は第２の導電型を有するもの、そして前記半
導体材料の本体部（３１１）内に形成され前記ドレイン
領域（３１６）から前記チャネル領域（３１８）内に延
在する第２の導電型の第２のパンチスルーストッパ領域
（３１９）、 を具備することを特徴とするユニラテラルしきい値電圧
調整領域を有するＩＧＦＥＴ構造。 - 【請求項３】 パンチスルー耐性を有するＩＧＦＥＴ装
置を製作する方法であって、 半導体材料の本体部（１１）の主面（１２）の上にゲー
ト構造（１９，２１）を形成する段階であって、該ゲー
ト構造（１９，２１）は第１のエッジおよび第２のエッ
ジを有し、前記半導体材料の本体部（１１）は第１の導
電型を有するもの、 前記半導体材料の本体部（１１）内にソース領域（１
４）およびドレイン領域（１６）を形成する段階であっ
て、前記ソース領域（１４）は前記第１のエッジに隣接
しかつ前記ドレイン領域（１６）は前記第２のエッジに
隣接し、前記ソース領域（１４）および前記ドレイン領
域（１６）は第２の導電型を有し、かつ前記半導体材料
の本体部（１１）の前記ゲート構造（１９，２１）の下
の部分はチャネル領域（１８）を形成しているもの、そ
して前記第１のエッジの下の半導体材料の本体部（１
１）に第１のユニラテラル延長領域（１７）を形成する
段階であって、該第１のユニラテラル延長領域（１７）
は前記チャネル領域（１８）内に延在し、かつ前記第１
のユニラテラル延長領域（１７）は第１の導電型を有す
るもの、 を具備することを特徴とするパンチスルー耐性を有する
ＩＧＦＥＴ装置を製作する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46502095A | 1995-06-05 | 1995-06-05 | |
| US08/465,020 | 1995-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330590A true JPH08330590A (ja) | 1996-12-13 |
Family
ID=23846186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163921A Pending JPH08330590A (ja) | 1995-06-05 | 1996-06-04 | 絶縁ゲート電界効果トランジスタ構造およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5731612A (ja) |
| JP (1) | JPH08330590A (ja) |
| KR (1) | KR970004074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035386A1 (en) * | 1997-02-05 | 1998-08-13 | Telefonaktiebolaget Lm Ericsson | Radio architecture |
| JP2013247347A (ja) * | 2012-05-29 | 2013-12-09 | Canon Inc | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3634086B2 (ja) * | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| KR100500033B1 (ko) | 1996-10-15 | 2005-09-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7192836B1 (en) * | 1999-11-29 | 2007-03-20 | Advanced Micro Devices, Inc. | Method and system for providing halo implant to a semiconductor device with minimal impact to the junction capacitance |
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| JPS55151363A (en) * | 1979-05-14 | 1980-11-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and fabricating method of the same |
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| US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
| US4859620A (en) * | 1985-04-12 | 1989-08-22 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
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| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
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-
1996
- 1996-06-04 JP JP8163921A patent/JPH08330590A/ja active Pending
- 1996-06-04 KR KR1019960019701A patent/KR970004074A/ko not_active Application Discontinuation
-
1997
- 1997-04-28 US US08/842,097 patent/US5731612A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| KR970004074A (ko) | 1997-01-29 |
| US5731612A (en) | 1998-03-24 |
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