JPH05502548A - ホットキャリアを抑制した微細加工ｍｉｓｆｅｔ素子 - Google Patents

ホットキャリアを抑制した微細加工ｍｉｓｆｅｔ素子

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JPH05502548A JP2514334A JP51433490A JPH05502548A JP H05502548 A JPH05502548 A JP H05502548A JP 2514334 A JP2514334 A JP 2514334A JP 51433490 A JP51433490 A JP 51433490A JP H05502548 A JPH05502548 A JP H05502548A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ホットキャリアを抑制した微細加工ＭＩＳＦＥＴ素子技術分野 本発明は、一般的に半導体技術に関し、さらに詳しくは、本発明は、微細加工技 術による設計規則およびこれらの規則を実施する方法に基づ″いて集積回路に組 込まれ、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む金属絶 縁体膜半導体トランジスタ（ＭＩＳＦＥＴ）に関する。
背景技術 ＭＩＳＦＥＴ構造は、ソースおよびドレインと呼ぶ間隔を設けた２つの領域を有 し、これらはチャネルと呼ぶ領域によって分離されている。このソースからチャ ネルを経由してトレインへ流れる電流は、チャネル上に位置するゲート電極（例 えば、金属または不純物を添加した多結晶シリコン）に印加した電圧によって制 御され、酸化シリコンのような絶縁体によってチャネルから分離される。エンハ ンスメント型トランジスタでは、ソースとトレインの導電型はＮ型のような１種 類であり、チャネルのそれはＰ型のような反対の導電型である。Ｎ型エンノ＼ン スメント型トランジスタでは、ゲート電極に正の電圧を印加し、これによってチ ャイ、ル領域の下面を電子か移動し、一方、正のキャリア、すなわち正孔はチャ ネル領域から排除される。そこで、このチャネルは導電状態になり電流かソース からトレインに流れる。
ソースとトレインとの間の間隔か狭いＭＩＳＦＥＴ素子の認識されている問題点 は、特にトレイン近傍の高電界に起因し、これはホットキャリアかチャネルとト レイン／ソース領域からゲート絶縁体に注入されるか、またはホントキャリアか ゲート絶縁体半導体のインタフェース領域てインタフェース状態を生む結果とな り、このことによって、素子のトランスコンダクタンスか損なわれる。このチャ ネル電流の電子の幾つかは、十分なエネルギーを得ることによって酸化膜の障壁 を打ち破り酸化膜内に注入される。電子がこのゲート酸化膜内に捕捉されると、 しきい値か不安定になり素子の性能を低下させる結果となる。
これまで、チャネルの長さか０．５ないし５．０ミクロンのＭＩＳＦＥＴ構造の 場合のこの「ホットキャリアＪによる劣化の問題は、少量の不純物を添加したト レイン（ＬＤＤ）構造を使用することによって抑止され、これは、例えば、Ｔａ ｋｅｄａ他による電子素子に関するＩＥＥＥ会報、１９８２年４月、第２９巻、 第４号、６１１ないし６１８ページＦホツトキヤリアの発生を最小にする微小Ｍ Ｏ３ＦＥＴ構造」に開示されている。このＬＤＤ構造は、少量の不純物を添加し たソース／ドレイン領域によって構成され、この領域はゲート電極の端部の下方 で多量の不純物を添加したしたソース／トレイン領域に隣接し、これらのソース ／ドルイン領域はゲート電極から横方向に配設されるかまたはこのゲート電極の 端部の若干下方に位置する。ゲート電極の直下で動作される少量の不純物を添加 したソース／ドレイン領域によって、ホットキャリアの発生か最小になり、多量 の不純物を添加した領域によって低抵抗領域は設けられ、この低抵抗領域に対す る接触は容易になる。
チャネルと多量の不純物を添加した領域との間に少量の不純物を添加したソース ／ドレイン領域を注入することによって、添加不純物にグレーディングした断面 （ｇｒａｄｅｄ　ｐｒｏｆｉｌｅ）を持たせる結果となり、電界のピークか低下 する。しかし、添加不純物になだらかな勾配を持たせる場合、電界のピークを低 下させかつ電界のピークをゲート電極の端部下方に移動させるには、ある境界条 件を満足しなければならない。このことは、ゲート長か０．５ミクロン未満にな るにしたかって、より困難となる。
発明の開示 したがって、本発明の目的は、ゲート長か０．５ミクロン未満の改良したＭＩＳ ＦＥＴ構造を提供することである。
本発明の他の目的は、０．５ミクロン未満を設計する規則に基づいて集積回路て 制作したＭＩＳＦＥＴ素子におけるホットキャリアを抑制することである。
更に本発明の目的は、改良したＭＩＳＦＥＴ構造を制作する方法を提供すること である。
本発明の特徴は、より多量の不純物を添加し、急激な断面形状のソースとトレイ ン領域を使用し、これらの領域によって、チャネル領域かこのチャネル領域から 間隔のある少量の不純物を添加したソースとドレイン領域と当接されることであ る。
本発明の他の特徴は、多量の不純物を添加した領域を半導体本体の表面に形成し 、少量の不純物を添加した領域をこの多量に添加した領域上に形成したソースま たはドレイン構造である。
本発明の好適な実施例によれば、より多量の不純物を添加され、浅くて断面か急 峻なソースまたはドレイン領域を、ゲート電極の自己整合を使用して半導体本体 の表面に形成する。その後、この多量の不純物を添加したソースおよびトレイン 領域上に少量の不純物を添加したエピタキシャル層を選択的に成長させ、かくし てホットキャリアの発生を最小にするソースおよびトレイン領域の不純物グレー ディングと大きさを確立する。次に、ソースおよびドルインを接触させるために 、この少量の不純物を添加したエピタキシャル層上に、多量の不純物を添加した エピタキシャル層を成長させることかできる。代わりに、少量の不純物を添加し 、選択的に成長させたエピタキシャル層をより厚く作ることもできる。次に、こ のエピタキシャル層内の多量の不純物を進化した領域は、Ｎ＋イオンを注入し、 続いて短時間熱的にアニーリグすることによって形成することかできる。
代替の実施例では、エピタキシャル層をトープした多結晶半導体材料、トープし た非結晶半導体材料、またはバンド、ギャップか広い半導体材料によって代替す ることができる。
少量の不純物を添加したソースおよびトレイン領域は、半導体本体の多量の不純 物を添加した領域の両端にかかる電圧の低下を軽減し、これによってこの領域の 電界を低減する。さらに、多量の不純物を添加した領域と少量の不純物を添加し た領域との間の不純物の添加の水準を低くすることは、不純物の添加の水準の変 化に関連するエネルギー帯の屈曲に起因する電界を低減することにも寄与する。
この構造は、特に微小素子の場合、長期に渡って改善された信頼性を示す。
本発明の目的およびこれらの目的の特徴は、図面と共に以下の詳細な説明および 添付の請求の範囲から容易に明らかとなる。
図面の簡単な説明 第１図は、従来技術による少量の不純物を添加したトレインＭＩＳＦＥＴ構造の 断面図である。
第２図は、本発明の１実施例による微小ＭＩＳＦＥＴ素子の断面図である。
第３Ａないし３Ｇ図は、第２図の素子の制作の図示する断面図である。
第４Ａないし４Ｄ図は、第３人ないし３Ｇ図の工程の代替ステップを示す断面発 明を実施するための最良の形態 図面を参照して、第１図は、Ｔａｋｅｄａ他により上述され、ｒＬＤＤ　ＣＭＯ Ｓプロセス」に対する米国特許番号第４，７５３，８９８号に開示されたように 従来技術による少量の不純物を添加した（ＬＤＤ）ＭＩＳＦＥＴ構造の断面図で ある。この実施例では、Ｐ型不純物を添加したシリコン基板１０内にＮチャネル 、エンハンスメント型トランジスタか作られる。ソースはＮ＋を添加した領域１ ２およびこれより少量の不純物を添加したＮ−領域１４を有する。同様に、トレ イン領域は多量の不純物を添加したＮ＋領域１６およびこれより少量の不純物を 添加したＮ−領域１８を有する。少量の不純物を添加したＮ−領域１４．１８の 間の基板領域は、トランジスタのチャネル、このチャネル領域およびＮ−添加領 域１４．１８上に配設されたゲート電極２０によって構成され、これらから絶縁 体材料２２によって分離されている。ゲート電極２０の両側に側壁絶縁スペーサ ２４か設けられ、これは、上述の米国特許番号第４．７５３．８９８号に開示さ れるように、ソースおよびドレイン領域を形成することに使用することかできる 。
図１に示すＬＤＤ　ＭＩＳＦＥＴ構造は、従来の０．５ないし１．２ミクロンの Ｍ○Ｓ集積回路では成功することか証明されている。このような構造では、ソー ス／トレイン接合の深さは０．１５ないし０．３５ミクロンの範囲である。Ｐ型 チャネルとＮ十領域との間にＮ−領域を挿入することは、さらにグレーディング （すなわち、より傾斜が緩い）されたＮ型不純物の断面を生じ、その結果ピーク 電界は低減される。このことは、衝撃イオン化およびホットキャリアの発生を十 分に低減し、結果としてＭＩＳＦＥＴ素子およびＭＯ３集積回路の信頼性は許容 可能な程度になる。しかし、ピーク電界を最小にし、このピーク電界をゲート電 極の端部下方に位置させる場合に必要な幾つかの境界条件に従ってＮ−不純物の 断面およびＮ十不純物を調整しなければ、この目標は実現しない。これらの境界 条件は以下の通りである。
１、Ｎ＋の接合深さか所与の場合、横方向のピーク電界かゲート電極の下方に位 置しなければならないという要件によって、側壁酸化物スペーサの最大幅は制限 される。この条件を満足させるために、Ｎ＋領領域端部はゲート電極の端部の下 方に位置しなければならない。
２、Ｎ−の接合深さか所与の場合、ピーク電界か高くなり過ぎないように、ゲー ト電極下方のＮ−領域は十分長くなければならないという事実によって、ゲート 電極下方のＮ−領域の最小長さは制限される。このＮ−領域の最大長さは、ゲ、 −ト電極下方の横方向の拡散量（Ｎ−接合深さの約７５％）によって制限される 。
３、表面およびその近傍ての添加Ｎ−の最大濃度は約Ｃｍ”当たりｌＯ１″原子 であり、ゲート電極によって誘起される横断電界に起因するバンドからバンドへ の望ましくないトンネル電流によって制限される。
４、横方向のピーク電界かゲート電極の下方に位置しなければならないという１ 　要件によって、添加Ｎ−の最小濃度は制限される。
０２５ないし０．３５　ミクロンの範囲の物理的ゲート長を有する素子内にＬＤ ＤＭＩＳＦＥＴ構造を適用しようと試みる場合、素子の電界特性か許容できない 程度に変動する結果をもたらす電荷共有効果を防止するために、Ｎ−領域の接合 深さは７５０オングストロ一ム未満てなければならない。このときは、接合深さ か］　７５０オングストロームより大きいと、断面か急峻でない（またはより傾 斜の緩慢な）結果となり、これらの断面は次にチャネル領域内に延び始め、これ によってチャネルに対する添加不純物の多くか補償されるという事実に起因する 。しかし、もし接合深さが極めて浅い（７５０オングストローム未７＃）ならば 、このしＤＤ素子構造は、望ましくないホットキャリア効果を抑制するのに必要 な上述の基準を満足することかできない。
本発明によれば、新規なＭＩＳＦＥＴ構造か提供され、これによって、極めて浅 くて急峻な断面形状の接合か可能になり、さらにホットキャリア効果を適切に抑 制することも可能になり、従って素子と集積回路の信頼性を満足することか保証 される。本発明によるこの構造の鍵となる特徴は、より多量の不純物を添加し、 急峻な断面形状のソースとトレイン領域を使用し、これらの領域によって、チャ ネル領域かこのチャネル領域から間隔のある少量の不純物を添加したソースとド レイン領域と当接される。好適な実施例では、より多量の不純物を添加した領域 を半導体本体の表面に形成し、このより多量の不純物を添加した領域上により少 量の不純物を添加した領域を形成する。
第２図は、本発明の１実施例によるＭＩＳＦＥＴ構造の断面図である。本実施例 では、Ｎチャネル・エンハンスメント型トランジスタか図示されるか、本発明は Ｐチャネル・エンハンスメント型トランジスタにも適用することかてきることか 理解できる。本発明は、またデプレッション型Ｎチャネル・トランジスタおよび Ｐチャネル・トランジスタにも適用することかできる。第２図を参照して、Ｐを 添加したシリコン基板３０は、この中に形成された浅いソースおよびトレインＮ 十領域３２と３４を有する。領域３２．３４の深さは３００ないし６００オング ストロームのオーダてあり、これらの間のチャネル領域は０．１０ないし０．３ ５ミクロンのオーダである。ゲート電極３６をこのチャネル領域上に形成し、Ｎ ＋領域３２．３４に重ねる。このゲート電極は絶縁層３８によってチャネル領域 から分離され、絶縁側壁スペーサ（例えば、二酸化シリコン）４０かこのゲート 電極の両側上に設けられる。
Ｎ十領域３２．３４の上に形成されるのは、Ｎ−領域４２と４４てあり、これら は基板３０の面上で選択的にエピタキシャル成長される。領域４２と４４との境 界てのＮ十領域３２．３４の添加不純物のピーク濃度は、１立方センチメートル 当たり１０１１原子のオーダであり、一方、エピタキシャル層４２．４４の添加 不純物濃度は実質的に１立方センチメートル当たり１０１５ないし５ＸｌＯ”よ りも低い。ソースとドレイン領域へのオーム接触を低くするために、第２エピタ キシャル層の４６と４８を、エピタキシャル層４２と４４上に成長させ、これら のエピタキシャル層４６と４８は、１立方センチメートル当たり１０２°原子の オーダの濃度を存する。これらのエピタキシャル層４２．４４．４６．４８の厚 さは、１０００オングストロームのオーダである。他の実施例では、これらのエ ピタキシャル層を、ドープした非結晶または多結晶半導体材料によって代替する ことかできる。また、第２エピタキシャル層４６．４８は第１エピタキシャル層 ４２．４４をより厚く作ることによって、代替することがてきる。４６と４８て 表される多量の不純物を添加した領域はＮ＋イオン注入に続いて、短時間の熱的 アニーリングによって形成することができる。
この素子のドレインを、ソースに対して比較的高い正の電圧によってバイアスし 、しきい値を超えるゲート電圧を印加した場合、電流（すなわち電子）かソース からドルインに流れる。これらの電子は、Ｎ十にドープした領域３２．３４内で 非常に高い電界に遭遇し、ただちにかなりの追加エネルギーを得る。もし上に位 置する領域４２．４４か、下に位置するＮ＋領領域比較して、同しかまたは高い 不純物の添加水準にあれば（従来のＭ２３ＦＥＴ構造のように）、Ｎ十領域の両 端にかかる電圧は大きく低下し、Ｎ十領域により大きい電界を生しる結果となる 。しかし、エピタキシャル層４２．４４の不純物の添加水準か実質的にＮ＋領域 ３２．３４の不純物添加水準よりも低いと、領域Ｎ＋にかかる電圧の低下はより 少なく、トレイン電圧の大部分はエピタキシャル層４２．４４の両端で低下する 。その結果、Ｎ十層内の電界はかなり低下する。衝撃イオン化は、指数的に電界 に依存するので、この衝撃イオン化率は実質的に低下する。さらに、不純物の添 加水準かＮ十領域からＮ−領域に低下すると、これは電界の低下に寄与するか、 その理由は、Ｎ＋からＮ−に不純物の添加水準か変化することを関連して、エネ ルギー・バンドか屈曲するからである。この有益なエネルギー・バンドの屈曲は 、Ｎ−領域にバンド・ギャップか広い材料を使用することによっても実現するこ とかできる。この材料はシリコンと格子か一致していなければならない。ガリウ ム・リン化物（Ｇ　ａ　Ｐ　）はこのような材料の１例である。したかって、こ の結果得られるＭＩＳＦＥＴ素子によって、微小素子の非常に重要な問題であっ た信頼性か長期にわたって改良される。
第２図の構造は、第３Ａないし３Ｇ図の断面図てＮチャネルの素子として図示し たように、従来の半導体製造技術をユニークに組合わせて容易に制作することか てきる。第３Ａ図では、Ｐを添加したシリコン本体３０は、これの表面上に形成 したゲート酸化物３８を有し、ゲート電極３６はこの酸化物３日上に形成される 。例えば、ゲート３６は不純物を添加した多結晶シリコン、不純物を添加した多 結晶シリコン・ケイ化物をサンドイッチしたもの、または金属によって構成する ことかできる。ゲート電極３６はその上部に二酸化シリコンまたは窒化シリコン 層４９を有し、これは後のステップでゲート電極上にエピタキシャルか成長する のを防止するのに役立つ。チャネルの不純物添加水準は、早期のしきい値電圧注 入または基板る対する不純物の添加、またはこれらの２つの組合わせによって設 定されていると仮定する。シリコン本体は、シリコン基板にすることもまたはシ リコン基板上に成長させたシリコン・エピタキシャル層によって構成することも できる。
第３Ｂ図において、Ｎ＋ソース領域とトレイン領域３２．３４は、イオン注入に よって形成される。この注入は極めて浅く、加速度ｊＯないし３０ＫｅＶで、ヒ 素の注入によって実現することができ、投与量は１ないし１０Ｘ１０１２イオン ／ｃｍ−”の範囲である。その後、第３Ｃ図に示すように、この構造は熱的にア ニーリングされて注入されたイオンを活性化し、ソースとドレインの接合部を断 面か急峻で数百オングストロームの深さに変化させる。
次に、第３Ｄ図に示すように、側壁スペーサ酸化物４０を１００ないし５００ミ ングストロームの厚さに形成する。これは熱的に成長させたかまたは堆積させた 酸化物、またはこの２つの組合わせである。このプロセスにより、層４９の厚か 増加し、その結果、これはソースとドレイン領域上にある層４０の部分よりも厚 い。もしこの酸化物か熱的に成長されたものであれば、次にこれに含まれている 熱処理を使用して、ソース／ドレイン接合を形成することかできる。側壁スペー サ酸化物４０の形成に続いて、異方性エツチングによってソースとトレイン領域 上の平坦な領域内に形成した酸化物を取り除くか、第３Ｅ図に示すように側壁酸 化物は残す。また層４９は、トレインとノース領域（３２と３４）上にある層４ ０の部分よりも厚いので、異方性エツチングを実行することか可能であり、その 結果、層４０かソースとトレイン領域から取り除かれても、層４９の部分か残そ の後、Ｎ−エピタキシャル層４２と４４は、５００ないし１５００オングストロ ームの厚さに選択的に成長され、不純物の添加水準は成長中に、すなわち、１０ 　ｌＢｃｍ−”ないし５　Ｘ　１０　”ｃｍ−’の水準にヒ素を添加する間に設 定するのか好ましい。この不純物の添加水準は、また不純物のイオン注入に続い て、短時間の熱的アニーリングによって設定することもてきる。急速な熱処理を 使用してこの処理ステップの加熱に必要な費用（ｔｈｅｒｍａｌ　ｂｕｄｇｅｔ ）を最小にし、エピタキシャル成長中の不純物の拡散を最小にすることかできる 。この選択白モエピタキシャル成長は、シリコン表面かπ８している場所にだけ 生じるエピタキシャル成長である。
次に、第３Ｇ図に示すように、エピタキシャル層４２．４４上に多量の不純物を 添加したエピタキシャル層４６と４８を、１０００ないし４０００オングストロ ームの厚さに選択的に成長させる。再び、ソースとトルインのＮ十領域の接合断 面を非常に浅く、急峻に保持するためには、最小の加熱に必要な費用は必要であ る。代替のプロセスでは、少量の不純物を添加した単結晶シリコン層をより厚く 成長させ、このより厚いエピタキシャル層の上部にＮ十を高投与量注入しくヒ素 ）、続いて短時間の熱処理によってこの注入物を活性化させるかヒ素の拡散を最 小にすることによって、多量の不純物を添加した単結晶シリコン層を形成するこ とがてきる。
最後に、ソース／トレインのシート抵抗および接触抵抗を低減するために、不純 物を多量に添加した層上にケイ化物を形成する。第３Ａないし３Ｇ図に示した処 理ステップは、ＮチャネルＭＩＳＦＥＴ素子用であるか、適切な注入不純物の種 と熱処理を使用することによって、ＰチャネルＭＩＳＦＥＴ素子にも同様のアブ イローチを用いることかできることか理解てきる。さらに、図示した、実施例は ソースとドレイン領域の両者の上にエピタキシャル層を使用するか、本発明はド ルインだけの上にエピタキシャル層を使用して実行することかできる。最後に、 この種類の構造は、異なった種類の半導体でも実現することができる。
第４人ないし４Ｄ図は、第３人ないし３Ｇ図のプロセスの各ステップの代替を図 示した断面図であり、特に第４Ａないし４０図および第４Ｄ図は、第３Ｇ図と代 替するものである。同じ要素と同し参照番号を有する。本実施例によって、ソー スとゲート間の静電容量およびドレインとゲート間の静電容量か低減される。
これは、Ｎ−エピタキシャルＭ４４を成長させた後、Ｎ十エピタキシャル層４８ を成長させる前に、別の側壁絶縁体スペーサを構造に加えることによって実現さ れる。
第４Ａ図を参照して、シリコン酸化物層４９とＮ一層４２．４４上に、シリコン 酸化物のような絶縁体５０を堆積させる。この堆積させた層５０は厚さか２００ ないし１５００オングストロームの間である。その後、第４Ｂ図に示すように、 この層５０に対して異方性エツチングを行い、エピタキシャル層４２．４４上に 堆積した材料を取り除くか、ゲート電極３６上の材料は残す。この異方性エツチ ングによって、スペーサ５１と５２か形成される。最後に、第４Ｃ図に示すよう に、Ｎ土層４６と４８をエピタキシャルによって成長させ、これによって、第３ Ｇ図と同様の構造を得る。構造内の直列抵抗の低下を支援するため、Ｎ土層４６ と４８を形成する直前に、他のプロセスを挿入することも可能である。側壁酸化 物５１と５２を形成した後、層４２と４４中にＮ−型イオン注入を実行すること か可能である。これは多量の不純物を添加した領域４６と４８か層４２と４４中 に下方に伸びることを可能にするが、側壁酸化物５１と５２によって被覆されて いる層４２と４４は除かれる。この結果得られた構造を第４Ｄ図に示し、ここで このイオン注入した領域は番号５３と５４によって示される。イオン注入された Ｎ＋領領域Ｎ−領域４２．４４によってＮ十領域３２．３４との境界で分離され る限り、イオン注入されたＮ十領域５３．５４は、Ｎ十領域３２．３４に延ばす こともできる。
第５図は、本発明の他の実施例によるＭＩＳＦＥＴ素子の断面図である。この構 造は第２図の構造と類似し、同じ部材は同じ参照番号を有する。しかし、本実施 例では、トランジスタはＮチャネル・デプレッション型トランジスタである。
この素子はＰ−を添加したシリコン基板３０内に制作される。しかし、しきい値 電圧は、例えばリンまたはヒ素のイオン注入によって、または他の既知の処理技 術によって調整され、このトランジスタを動作中デプレッション・モードにする 。
チャネル領域の正味の不純物の導電性はＮ−にすることかてきるか、デブレッノ ヨン・モードで機能するためには、Ｎ−にする必要かないことは明らかである。
再び、本発明はＰチャネル・デプレッション型にも適用することができる。チャ ネルに対する不純物の添加を除いて、第４図の全ての要素は第２図の同様の要素 と同一である。
本発明によるＭＩＳＦＥＴ構造によって、０．５ミクロン未満の設計の規則に基 く微小構造におけるホットキャリアの不安定性の最小化に成功したことか証明さ れた。本発明は特定の実施例を参照して説明したか、この説明は本発明を示すた めのものに過ぎず、本発明を制限するものと解釈すべきではない。添付の請求の 範囲で定義されるように、本発明の真の精神と範囲から逸脱することなく、当業 者には種々の変形と応用が発生する。
浄書（内容に変更なし） （従来技術） 第１図 平成　年　月　日

Claims (58)

    【特許請求の範囲】
  1. １．不純物をドーピングした半導体本体；不純物を添加した半導体本体； 上記の半導体本体の主要面に形成され、その間にチャネル領域を有し、不純物を 添加したソース領域とドレイン領域；上記のチャネル領域の上に位置し絶縁材料 の層によって上記のチャネル領域から間隔を設けられているゲート；および上記 のチャネル層から離れた上記ドレイン層に当接し、ＭＩＳＦＥＴ構造のドレイン 要素の一部を形成する不純物を添加し第１追加領域；によって構成され、上記の 不純物を添加した追加領域は上記ドレイン領域と同じ導電型であり、上記の追加 領域の添加不純物の濃度は上記ドレイン領域の添加不純物の濃度未満であること を特徴とする微細加工ＭＩＳＦＥＴ構造。
  2. ２．上記の不純物を添加した第１追加領域に当接する不純物を添加した第２追加 領域を更に有し、上記の不純物を添加した第２追加傾城の添加不純物の濃度は、 上記の不純物を添加した第１追加領域の添加不純物の濃度よりも大きいことを特 徴とする請求の範囲第１項記載のＭＩＳＦＥＴ構造。
  3. ３．上記の半導体本体はシリコンによって構成され、上記の第１追加領域はシリ コンによって構成され、上記の第２追加はシリコンによって構成されることを特 徴とする請求の範囲第２項記載のＭＩＳＦＥＴ構造。
  4. ４．上記のチャネル層から離れた上記のソースに当接し、ＭＩＳＦＥＴ構造のソ ース要素の一部を形成する不純物を添加し、第３追加領域を更に有し、上記の不 純物を添加した第３追加領域は上記のソース層と同じ導電型であり、上記の第３ 追加領域の添加不純物の濃度は上記のソース領域の添加不純物の濃度未満である ことを特徴とする請求の範囲第２項記載のＭＩＳＦＥＴ構造。
  5. ５．上記の不純物を添加し第３追加領域に当接する不純物を添加し第４追加領域 を更に有し、上記不純物を添加し第４追加領域の添加不純物の濃度は上記の不純 物を添加した第３追加領域の添加不純物の濃度よりも大きいことを特徴とする請 求の範囲第４項記載のＭＩＳＦＥＴ構造。
  6. ６．上記の半導体本体および上記の不純物を添加した第１、第２、第３、および 第４追加領域は、シリコンによって構成されることを特徴とする請求の範囲第５ 項記載のＭＩＳＦＥＴ構造。
  7. ７．上記の不純物を添加した第１、第２、第３および第４追加領域は、上記のゲ ート接点と隣接し、誘電体層によってこれから間隔が設けちれていることを特徴 とする請求の範囲第６項記載のＭＩＳＦＥＴ構造。
  8. ８．上記の誘電体層は、シリコン酸化物によって構成されることを特徴とする請 求の範囲第７項記載のＭＩＳＦＥＴ構造。
  9. ９．上記の不純物を添加した第２および第４追加層と上記ゲート接点との間の上 記の誘電体層は、上記の不純物を添加した第１および第３追加層と上記のゲート 接点との間よりも厚さが大きいことを特徴とする請求の範囲第７項記載のＭＩＳ ＦＥＴ構造。
  10. １０．上記の不純物を添加した第１追加領域は、上記のドレイン領域上に成長さ れた第１エピタキシャル層であることを特徴とする請求の範囲第１項記載のＭＩ ＳＦＥＴ構造。
  11. １１．上記の第１エピタキシャル層上に成長された第２エピタキシャル層を更に 有し、上記の第２エピタキシャル層は上記の第１エピタキシャル層の添加不純物 の濃度よりも大きい添加不純物の濃度を有し、上記のドレイン領域に対する低オ ーム接触として機能することを特徴とする請求の範囲第１０項記載のＭＩＳＦＥ Ｔ構造。
  12. １２．上記の構造は、デプレッション型トランジスタによって構成されることを 特徴とする請求の範囲第１１項記載のＭＩＳＦＥＴ構造。
  13. １３．上記の半導体本体と上記の不純物を添加したソース領域とドレイン領域は 、逆の導電型を有することを特徴とする請求の範囲第１１項記載のＭＩＳＦＥＴ 構造。
  14. １４．上記の構造は、エンハンスメント型トランジスタによって構成されること を特徴とする請求の範囲第１３項記載のＭＩＳＦＥＴ構造。
  15. １５．上記の不純物を添加した第１追加層は、不純物を添加した多結晶半導体材 料によって構成されることを特徴とする請求の範囲第１項記載のＭＩＳＦＥＴ構 造。
  16. １６．不純物を添加した多結晶半導体材料によって構成される不純物を添加し． 、た第２追加領域を更に有し、上記不純物を添加した第２追加領域の添加不純物 の濃度は上記の不純物を添加した第１追加領域の添加不純物の濃度よりも大きい ことを特徴とする請求の範囲第１５項記載のＭＩＳＦＥＴ構造。
  17. １７．上記の不純物を添加した第１追加領域は、不純物を添加した非結晶半導体 材料によって構成されることを特徴とする請求の範囲第１項記載のＭＩＳＦＥＴ 構造。
  18. １８．不純物を添加した非結晶材料によって構成される不純物を添加した第２追 加領域を更に有し、上記の不鈍物を添加した第２追加領域の添加不純物の濃度は 、上記の不純物を添加した第１追加領域の添加不純物の濃度よりも大きいことを 特徴とする請求の範囲第１７項記載のＭＩＳＦＥＴ構造。
  19. １９．上記の半導体本体はシリコンであり、上記の第１追加領域はバンド、ギャ ップのより広い材料によって構成されることを特徴とする請求の範囲第１項記載 のＭＩＳＦＥＴ構造。
  20. ２０．上記のバンド、ギャップのより広い材料は、ガリュウム・リン化物によっ て構成されることを特徴とする請求の範囲第１９項記載のＭＩＳＦＥＴ構造。
  21. ２１．上記の半導体本体はシリコンであり、上記の第１追加領域はシリコンによ って構成されることを特徴とする請求の範囲第１項記載のＭＩＳＦＥＴ構造。
  22. ２２．上記のドレイン領域は、多量の不純物を添加されて上記のチャネル領域に 対して急峻な添加不純物の断面を有することを特徴とする請求の範囲第１項記載 のＭＩＳＦＥＴ構造。
  23. ２３．１つの導電型の半導体本体； 上記の半導体本体の主要面に形成され、その間にチャネル領域を有する逆の導電 型のソース領域とドレイン領域； 上記のチャネル領域の上に位置し絶縁材料の層によって上記のチャネル領域から 間隔を設けられたゲート；および 上記のドレイン領域上に成長された逆の導電型のエピタキシャル層；の添加不純 物を有する上記の半導体材料によって、上記のソース領域とドレイン領域の表面 上に選択的に半導体材料を形成するステップ；によって構成されることを特徴と するＭＩＳＦＥＴ素子の製作方法。
  24. ２４．上記の第１エピタキシャル層の上に成長された逆の導電型の第２エピタキ シャル層を更に有し、上記の第２エピタキシャル層の添加不純物の濃度は上記の 第１エピタキシャル層の添加不純物の濃度よりも大きく、上記のドレイン領域に 対する低オーム接触として機能することを特徴とする請求の範囲第２３項記載の 微細加工ＭＩＳＦＥＴ素子構造。
  25. ２５．上記の第１および第２エピタキシャル層は上記のゲート接点と隣接し、誘 導体層によってこれから分離されていることを特徴とする請求の範囲第２４項記 載の微細加工ＭＩＳＦＥＴ素子構造。
  26. ２６．上記の誘電体層の厚さは、上記の第１エピタキシャル層と上記のゲート接 点の間におけるよりも上記の第２エピタキシャル層と上記のゲート接点の間にお いてより大きいことを特徴とする請求の範囲第２５項記載のＭＩＳＦＥＴ構造。
  27. ２７．ａ．主要面を有する１つの導電型の半導体本体；ｂ．上記の半導体本体の 上記の面に位置し、不純物を添加され、逆の導電型の間隔を有する第１および第 ２領域であって、それらの間にチャネル領域を形成する上記の第１および第２領 域；ｃ．上記の不純物を添加され、間隔を有する上記の第１および第２領域の間 で上記の面上に位置する絶縁層； ｄ．上記の絶縁層上に位置するゲート電極；およびｅ．上記の第１領域に当接す る上記の逆の導電型の不純物を添加された第３領域であって、上記の第３領域の 添加不純物の濃度は上記の第１領域の添加不純物の濃度未満である上記の不純物 を添加した第３領域；によって構成されることを特徴とする微細加工ＭＩＳＦＥ Ｔ構造。
  28. ２８．上記の第３領域は、上記の第１領域上に成長されたエピタキシャル層によ って構成されることを特徴とする請求の範囲第２７項記載のＭＩＳＦＥＴ構造。
  29. ２９．上記の第１および第２領域は、７００オングストローム未満の深さを有し 、上記のエピタキシャル層の厚さは１０００オングストロームのオーダであるこ とを特徴とする請求の範囲第２８項記載のＭＩＳＦＥＴ構造。
  30. ３０．上記の第１および第２領域の添加不純物の濃度は、立方センチ当たり１０ １８原子のオーダのピークを有し、上記のエピタキシャル層の添加不純物の濃度 は、立方センチ当たり１０１５〜５×１０１６原子のオーダであることを特徴と する請求の範囲第２９項記載のＭＩＳＦＥＴ構造。
  31. ３１．上記の第１エピタキシャル層上に成長された第２エピタキシャル層を更に 有し、上記の第２エピタキシャル層の添加不純物の濃度は上記の上記第１エピタ キシャル層の添加不純物の濃度よりも大きく、上記の第２エピタキシャル層は上 記のドレイン領域に対する低オーム接触として機能することを特徴とする請求の 範囲第３０項記載のＭＩＳＦＥＴ構造。
  32. ３２．ａ）主要面を有する１つの電電型の半導体本体；ｂ）上記の半導体本体の 上記の面内に位置し、間隔を設け、不純物を添加した逆の導電型の第１および第 ２領域であって、それらの間にチャネル領域を形成する上記の第１および第２領 域；ｃ）上記の第１および第２の間隔を設け、不純物を添加した領域の間で上記 の面上に位置する絶縁層； ｄ）上記の絶縁層上に位置するゲート；およびｅ）上記の第１および第２領域と それぞれ当接し、上記の逆の導電型の不純物を添加した第３および第４領域であ って、上記の第３および第４領域添加不純物の濃度と上記の第１および第２領域 の添加不純物の濃度未満であることを特徴とするＭＩＳＦＥＴ構造。
  33. ３３．上記の第１および第２領域の間の上記のチャネル領域は１／２ミクロン未 満であり、上記の第３および第４領域は上記の第１および第２領域上にそれぞれ 成長された第１および第２エピタキシャル層によって構成されることを特徴とす る請求の範囲第３２項記載のＭＩＳＦＥＴ構造。
  34. ３４．上記の第１および第２領域は７００オングストローム未満の深さを有し、 上記の第１および第２エピタキシャル層の厚さは１０００オングストロームのオ ーダであることを特徴とする請求の範囲第３３項記載のＭＩＳＦＥＴ構造。
  35. ３５．上記の第１および第２領域の添加不純物の濃度は、立方センチ当たり１０ １８原子のオーダのピークを有し、上記の第１および第２エピタキシャル層の添 加不純物の濃度は、立方センチ当たり１０１６〜５×１０１８原子のオーダであ ることを特徴とする請求の範囲第３４項記載のＭＩＳＦＥＴ構造。
  36. ３６．上記の第１および第２エピタキシャル層上にそれぞれ成長された第３およ び第４エピタキシャル層を更に有することを特徴とする請求の範囲第３５項記載 のＭＩＳＦＥＴ素子構造。
  37. ３７．上記の第３および第４エピタキシャル層の厚さは１０００オングストロー ムのオーダであり、上記の第３および第４エピタキシャル層の添加不純物の濃度 は立方センチ当たり１０２０原子のオーダであり、上記の第３および第４エピタ キシャル層は上記のソース領域とドレイン領域に対する低オーム接触として機能 することを特徴とする請求の範囲第３６項記載のＭＩＳＦＥＴ素子構造。
  38. ３８．上記の１つの導電型はｐ型であり、上記の第１および第２領域と上記のエ ピタキシャル層の上記の逆の導電型の添加不純物はヒ素であることを特徴とする 請求の範囲第３７項記載のＭＩＳＦＥＴ構造。
  39. ３９．上記の半導体本体は、シリコン基板によって構成されることを特徴とする 請求の範囲第３７項記載のＭＩＳＦＥＴ構造。
  40. ４０．上記の半導体本体は、シリコン基板上に成長されたシリコン、エピタキシ ャル層によって構成されることを特徴とする請求の範囲第３２項記載のＭＩＳＦ ＥＴ構造。
  41. ４１．ａ）１つの導電型の表面領域を有する半導体本体を設けるステップ；ｂ） 上記の表面領域の１つの面上にゲート絶縁体を形成するステップ：ｃ）上記のゲ ート絶縁体上にゲート接点を形成するステップ；ｄ）上記の表面領域内のソース 傾城とドレイン領域に逆の導電型の添加不純物を添加するステップ。 ｅ）上記のゲート接点の上部および側部に第１側壁スペーサ絶縁体を形成して上 記の表面に延ばすステップ；およびｆ）上記の表面領域の上記のソース領域とド レイン領域の逆の導電型の添加不純物の濃度未満の濃度の上記の逆の導電型の添 加不純物を有する上記の半導体材料によって、上記のソース領域とドレイン領域 の表面上に選択的半導体材料を形成するステップ； によって構成されることを特徴とするＭＩＳＦＥＴ素子の製作方法。
  42. ４２．ステップｆ）は、上記のソース領域とドレイン領域に対するシリコンの選 択的エピタキシャル成長のステップを有することを特徴とする請求の範囲第４１ 項記載の方法。
  43. ４３．上記の選択的エピタキシャル成長のステップは、急速に熱処理を行って添 加不純物の拡散を最小にするステップを有することを特徴とする請求の範囲第４ ２項記載の方法。
  44. ４４．上記のソース領域とドレイン領域上に選択的に成長された上記の半導体材 料上にシリコンの第２エピタキシャル層を選択的に成長させるステップを更に有 し、上記の第２エピタキシャル層は、上記のソース領域とドレイン領域の表面上 の上記の半導体材料の逆の導電型の添加不純物の濃度よりも大きい濃度の上記の 逆の導電型の添加不純物を有することを特徴とする請求の範囲第４２項記載の方 法。
  45. ４５．上記の半導体材料の表面領域に上記の逆の導電型の添加不純物を注入する ステップｇ）を更に有し、上記の表面領域の添加不純物の濃度は、上記の半導体 材料の残りの部分の添加不純物の濃度よりも大きいことを特徴とする請求の範囲 第４２項記載の方法。
  46. ４６．上記の第１側壁スペーサ絶縁体の一部の周囲に第２側壁スペーサ絶縁体を 形成するステップｇ）を有することを特徴とする請求の範囲第４２項記載の方法 。
  47. ４７．上記の半導体材料の上部で上記の第２側壁スペーサ材料の近傍に、シリコ ンの第２エピタキシャル層を選択的に成長させるステップを更に有することを特 徴とする請求の範囲第４６項記載の方法。
  48. ４８．ステップｆ）は、上記のソース領域とドレイン領域上に多結晶シリコン材 料を堆積させるステップを有することを特徴とする請求の範囲第４１項記載の方 法。
  49. ４９．スデップｆ）は、上記のソース領域とドレイン領域上に非結晶シリコン材 料を堆積させるステップを有することを特徴とする請求の範囲第４１項記載の方 法。
  50. ５０．ステップｅ）は、シリコン酸化物を成長させるステップを有することを特 徴とする請求の範囲第４１項記載の方法。
  51. ５１．ステップｅ）は、シリコン酸化物を堆積させるステップを有することを特 徴とする請求の範囲第４１項記載の方法。
  52. ５２．ステップｅ）は、シリコン散化物を成長させるステップをまた有すること を特徴とする請求の範囲第５１項記載の方法。
  53. ５３．上記の不純物を添加した第２および第４領域はそれぞれ上記の第１および 第３領域にそれぞれ延び、上記の不純物を添加した第２および第４領域と上記の ドレイン領域とソース領域の間の直列抵抗をそれぞれ低減させることを特徴とす る請求の範囲第９項記載の方法。
  54. ５４．上記の不純物を添加した第１および第４領域は、上記の不純物を添加した 第２および第４領域と上記のゲート接点の間の上記の誘電体層の外側で、上記の 不純物を添加した第２および第３領域にそれぞれ延びることを特徴とする請求の 範囲第５３項記載ＭＩＳＦＥＴ構造。
  55. ５５．上記の不純物を添加した第２および第４領域は上記の第１および第３領域 にそれぞれ延び、上記の第２および第４領域と上記のドレイン領域とソース領域 の間の直列抵抗をそれぞれ低減させることを特徴とする請求の範囲第２６項記載 のＭＩＳＦＥＴ構造。
  56. ５６．上記の不純物の添加した第２および第４領域は、上記の不純物を添加した 第２および第４領域と上記のゲート接点の間の上記の誘電体層の外側で、上記の 不純物を添加した第１および第３領域にそれぞれ延びることを特徴とする請求の 範囲第５５項記載のＭＩＳＦＥＴ構造。
  57. ５７．上記のシリコンの第２エピタキシャル層は、上記の第１エピタキシャル、 シリコン層の添加不純物の濃度よりも大きい濃度の第２導電型の添加不純物を有 することを特徴とする請求の範囲第４７項記載の方法。
  58. ５８．上記の第２エピタキシャル層の添加不純物の濃度をイオン注入によって上 記の第１エピタキシャル、シリコン層に延ばすことを特徴とする請求の範囲第５ ７項記載の方法。 によって構成され、上記のエピタキシャル層の添加不純物の濃度は上記のドレイ ン領域の添加不純物の濃度未満であることを特徴とする微細加工ＭＩＳＦＥＴ構 造。
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