JPS6047464A - 絶縁ゲ−ト型トランジスタ - Google Patents

絶縁ゲ−ト型トランジスタ

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JPS6047464A
JPS6047464A JP15495383A JP15495383A JPS6047464A JP S6047464 A JPS6047464 A JP S6047464A JP 15495383 A JP15495383 A JP 15495383A JP 15495383 A JP15495383 A JP 15495383A JP S6047464 A JPS6047464 A JP S6047464A
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JP
Japan
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layer
drain
gate
substrate
layers
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Pending
Application number
JP15495383A
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English (en)
Inventor
Masamizu Konaka
小中　雅水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6047464A publication Critical patent/JPS6047464A/ja
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本技術はゲート・ドレイン問答量、短チヤネル効果及び
ホットエレクトロン効果の少ない微細素子絶縁ゲート型
トランジスタに関するものである。
〔従来技術とその問題点〕
従来、絶縁ゲート型トランジスタには、ゲート・ドレイ
ン間の容量発生チャネル長に伴ないしきい値が低下する
短チヤネル効果、及びドレイン近傍の強電界でホットエ
レクトロンが生ずるという問題がある。
〔発明の目的〕
本発明は、寄生容量、短チヤネル効果及びホットエレク
トロンを防止する構造を提供する。
〔発明の概要〕
本発明は基板上ｌこ逆導電型の低濃度層、高濃度層を有
し、この積層体の溝に絶縁ゲートを埋込んだものである
。
〔発明の効果〕
かかる構造によれば、寄生容、）ヨが少なく、短チヤネ
ル効果が防止されホットエレクトロンのう、５生が少な
い高速、高信頼性のＭＯＳＦＥＴが得られる。
〔発明の実施例〕
本発明による絶縁ゲート型１−ランリスタの桁造断面図
を〔第１図〕に示す。すなわち、ｌは例えばＩ）Ｗシリ
コン基板、２及び２′はｎ及びｎ−ＩＪ、のソース領域
、３及び３′はｎ＋及びｎ−型のドレイン領域、４．４
′はゲート絶縁膜そして、５は多結晶シリコンゲート電
極のそれぞれから成るＮチャネルのＵ型絶縁ゲートトラ
ンジスタ（以下ＵＭＯ３ＦＥＴ　と呼ぶ）である。
本技術のも徴は０ＭＯ８ＦＥＴのソースあるいはドレイ
ンに高濃度（２と３）と低濃度（２′と３′）の２種類
の不純物Ｑ度領域を設け、更にｎ＋のソース２とゲート
電極及びｎのドレイン３とゲート電極間に厚い絶縁層４
′を設けた構造にあり、この結果、短チヤネル効果によ
るしきい値変化が少なく、かつ、ドレイン近傍の高電界
によるホットエレクトロンの発生が少ない高信頼性のＭ
Ｏ８ＦＥＴ特性が得られ共にＭＯ８ＬＳＩの高速化が図
れるところにある。
第１図に示す如く、０ＭＯ８ＦＥＴはソース及びドレイ
ンの接合部がゲート絶縁膜４とシリコン基板１との界面
とほぼ一致あるいは上方部に位置していることから接合
深さｘｊが等制約に零あるＧ）は負の値をもつことにな
り、〔第２図〕に示す様なＭＯＳ　ＦＥ　Ｔのしきい値
電圧のチャネル長依存度が図中点線で示す理想的なもの
（ａ）に近づく。（ｂ）は従来例である。また。本技術
によるＵＭＯ８ＦＩＧＴすなわち〔第１図の（１４造に
おいて、ドレイン接合部の不純物濃度分布ｎ−ｎ−ｐの
様に構成することによりドレイン近傍の空乏層が、より
ドレイン領域に伸びやす（なる。従って従来、ドレイン
近傍に集中していた高電界が本技術ヲ適用することによ
って、小さくなる。すなわち、ソース・ドレイン間を流
れるキャリアの衝突によって生ずる。
いわゆる、ホットエレクトロンによる基板電流。
及び、基板からゲート絶縁膜への注文電流が減少する。
更に、絶縁層４′を設けることによりソース・ゲート間
及びドレイン・ゲート間の容（よ及びｎ’−（２′と３
′）領域により拡散層容積が低減する。
この様に、微結素子ＭＯ８ＦＥＴにおいて、短チヤネル
効果が少なく、かつ、ホットエレクトロンによる基板電
流、及び、ゲート′岨流の少ない、高速性、高信頼性に
ｇ！ｎた素子特性が得られる。
ｎ一層（２′と３　’）　、　ｎ十層（２と３）はＰ基
板１上に順次エピタキシャル成長するものであってもよ
いし、Ｐ基板表面からイオン注入を行なって形成しても
よい。
【図面の簡単な説明】
第１図は本発明の断面図、第２図は特性図である。 代理人弁理士　則　近　憲　佑（他１名）第　１　図 第２図

Claims (1)

    【特許請求の範囲】
  1. 一導電型半導体基板上に逆導電型の低濃度不純物子導体
    層、高濃度不純物半導体層がこの順に積層された構造を
    有し、かかる積層構造の不純物半導体層が選択的に除去
    された構造の溝部を有し、この溝部に絶縁ゲートが埋込
    まれ、かつこのゲート側壁の絶縁膜は、前記高濃度不純
    物半導体層の溝幅を犬とすることにより高濃度不純物半
    導体層領域において低濃度不純物半導体層領域における
    よりも厚（され、前記絶縁ゲートにより離隔された不純
    物半導体層を夫々ソース、ドレインとした絶縁ゲート型
    トランジスタ。
JP15495383A 1983-08-26 1983-08-26 絶縁ゲ−ト型トランジスタ Pending JPS6047464A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15495383A JPS6047464A (ja) 1983-08-26 1983-08-26 絶縁ゲ−ト型トランジスタ

Applications Claiming Priority (1)

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JP15495383A JPS6047464A (ja) 1983-08-26 1983-08-26 絶縁ゲ−ト型トランジスタ

Publications (1)

Publication Number Publication Date
JPS6047464A true JPS6047464A (ja) 1985-03-14

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ID=15595519

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15495383A Pending JPS6047464A (ja) 1983-08-26 1983-08-26 絶縁ゲ−ト型トランジスタ

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JP (1) JPS6047464A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229858A (ja) * 1987-03-19 1988-09-26 Nec Corp 半導体装置の製造方法
EP0493520A1 (en) * 1989-09-22 1992-07-08 Univ Texas MISFET ARRANGEMENT WITH SUBMICROMETER DIMENSIONS AND ELIMINATION OF HOT CARRIER.
JPH05109758A (ja) * 1991-05-15 1993-04-30 Gold Star Electron Co Ltd Ｍｏｓｆｅｔの製造方法
US5658805A (en) * 1991-06-28 1997-08-19 U.S. Philips Corporation Method of fabricating thin-film transistors

Cited By (4)

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EP0493520A1 (en) * 1989-09-22 1992-07-08 Univ Texas MISFET ARRANGEMENT WITH SUBMICROMETER DIMENSIONS AND ELIMINATION OF HOT CARRIER.
JPH05109758A (ja) * 1991-05-15 1993-04-30 Gold Star Electron Co Ltd Ｍｏｓｆｅｔの製造方法
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