JPH06260652A - 高電圧パワートランジスタおよびその形成方法 - Google Patents
高電圧パワートランジスタおよびその形成方法Info
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- JPH06260652A JPH06260652A JP5068136A JP6813693A JPH06260652A JP H06260652 A JPH06260652 A JP H06260652A JP 5068136 A JP5068136 A JP 5068136A JP 6813693 A JP6813693 A JP 6813693A JP H06260652 A JPH06260652 A JP H06260652A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 ソースおよび基板間を電気的に分離すること
が要求される応用に利用可能な高電圧パワートランジス
タを提供する。 【構成】 ＳＯＩ・ＭＯＳ技術とＲＥＳＵＲＦ・ＬＳＭ
ＯＳ技術を結合することによって、オン抵抗が低く、か
つソース分離型の高電圧パワートランジスタを構成す
る。
が要求される応用に利用可能な高電圧パワートランジス
タを提供する。 【構成】 ＳＯＩ・ＭＯＳ技術とＲＥＳＵＲＦ・ＬＳＭ
ＯＳ技術を結合することによって、オン抵抗が低く、か
つソース分離型の高電圧パワートランジスタを構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高出力デバイスに関する。
特に高出力デバイスに関する。
【０００２】
【従来の技術】電力用集積回路の分野において、パワー
トランジスタを開発するために多くの仕事が成されてい
る。その結果、ＬＤＭＯＳトランジスタ（二重拡散ラテ
ラルＭＯＳトランジスタ）において、表面電位を減少さ
せる（ＲＥＳＵＲＦ）技術〔アペル（Ｊ．Ａ．Ａｐｐｅ
ｌ）とバエズ（Ｈ．Ｍ．Ｊ．Ｖａｅｓ）による「高電圧
薄膜デバイス（ＲＥＳＵＲＦデバイス）」，１９７９
年、ＩＥＤＭテクニカルダイジェスト、２３８〜２４１
ページ〕を利用することにより、“オン抵抗”（ＲＤＳ
ｏｎ）を低くしかつ降伏電圧を高くする点で進歩が見ら
れた。
トランジスタを開発するために多くの仕事が成されてい
る。その結果、ＬＤＭＯＳトランジスタ（二重拡散ラテ
ラルＭＯＳトランジスタ）において、表面電位を減少さ
せる（ＲＥＳＵＲＦ）技術〔アペル（Ｊ．Ａ．Ａｐｐｅ
ｌ）とバエズ（Ｈ．Ｍ．Ｊ．Ｖａｅｓ）による「高電圧
薄膜デバイス（ＲＥＳＵＲＦデバイス）」，１９７９
年、ＩＥＤＭテクニカルダイジェスト、２３８〜２４１
ページ〕を利用することにより、“オン抵抗”（ＲＤＳ
ｏｎ）を低くしかつ降伏電圧を高くする点で進歩が見ら
れた。
【０００３】従来、ＲＥＳＵＲＦ・ＬＤＭＯＳトランジ
スタは、ソースを基板に結合し、その後この基板を接地
する構造であるため、一般に低出力の副駆動回路への応
用に利用されている。（低出力副駆動回路は、ＬＤＭＯ
Ｓトランジスタのソースを接地し、ドレインを出力負荷
に接続した構造を有している。）従って、ＲＥＳＵＲＦ
・ＬＤＭＯＳトランジスタは、ソースと基板との電気的
分離が必要な高出力副駆動回路およびその他の応用には
利用されなかった。（高出力副駆動回路はＬＤＭＯＳト
ランジスタのドレインを回路あるいは電源に結合し、ソ
ースを出力負荷に接続した構造を有する。）
スタは、ソースを基板に結合し、その後この基板を接地
する構造であるため、一般に低出力の副駆動回路への応
用に利用されている。（低出力副駆動回路は、ＬＤＭＯ
Ｓトランジスタのソースを接地し、ドレインを出力負荷
に接続した構造を有している。）従って、ＲＥＳＵＲＦ
・ＬＤＭＯＳトランジスタは、ソースと基板との電気的
分離が必要な高出力副駆動回路およびその他の応用には
利用されなかった。（高出力副駆動回路はＬＤＭＯＳト
ランジスタのドレインを回路あるいは電源に結合し、ソ
ースを出力負荷に接続した構造を有する。）
【０００４】
【発明が解決しようとする課題】本発明の目的は、ソー
スと基板間を電気的に分離した、高出力集積回路デバイ
スを提供することである。本発明の他の目的は、分離さ
れたソースとＲＥＳＵＲＦドリフト領域とを有するＬＤ
ＭＯＳトランジスタを提供することである。当業者にと
って、本発明の他の目的および効果は、後述する説明お
よび図面を参照することによって明白である。
スと基板間を電気的に分離した、高出力集積回路デバイ
スを提供することである。本発明の他の目的は、分離さ
れたソースとＲＥＳＵＲＦドリフト領域とを有するＬＤ
ＭＯＳトランジスタを提供することである。当業者にと
って、本発明の他の目的および効果は、後述する説明お
よび図面を参照することによって明白である。
【０００５】
【課題を解決するための手段】集積回路ＲＥＳＵＲＦ
（表面電位を減少させた、ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ Ｆｉｅｌｄ）ＬＤＭＯＳ（二重拡散ラテラルＭＯ
Ｓ、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ
ＭＯＳ）パワートランジスタは、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ、絶縁体上のシリコ
ン）ＭＯＳ技術とＲＥＳＵＲＦ・ＬＤＭＯＳ技術とを結
合したものである。オン抵抗が低くかつソース分離型の
高電圧パワートランジスタを提供するために、ＳＯＩト
ランジスタとＲＥＳＵＲＦドレイン領域とを同一基板上
で一体に結合する。その結果、ソースと基板間の電気的
な分離が必要であるような応用に対して、ＲＥＳＵＲＦ
・ＬＤＭＯＳトランジスタを有効に使用することができ
る。
（表面電位を減少させた、ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ Ｆｉｅｌｄ）ＬＤＭＯＳ（二重拡散ラテラルＭＯ
Ｓ、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ
ＭＯＳ）パワートランジスタは、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ、絶縁体上のシリコ
ン）ＭＯＳ技術とＲＥＳＵＲＦ・ＬＤＭＯＳ技術とを結
合したものである。オン抵抗が低くかつソース分離型の
高電圧パワートランジスタを提供するために、ＳＯＩト
ランジスタとＲＥＳＵＲＦドレイン領域とを同一基板上
で一体に結合する。その結果、ソースと基板間の電気的
な分離が必要であるような応用に対して、ＲＥＳＵＲＦ
・ＬＤＭＯＳトランジスタを有効に使用することができ
る。
【０００６】
【実施例】図１は、本発明の好ましい実施例を説明する
ための断面図である。ＲＥＳＵＲＦ・ＬＤＭＯＳトラン
ジスタ１０はＰ型基板１２を有している。基板１２の表
面上に標準的なＬＯＣＯＳ法を用いて、注入用の開口を
有する、パターン状の酸化物層２０ａを形成する。Ｐ型
基板１２中にＮ型のドレインドリフト領域１４を注入法
によって形成する。パターン状の酸化物層２０ｂを開口
と共にドレインドリフト領域１４上に形成し、基板１２
上に延びる厚い酸化物２０ａとドレインドリフト領域１
４上に延びる薄い酸化物２０ｂとを分離する。Ｐ型ドー
プ多結晶シリコン層２６をトランジスタ１０上に形成
し、トランジスタ１０のチャンネル２６を形成する。こ
のＰ型多結晶シリコン層２６は、薄い酸化物２０ｂ上に
延びる多結晶シリコンを除去するために、エッチングさ
れる。酸化物２８をトランジスタ１０上に形成し、ゲー
ト酸化物２８とする。
ための断面図である。ＲＥＳＵＲＦ・ＬＤＭＯＳトラン
ジスタ１０はＰ型基板１２を有している。基板１２の表
面上に標準的なＬＯＣＯＳ法を用いて、注入用の開口を
有する、パターン状の酸化物層２０ａを形成する。Ｐ型
基板１２中にＮ型のドレインドリフト領域１４を注入法
によって形成する。パターン状の酸化物層２０ｂを開口
と共にドレインドリフト領域１４上に形成し、基板１２
上に延びる厚い酸化物２０ａとドレインドリフト領域１
４上に延びる薄い酸化物２０ｂとを分離する。Ｐ型ドー
プ多結晶シリコン層２６をトランジスタ１０上に形成
し、トランジスタ１０のチャンネル２６を形成する。こ
のＰ型多結晶シリコン層２６は、薄い酸化物２０ｂ上に
延びる多結晶シリコンを除去するために、エッチングさ
れる。酸化物２８をトランジスタ１０上に形成し、ゲー
ト酸化物２８とする。
【０００７】Ｎ＋型のドーピングを行った第２の多結晶
シリコン層３０を酸化物２８上に形成し、多結晶ゲート
３０とする。Ｐ型多結晶シリコンチャンネル層２６とＰ
型基板１２上に延びる部分を残して、この殆どの多結晶
層３０をエッチングによって除去する。多結晶ゲート３
０およびドレイン領域１６の下に延びる部分以外の領域
のＰ型多結晶シリコン層２６に、Ｎ＋型の注入物をパタ
ーン状にドープする。Ｎ＋型ドーパントを多結晶２２ａ
から注入して、ドレインドリフト領域１４中に領域１８
を形成する。この製造工程によって、Ｎ＋型ドレイン連
絡橋２２ａを形成し、これによって接触用の拡散１８を
介してドレインドリフト領域１４をチャンネル２６と多
結晶チャンネル２６の他の側面に形成されたＮ＋型ソー
ス２２ｂとに接続する。
シリコン層３０を酸化物２８上に形成し、多結晶ゲート
３０とする。Ｐ型多結晶シリコンチャンネル層２６とＰ
型基板１２上に延びる部分を残して、この殆どの多結晶
層３０をエッチングによって除去する。多結晶ゲート３
０およびドレイン領域１６の下に延びる部分以外の領域
のＰ型多結晶シリコン層２６に、Ｎ＋型の注入物をパタ
ーン状にドープする。Ｎ＋型ドーパントを多結晶２２ａ
から注入して、ドレインドリフト領域１４中に領域１８
を形成する。この製造工程によって、Ｎ＋型ドレイン連
絡橋２２ａを形成し、これによって接触用の拡散１８を
介してドレインドリフト領域１４をチャンネル２６と多
結晶チャンネル２６の他の側面に形成されたＮ＋型ソー
ス２２ｂとに接続する。
【０００８】パターン状の酸化物層（図１には示されて
いない）を、金属接触を形成するための開口と共にトラ
ンジスタ１０上に形成する。トランジスタ１０上に金属
層をパターン状に形成することによって、ソース接触３
４、ゲート接触３２、およびドレイン接触３６を形成す
る。
いない）を、金属接触を形成するための開口と共にトラ
ンジスタ１０上に形成する。トランジスタ１０上に金属
層をパターン状に形成することによって、ソース接触３
４、ゲート接触３２、およびドレイン接触３６を形成す
る。
【０００９】図１から明らかなように、ソース２２ｂ、
チャンネル２６、およびドレイン連絡橋２２ａからなる
シリコン−絶縁体（ＳＯＩ）ＮＭＯＳトランジスタ４０
が、第１絶縁層２０ａ上に存在する。ラム（Ｌａｍ、
Ｈｏｎ Ｗａｉ）およびバリガ（Ｂａｌｉｇａ、 Ｊａ
ｙａｎｔ Ｂ．）の編集によるによる論文「シリコンオ
ン絶縁体エピタキシー」（エピタキシャル・シリコン・
テクノロジー、ニューヨーク、アカデミックプレス社、
１９８６年）の２６９〜３２１ページに、ＳＯＩ 術に
関する説明がある。ドレインドリフト領域１４はＬＤＭ
ＯＳトランジスタ１０にＲＥＳＵＲＦ機能を提供する働
きをする。ＳＯＩおよびＲＥＳＵＲＦ技術を組み合わせ
ることによって、ＲＥＳＵＲＦ・ＬＤＭＯＳパワートラ
ンジスタ１０を得ることができる。このトランジスタ１
０は、ＲＥＳＵＲＦ・ＬＤＭＯＳトランジスタが有する
降伏特性およびＲＤＳｏｎ特性を備え、かつソース２２
ｂを基板１２から電気的に分離している。その結果、こ
の素子を、ソース２２ｂと基板１２間の電気的分離を必
要とする他の応用例と同様にＨＳＤ（高出力副駆動回
路）として使用することによって、ＲＥＳＵＲＦ・ＬＤ
ＭＯＳトランジスタの融通性を高めている。
チャンネル２６、およびドレイン連絡橋２２ａからなる
シリコン−絶縁体（ＳＯＩ）ＮＭＯＳトランジスタ４０
が、第１絶縁層２０ａ上に存在する。ラム（Ｌａｍ、
Ｈｏｎ Ｗａｉ）およびバリガ（Ｂａｌｉｇａ、 Ｊａ
ｙａｎｔ Ｂ．）の編集によるによる論文「シリコンオ
ン絶縁体エピタキシー」（エピタキシャル・シリコン・
テクノロジー、ニューヨーク、アカデミックプレス社、
１９８６年）の２６９〜３２１ページに、ＳＯＩ 術に
関する説明がある。ドレインドリフト領域１４はＬＤＭ
ＯＳトランジスタ１０にＲＥＳＵＲＦ機能を提供する働
きをする。ＳＯＩおよびＲＥＳＵＲＦ技術を組み合わせ
ることによって、ＲＥＳＵＲＦ・ＬＤＭＯＳパワートラ
ンジスタ１０を得ることができる。このトランジスタ１
０は、ＲＥＳＵＲＦ・ＬＤＭＯＳトランジスタが有する
降伏特性およびＲＤＳｏｎ特性を備え、かつソース２２
ｂを基板１２から電気的に分離している。その結果、こ
の素子を、ソース２２ｂと基板１２間の電気的分離を必
要とする他の応用例と同様にＨＳＤ（高出力副駆動回
路）として使用することによって、ＲＥＳＵＲＦ・ＬＤ
ＭＯＳトランジスタの融通性を高めている。
【００１０】図１の第１の絶縁層２０ａ上にＳＯＩ・Ｎ
ＭＯＳトランジスタ４０を形成するために、Ｎ＋および
Ｐ型にドープされたシリコンを用いることが望ましい。
製造技術上の理由から多結晶シリコンを用いるが、これ
は絶縁体上に多結晶シリコンを形成するのが容易なため
である。多結晶シリコンは単結晶シリコンよりも抵抗値
が高い。ＲＥＳＵＲＦ・ＬＤＭＯＳ１０のＲＤＳｏｎ
（オン状態時のドレイン・ソース間抵抗）をさらに減少
させるために、代わりに単結晶シリコンを用いて、ＳＯ
Ｉ・ＮＭＯＳトランジスタ４０を形成してもよい。単結
晶シリコンを用いてＳＯＩトランジスタを形成するため
には特別な製造技術が存在する。このような技術には、
当業者によって周知の、ウエファボンディングまたはＳ
ＩＭＯＸ（酸化物注入によるシリコン分離、Ｓｉｌｉｃ
ｏｎ ｉｓｏｌａｔｉｏｎ ｂｙＩＭｐｌａｎｔｅｄ
ＯＸｉｄｅ）が含まれる。単結晶シリコンから構成され
たＳＯＩ・ＮＭＯＳトランジスタ４０は多結晶シリコン
よりも抵抗値が低く、それ故、すぐれたＲＤＳｏｎ性能
を有する。主なトレードオフはコスト対性能である。何
故なら、多結晶法は簡単でしかも費用を要しないが、一
方単結晶法では性能が向上するがしかしコストも増加す
る。
ＭＯＳトランジスタ４０を形成するために、Ｎ＋および
Ｐ型にドープされたシリコンを用いることが望ましい。
製造技術上の理由から多結晶シリコンを用いるが、これ
は絶縁体上に多結晶シリコンを形成するのが容易なため
である。多結晶シリコンは単結晶シリコンよりも抵抗値
が高い。ＲＥＳＵＲＦ・ＬＤＭＯＳ１０のＲＤＳｏｎ
（オン状態時のドレイン・ソース間抵抗）をさらに減少
させるために、代わりに単結晶シリコンを用いて、ＳＯ
Ｉ・ＮＭＯＳトランジスタ４０を形成してもよい。単結
晶シリコンを用いてＳＯＩトランジスタを形成するため
には特別な製造技術が存在する。このような技術には、
当業者によって周知の、ウエファボンディングまたはＳ
ＩＭＯＸ（酸化物注入によるシリコン分離、Ｓｉｌｉｃ
ｏｎ ｉｓｏｌａｔｉｏｎ ｂｙＩＭｐｌａｎｔｅｄ
ＯＸｉｄｅ）が含まれる。単結晶シリコンから構成され
たＳＯＩ・ＮＭＯＳトランジスタ４０は多結晶シリコン
よりも抵抗値が低く、それ故、すぐれたＲＤＳｏｎ性能
を有する。主なトレードオフはコスト対性能である。何
故なら、多結晶法は簡単でしかも費用を要しないが、一
方単結晶法では性能が向上するがしかしコストも増加す
る。
【００１１】図１のＲＥＳＵＲＦ・ＬＤＭＯＳトランジ
スタ１０は以下に述べる様にして動作する。即ち、素子
のしきい値電圧よりも大きな正の電圧がトランジスタゲ
ート３０に印加されると、チャンネル２６は導通し電流
がドレイン接触３６からドレイン接触拡散１６、ドレイ
ンドリフト領域１４、第２拡散接触１８、多結晶シリコ
ンドレイン連絡橋２２ａ、多結晶シリコンチャンネル２
６、多結晶シリコンソース２２ｂを介し、最後にソース
接触３４にまで流れる。素子のしきい値電圧よりも低い
電圧がトランジスタゲート３０に印加された場合は、多
結晶シリコンチャンネル２６は導通せず、トランジスタ
１０は開放回路の様に振る舞う。
スタ１０は以下に述べる様にして動作する。即ち、素子
のしきい値電圧よりも大きな正の電圧がトランジスタゲ
ート３０に印加されると、チャンネル２６は導通し電流
がドレイン接触３６からドレイン接触拡散１６、ドレイ
ンドリフト領域１４、第２拡散接触１８、多結晶シリコ
ンドレイン連絡橋２２ａ、多結晶シリコンチャンネル２
６、多結晶シリコンソース２２ｂを介し、最後にソース
接触３４にまで流れる。素子のしきい値電圧よりも低い
電圧がトランジスタゲート３０に印加された場合は、多
結晶シリコンチャンネル２６は導通せず、トランジスタ
１０は開放回路の様に振る舞う。
【００１２】電子パワーシステムでは、電源ラインの過
渡状態は共通である。電源ラインに接続されたパワート
ランジスタはそれ故このような過渡状態でも問題ない様
に、見積もる必要がある。図１のＲＥＳＵＲＦ・ＬＤＭ
ＯＳトランジスタ１０は幸いにも、パワートランジスタ
の信頼性を損なうことの無い状態で降伏する。電源が過
渡状態にある間、ドレイン接触３６は電源に結合され、
それ故に過渡電圧がドレイン接触３６上に現れる。トラ
ンジスタ１０の降伏電圧を越える過渡電圧がドレイン接
触３６に現れると、トランジスタ１０のドリフト領域１
４は完全な空乏状態となる。（ＲＥＳＵＲＦ・ＬＤＭＯ
Ｓトランジスタの降伏電圧は、ドリフト領域１４の長
さ、深さ、およびドーピング濃度の複合関数である。）
殆どの電圧降下はドレインドリフト領域１４を横切って
生じるため、ＳＯＩ・ＮＭＯＳトランジスタを横切って
は５〜１０ボルトのみの電圧降下しか生じない。ドレイ
ンドリフト領域が完全に空乏化すると、ドレインドリフ
ト領域１４と基板１２間の接合は降伏する。この降伏位
置は充分に基板１２のバルク内であるため、表面酸化物
２０ａ中に電荷が注入されず、その結果降伏状態が不安
定となったりふらついたりする現象は生じない。
渡状態は共通である。電源ラインに接続されたパワート
ランジスタはそれ故このような過渡状態でも問題ない様
に、見積もる必要がある。図１のＲＥＳＵＲＦ・ＬＤＭ
ＯＳトランジスタ１０は幸いにも、パワートランジスタ
の信頼性を損なうことの無い状態で降伏する。電源が過
渡状態にある間、ドレイン接触３６は電源に結合され、
それ故に過渡電圧がドレイン接触３６上に現れる。トラ
ンジスタ１０の降伏電圧を越える過渡電圧がドレイン接
触３６に現れると、トランジスタ１０のドリフト領域１
４は完全な空乏状態となる。（ＲＥＳＵＲＦ・ＬＤＭＯ
Ｓトランジスタの降伏電圧は、ドリフト領域１４の長
さ、深さ、およびドーピング濃度の複合関数である。）
殆どの電圧降下はドレインドリフト領域１４を横切って
生じるため、ＳＯＩ・ＮＭＯＳトランジスタを横切って
は５〜１０ボルトのみの電圧降下しか生じない。ドレイ
ンドリフト領域が完全に空乏化すると、ドレインドリフ
ト領域１４と基板１２間の接合は降伏する。この降伏位
置は充分に基板１２のバルク内であるため、表面酸化物
２０ａ中に電荷が注入されず、その結果降伏状態が不安
定となったりふらついたりする現象は生じない。
【００１３】図２は本発明の他の実施例を説明するため
の断面図である。この実施例では、ＲＥＳＵＲＦ・ＬＤ
ＭＯＳトランジスタ１０は、絶縁層２０ｂ上に延びかつ
ＭＯＳゲートドリフト領域２２ａを形成するドレイン連
絡橋２２ａを有している。この実施例では、ＭＯＳゲー
トドリフト領域２２ａの利用によって、ＲＤＳｏｎ性能
が向上する。
の断面図である。この実施例では、ＲＥＳＵＲＦ・ＬＤ
ＭＯＳトランジスタ１０は、絶縁層２０ｂ上に延びかつ
ＭＯＳゲートドリフト領域２２ａを形成するドレイン連
絡橋２２ａを有している。この実施例では、ＭＯＳゲー
トドリフト領域２２ａの利用によって、ＲＤＳｏｎ性能
が向上する。
【００１４】図２の降伏状態において、殆どの電圧降下
はドレインドリフト領域１４を横切る様に生じるため、
これによってＭＯＳゲートドリフト領域２２ａ、チャン
ネル２６、およびソース２２ｂを横切る電圧降下は約５
〜１０Ｖとなる。ＭＯＳゲートドリフト領域２２ａ上の
この電圧の存在によって、ＭＯＳゲートドリフト領域２
２ａ上に、ドレインドリフト領域１４中の電圧と比較し
て負の電圧が生成され、そのために第１の絶縁層２０ｂ
上に延びるＭＯＳゲートドリフト領域２２ａは電界板の
如く動作し、その結果ドレインドリフト領域１４中の電
子を基板１２の方向に押しやる。これによって、ドレイ
ンドリフト領域１４を２方向、すなわち基板１２−ドレ
インドリフト領域１４間の接合から絶縁層２０ｂの方向
に、さらにドレインドリフト領域１４−絶縁層２０ｂ間
の接合から基板１２の方向に、空乏化させる。ＲＤＳｏ
ｎ性能を向上させるための処理期間中に、この‘上下’
二重の空乏状態によって、ドレインドリフト領域１４が
より高い濃度にドープされることとなる。ＲＤＳｏｎは
トランジスタ１０をオンの状態で作動した場合に減少す
る。
はドレインドリフト領域１４を横切る様に生じるため、
これによってＭＯＳゲートドリフト領域２２ａ、チャン
ネル２６、およびソース２２ｂを横切る電圧降下は約５
〜１０Ｖとなる。ＭＯＳゲートドリフト領域２２ａ上の
この電圧の存在によって、ＭＯＳゲートドリフト領域２
２ａ上に、ドレインドリフト領域１４中の電圧と比較し
て負の電圧が生成され、そのために第１の絶縁層２０ｂ
上に延びるＭＯＳゲートドリフト領域２２ａは電界板の
如く動作し、その結果ドレインドリフト領域１４中の電
子を基板１２の方向に押しやる。これによって、ドレイ
ンドリフト領域１４を２方向、すなわち基板１２−ドレ
インドリフト領域１４間の接合から絶縁層２０ｂの方向
に、さらにドレインドリフト領域１４−絶縁層２０ｂ間
の接合から基板１２の方向に、空乏化させる。ＲＤＳｏ
ｎ性能を向上させるための処理期間中に、この‘上下’
二重の空乏状態によって、ドレインドリフト領域１４が
より高い濃度にドープされることとなる。ＲＤＳｏｎは
トランジスタ１０をオンの状態で作動した場合に減少す
る。
【００１５】ドレインドリフト領域１４上に形成された
絶縁層２０ｂには、設計上必要とされる降伏電圧によっ
て決まる最低の厚さがある。これは、ドレイン接触拡散
１６の近辺で絶縁層２０ｂを横切る電圧の降下が、ほぼ
その降伏電圧となる為である。大きな降伏電圧を必要と
するような応用に対しては、ドレインドリフト領域１４
上の絶縁層２０ｂの層厚を大きくして、絶縁層２０ｂが
破壊されない様にする必要がある。
絶縁層２０ｂには、設計上必要とされる降伏電圧によっ
て決まる最低の厚さがある。これは、ドレイン接触拡散
１６の近辺で絶縁層２０ｂを横切る電圧の降下が、ほぼ
その降伏電圧となる為である。大きな降伏電圧を必要と
するような応用に対しては、ドレインドリフト領域１４
上の絶縁層２０ｂの層厚を大きくして、絶縁層２０ｂが
破壊されない様にする必要がある。
【００１６】以上、好ましい実施例を参照して本発明を
説明したが、その記載は決して限定的な意味を持つもの
ではない。本発明の他の実施例と同様、開示した実施例
に対する種々の変更、例えばドレインドリフト領域１４
の長さ、深さ、あるいはドーピング濃度に対する変更等
は、本発明の記載を参照することによって当業者には明
白である。従って、特許請求の範囲の記載が、この発明
の真の範囲に含まれる上記のいかなる変更あるいは実施
例をもカバーするものである。
説明したが、その記載は決して限定的な意味を持つもの
ではない。本発明の他の実施例と同様、開示した実施例
に対する種々の変更、例えばドレインドリフト領域１４
の長さ、深さ、あるいはドーピング濃度に対する変更等
は、本発明の記載を参照することによって当業者には明
白である。従って、特許請求の範囲の記載が、この発明
の真の範囲に含まれる上記のいかなる変更あるいは実施
例をもカバーするものである。
【００１７】以上の説明に関してさらに以下の項を開示
する。 （１） ＳＯＩ（セミコンダクタ−オン−インシュレー
タ）構造のトランジスタ；および前記ＳＯＩトランジス
タに接続されたバルク半導体のドレインドリフト領域；
からなる、高電圧パワートランジスタ。
する。 （１） ＳＯＩ（セミコンダクタ−オン−インシュレー
タ）構造のトランジスタ；および前記ＳＯＩトランジス
タに接続されたバルク半導体のドレインドリフト領域；
からなる、高電圧パワートランジスタ。
【００１８】（２） 前記ＳＯＩトランジスタは；半導
体材料の基板；前記基板上に延びる絶縁層；前記絶縁層
上に延びる半導体層であって、前記ＳＯＩトランジスタ
と前記高電圧パワートランジスタとの両者のソースを形
成する第１の部分と、チャンネルを形成する第２の部分
と、さらにドレインを形成する第３の部分からなる半導
体層；前記半導体層のチャンネル部分上に延びる第２の
絶縁層；および、前記半導体層のチャンネル部分の上部
で前記第２の絶縁層上に延びるパターン状の導電層であ
って、前記ＳＯＩトランジスタと高電圧パワートランジ
スタとの両者のゲート電極を形成する導電層；からなる
ものである、項１に記載の高電圧パワートランジスタ。
体材料の基板；前記基板上に延びる絶縁層；前記絶縁層
上に延びる半導体層であって、前記ＳＯＩトランジスタ
と前記高電圧パワートランジスタとの両者のソースを形
成する第１の部分と、チャンネルを形成する第２の部分
と、さらにドレインを形成する第３の部分からなる半導
体層；前記半導体層のチャンネル部分上に延びる第２の
絶縁層；および、前記半導体層のチャンネル部分の上部
で前記第２の絶縁層上に延びるパターン状の導電層であ
って、前記ＳＯＩトランジスタと高電圧パワートランジ
スタとの両者のゲート電極を形成する導電層；からなる
ものである、項１に記載の高電圧パワートランジスタ。
【００１９】（３） 前記ＳＯＩトランジスタにおい
て、前記基板および半導体層は単結晶シリコンである、
項２に記載の高電圧パワートランジスタ。
て、前記基板および半導体層は単結晶シリコンである、
項２に記載の高電圧パワートランジスタ。
【００２０】（４） 前記ＳＯＩトランジスタにおい
て、前記基板は単結晶シリコンであり、前記半導体層は
多結晶シリコンである、項２に記載の高電圧パワートラ
ンジスタ。
て、前記基板は単結晶シリコンであり、前記半導体層は
多結晶シリコンである、項２に記載の高電圧パワートラ
ンジスタ。
【００２１】（５） 前記ＳＯＩトランジスタにおい
て、前記基板上に延びる絶縁層と前記半導体層の第２の
部分上に延びる絶縁層は、二酸化シリコン、窒化シリコ
ン、または二酸化シリコンと窒化シリコンの混晶からな
る、項２に記載の高電圧パワートランジスタ。
て、前記基板上に延びる絶縁層と前記半導体層の第２の
部分上に延びる絶縁層は、二酸化シリコン、窒化シリコ
ン、または二酸化シリコンと窒化シリコンの混晶からな
る、項２に記載の高電圧パワートランジスタ。
【００２２】（６） 前記ＳＯＩトランジスタにおい
て、前記基板はＰ型の半導体材料であり、前記半導体層
の第１および第３の部分はＮ＋型半導体材料であり、さ
らに前記半導体層の第２の部分はＮ型あるいはＰ型のい
ずれかの半導体材料である、項２に記載の高電圧パワー
トランジスタ。
て、前記基板はＰ型の半導体材料であり、前記半導体層
の第１および第３の部分はＮ＋型半導体材料であり、さ
らに前記半導体層の第２の部分はＮ型あるいはＰ型のい
ずれかの半導体材料である、項２に記載の高電圧パワー
トランジスタ。
【００２３】（７） 前記ドレインドリフト領域は；半
導体材料の基板と；ドリフト領域を形成するために、前
記基板中に形成した拡散部と；ドリフト領域よりも高濃
度にドーピングされそれ故ドレイン接触領域となる、前
記ドリフト領域内の第１の拡散部分と；ドリフト領域よ
りも高いドーピング濃度を有する故にドレインドリフト
領域の接触を形成する、ドリフト領域内で前記第１の拡
散部分と離れて形成された第２の拡散部分と；前記ドレ
インドリフト領域上に延び、ドリフト領域中の前記第１
および第２の拡散部分に達する接触のための開口を備え
る、パターン状の絶縁層と；および、前記ドリフト領域
中の第２の拡散部分とＳＯＩトランジスタのドレインと
に電気的な接触を形成するためのパターン状の導電層；
からなる、項１に記載の高電圧パワートランジスタ。
導体材料の基板と；ドリフト領域を形成するために、前
記基板中に形成した拡散部と；ドリフト領域よりも高濃
度にドーピングされそれ故ドレイン接触領域となる、前
記ドリフト領域内の第１の拡散部分と；ドリフト領域よ
りも高いドーピング濃度を有する故にドレインドリフト
領域の接触を形成する、ドリフト領域内で前記第１の拡
散部分と離れて形成された第２の拡散部分と；前記ドレ
インドリフト領域上に延び、ドリフト領域中の前記第１
および第２の拡散部分に達する接触のための開口を備え
る、パターン状の絶縁層と；および、前記ドリフト領域
中の第２の拡散部分とＳＯＩトランジスタのドレインと
に電気的な接触を形成するためのパターン状の導電層；
からなる、項１に記載の高電圧パワートランジスタ。
【００２４】（８） 前記ドレインドリフト領域は、基
板がＰ型半導体材料であり、ドリフト領域がＮ型半導体
材料であり、かつドリフト領域内の第１および第２の拡
散部分は共にＮ＋型半導体材料である、項７に記載の高
電圧パワートランジスタ。
板がＰ型半導体材料であり、ドリフト領域がＮ型半導体
材料であり、かつドリフト領域内の第１および第２の拡
散部分は共にＮ＋型半導体材料である、項７に記載の高
電圧パワートランジスタ。
【００２５】（９） 前記ドレインドリフト領域におい
て、Ｐ型基板のドーピング濃度、およびＮ型ドリフト領
域の深さとドーピング形状は、ドリフト領域が高電圧パ
ワートランジスタの評価上の降伏電圧においてあるいは
それ以前に完全に空乏化するように、ＲＥＳＵＲＦ設計
原理に基づいて設計されているものである、項８に記載
の高電圧パワートランジスタ。
て、Ｐ型基板のドーピング濃度、およびＮ型ドリフト領
域の深さとドーピング形状は、ドリフト領域が高電圧パ
ワートランジスタの評価上の降伏電圧においてあるいは
それ以前に完全に空乏化するように、ＲＥＳＵＲＦ設計
原理に基づいて設計されているものである、項８に記載
の高電圧パワートランジスタ。
【００２６】（１０） 前記ドレインドリフト領域は；
半導体材料の基板と；ドリフト領域を形成するために、
基板中に設けた拡散部分と；前記ドリフト領域内にあ
り、ドリフト領域よりも高いドーピング濃度を有する故
にドレイン接触部分を形成する第１の拡散部分と；前記
第１の拡散部分から離れかつドリフト領域内に形成さ
れ、ドリフト領域よりも高いドーピング濃度を有する故
にドレインドリフト領域の接触を形成するための第２の
拡散部分と；前記ドレインドリフト領域上に延び、かつ
ドリフト領域内の前記第１および第２の拡散部分にまで
達する接触のための開口を備える、パターン状の絶縁
層；および、前記パターン状の絶縁層上に延び、前記ド
リフト領域内の第２の拡散部分とＳＯＩトランジスタの
ドレインとに共に電気的接触を取るための第１の部分
と、電界板を形成するための、ドリフト領域内の前記第
１および第２の拡散との間に延びる第２の部分とを有す
る、パターン状の導電層；からなる、項１に記載の高電
圧パワートランジスタ。
半導体材料の基板と；ドリフト領域を形成するために、
基板中に設けた拡散部分と；前記ドリフト領域内にあ
り、ドリフト領域よりも高いドーピング濃度を有する故
にドレイン接触部分を形成する第１の拡散部分と；前記
第１の拡散部分から離れかつドリフト領域内に形成さ
れ、ドリフト領域よりも高いドーピング濃度を有する故
にドレインドリフト領域の接触を形成するための第２の
拡散部分と；前記ドレインドリフト領域上に延び、かつ
ドリフト領域内の前記第１および第２の拡散部分にまで
達する接触のための開口を備える、パターン状の絶縁
層；および、前記パターン状の絶縁層上に延び、前記ド
リフト領域内の第２の拡散部分とＳＯＩトランジスタの
ドレインとに共に電気的接触を取るための第１の部分
と、電界板を形成するための、ドリフト領域内の前記第
１および第２の拡散との間に延びる第２の部分とを有す
る、パターン状の導電層；からなる、項１に記載の高電
圧パワートランジスタ。
【００２７】（１１） 前記ドレインドリフト領域は、
基板がＰ型半導体材料であり、ドリフト領域がＮ型半導
体材料であり、かつドリフト領域内の第１および第２の
拡散部分がＮ＋型半導体材料である、項１０に記載の高
電圧パワートランジスタ。
基板がＰ型半導体材料であり、ドリフト領域がＮ型半導
体材料であり、かつドリフト領域内の第１および第２の
拡散部分がＮ＋型半導体材料である、項１０に記載の高
電圧パワートランジスタ。
【００２８】（１２） 前記ドレインドリフト領域は、
前記導電層がＳＯＩトランジスタのソース、ゲート、あ
るいはドレインのいずれかに電気的に接続され、あるい
は前記高電圧パワートランジスタのドレイン端子の電位
よりも低い電位を維持している、項１０に記載の高電圧
パワートランジスタ。
前記導電層がＳＯＩトランジスタのソース、ゲート、あ
るいはドレインのいずれかに電気的に接続され、あるい
は前記高電圧パワートランジスタのドレイン端子の電位
よりも低い電位を維持している、項１０に記載の高電圧
パワートランジスタ。
【００２９】（１３） 前記ドレインドリフト領域は、
前記Ｐ型基板のドーピング濃度とＮ型ドリフト領域の深
さおよびドーピング形状を、このドリフト領域が高電圧
パワートランジスタの評価上の降伏電圧においてあるい
はそれ以前で完全に空乏化するようにＲＥＳＵＲＦ設計
原理に基づいて設計されているものである、項１０に記
載の高電圧パワートランジスタ。
前記Ｐ型基板のドーピング濃度とＮ型ドリフト領域の深
さおよびドーピング形状を、このドリフト領域が高電圧
パワートランジスタの評価上の降伏電圧においてあるい
はそれ以前で完全に空乏化するようにＲＥＳＵＲＦ設計
原理に基づいて設計されているものである、項１０に記
載の高電圧パワートランジスタ。
【００３０】（１４） ドレイン接触と連絡橋接触とを
有し半導体基板中に形成されたドレインドリフト領域
と；および前記基板上に延び、ソース接触と、ゲート接
触と、およびドレインドリフト領域の連絡橋接触に接続
されたドレイン連絡橋を備えるＳＯＩ・ＭＯＳトランジ
スタ；からなる、ソースおよび基板間を電気的に分離し
た高電圧パワートランジスタ。
有し半導体基板中に形成されたドレインドリフト領域
と；および前記基板上に延び、ソース接触と、ゲート接
触と、およびドレインドリフト領域の連絡橋接触に接続
されたドレイン連絡橋を備えるＳＯＩ・ＭＯＳトランジ
スタ；からなる、ソースおよび基板間を電気的に分離し
た高電圧パワートランジスタ。
【００３１】（１５） 電源に接続されたドレイン接触
とドレイン連絡橋接触とを有する、半導体基板内に形成
されたドレインドリフト領域と；および負荷に接続され
たソース接触と、制御回路に接続されたゲート接触と、
およびドレインドリフト領域の連絡橋接触に接続された
ドレイン連絡橋を有するＳＯＩ・ＭＯＳトランジスタ；
からなる、ソースを基板から分離した高電圧パワートラ
ンジスタを備える高出力副駆動回路構造。
とドレイン連絡橋接触とを有する、半導体基板内に形成
されたドレインドリフト領域と；および負荷に接続され
たソース接触と、制御回路に接続されたゲート接触と、
およびドレインドリフト領域の連絡橋接触に接続された
ドレイン連絡橋を有するＳＯＩ・ＭＯＳトランジスタ；
からなる、ソースを基板から分離した高電圧パワートラ
ンジスタを備える高出力副駆動回路構造。
【００３２】（１６） ＳＯＩ（セミコンダクタ−オン
−インシュレータ）構造のトランジスタを形成し、さら
に前記ＳＯＩトランジスタに接続されたドレインドリフ
ト領域を形成する工程からなる、高電圧パワートランジ
スタの形成方法。
−インシュレータ）構造のトランジスタを形成し、さら
に前記ＳＯＩトランジスタに接続されたドレインドリフ
ト領域を形成する工程からなる、高電圧パワートランジ
スタの形成方法。
【００３３】（１７） 半導体基板中に、電源に接続さ
れたドレイン接触と連絡橋接触とを有するドレインドリ
フト領域を形成し；さらに負荷に接続されたソース接触
と、制御回路に接続されたゲート接触と、およびドレイ
ンドリフト領域の連絡橋接触に接続されたドレイン連絡
橋を備えるＳＯＩＭＯＳトランジスタを形成する工程；
からなる高出力副駆動回路中に高電圧パワートランジス
タを形成するための方法。
れたドレイン接触と連絡橋接触とを有するドレインドリ
フト領域を形成し；さらに負荷に接続されたソース接触
と、制御回路に接続されたゲート接触と、およびドレイ
ンドリフト領域の連絡橋接触に接続されたドレイン連絡
橋を備えるＳＯＩＭＯＳトランジスタを形成する工程；
からなる高出力副駆動回路中に高電圧パワートランジス
タを形成するための方法。
【００３４】（１８） ＲＥＳＵＲＦ・ＬＤＭＯＳパワ
ートランジスタ集積回路は、ＳＯＩ・ＭＯＳ技術とＲＥ
ＳＵＲＦ・ＬＤＭＯＳ技術を結合し、ソースおよび基板
間の電気的な分離が必要な応用に対して、オン抵抗の低
いソース分離型の高電圧パワートランジスタを提供す
る。
ートランジスタ集積回路は、ＳＯＩ・ＭＯＳ技術とＲＥ
ＳＵＲＦ・ＬＤＭＯＳ技術を結合し、ソースおよび基板
間の電気的な分離が必要な応用に対して、オン抵抗の低
いソース分離型の高電圧パワートランジスタを提供す
る。
【図１】本発明の好ましい実施例を説明するための断面
図。
図。
【図２】本発明の他の実施例を説明するための断面図。
【図３】高出力副駆動回路の構造を説明するためのブロ
ック図。
ック図。
１０ ＲＥＳＵＲＦ・ＬＤＭＯＳトランジスタ １２ Ｐ型半導体基板 １４ ドレインドリフト領域 １６ ドレイン領域 １８ 接触用拡散 ２０ａ 酸化物層 ２０ｂ 酸化物層 ２２ａ Ｎ＋型ドレイン連絡橋 ２２ｂ Ｎ＋型ソース ２６ Ｐ型多結晶シリコン（チャンネル）層 ２８ ゲート酸化物 ３０ 多結晶ゲート ３２ ゲート接触 ３４ ソース接触 ３６ ドレイン接触
Claims (2)
- 【請求項１】 ＳＯＩ（セミコンダクタ−オン−インシ
ュレータ）構造のトランジスタ、および前記ＳＯＩトラ
ンジスタに接続されたバルク半導体のドレインドリフト
領域からなる、高電圧パワートランジスタ。 - 【請求項２】 ＳＯＩ（セミコンダクタ−オン−インシ
ュレータ）構造のトランジスタを形成し、さらに前記Ｓ
ＯＩトランジスタに接続されたドレインドリフト領域を
形成する工程からなる、高電圧パワートランジスタの形
成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85787592A | 1992-03-26 | 1992-03-26 | |
| US857875 | 1992-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260652A true JPH06260652A (ja) | 1994-09-16 |
| JP3393148B2 JP3393148B2 (ja) | 2003-04-07 |
Family
ID=25326914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06813693A Expired - Fee Related JP3393148B2 (ja) | 1992-03-26 | 1993-03-26 | 高電圧パワートランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5338965A (ja) |
| EP (1) | EP0562271B1 (ja) |
| JP (1) | JP3393148B2 (ja) |
| KR (1) | KR100301918B1 (ja) |
| DE (1) | DE69316256T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150247A (ja) * | 2005-11-01 | 2007-06-14 | Denso Corp | 半導体装置およびその製造方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610599A1 (en) * | 1993-01-04 | 1994-08-17 | Texas Instruments Incorporated | High voltage transistor with drift region |
| US5777363A (en) * | 1993-11-29 | 1998-07-07 | Texas Instruments Incorporated | Semiconductor device with composite drift region |
| US5510275A (en) * | 1993-11-29 | 1996-04-23 | Texas Instruments Incorporated | Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material |
| JPH07254706A (ja) * | 1993-11-29 | 1995-10-03 | Texas Instr Inc <Ti> | 高電圧デバイス構造およびその製造方法 |
| US5382818A (en) * | 1993-12-08 | 1995-01-17 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode |
| JP2790050B2 (ja) * | 1994-08-17 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5734180A (en) * | 1995-06-02 | 1998-03-31 | Texas Instruments Incorporated | High-performance high-voltage device structures |
| JPH0922951A (ja) * | 1995-06-07 | 1997-01-21 | Sgs Thomson Microelectron Inc | パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍ |
| US5719423A (en) * | 1995-08-31 | 1998-02-17 | Texas Instruments Incorporated | Isolated power transistor |
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
| US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| TW360982B (en) * | 1996-01-26 | 1999-06-11 | Matsushita Electric Works Ltd | Thin film transistor of silicon-on-insulator type |
| US5854113A (en) * | 1996-11-01 | 1998-12-29 | Electronics And Telecommunications Research Institute | Method for fabricating power transistor using silicon-on-insulator (SOI) wafer |
| TW351001B (en) * | 1997-05-03 | 1999-01-21 | United Microelectronics Corp | High-density transistor and the manufacturing method |
| US6140163A (en) * | 1997-07-11 | 2000-10-31 | Advanced Micro Devices, Inc. | Method and apparatus for upper level substrate isolation integrated with bulk silicon |
| US5877048A (en) * | 1998-03-23 | 1999-03-02 | Texas Instruments--Acer Incorporated | 3-D CMOS transistors with high ESD reliability |
| US6498372B2 (en) | 2001-02-16 | 2002-12-24 | International Business Machines Corporation | Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer |
| DE10131707B4 (de) | 2001-06-29 | 2009-12-03 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
| DE10131706B4 (de) * | 2001-06-29 | 2005-10-06 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10131704A1 (de) | 2001-06-29 | 2003-01-16 | Atmel Germany Gmbh | Verfahren zur Dotierung eines Halbleiterkörpers |
| DE10131705B4 (de) | 2001-06-29 | 2010-03-18 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| US6551937B2 (en) | 2001-08-23 | 2003-04-22 | Institute Of Microelectronics | Process for device using partial SOI |
| US6569729B1 (en) * | 2002-07-19 | 2003-05-27 | Taiwan Semiconductor Manufacturing Company | Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application |
| DE10250832B4 (de) | 2002-10-31 | 2010-02-11 | Infineon Technologies Ag | MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors |
| DE10345347A1 (de) | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil |
| DE102004005948B4 (de) * | 2004-02-02 | 2009-04-02 | Atmel Germany Gmbh | MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur |
| KR100790247B1 (ko) * | 2006-12-27 | 2008-01-02 | 동부일렉트로닉스 주식회사 | Ｌｄｍｏｓ 트랜지스터 및 이의 제조 방법 |
| US7829947B2 (en) * | 2009-03-17 | 2010-11-09 | Alpha & Omega Semiconductor Incorporated | Bottom-drain LDMOS power MOSFET structure having a top drain strap |
| US20120105095A1 (en) * | 2010-11-03 | 2012-05-03 | International Business Machines Corporation | Silicon-on-insulator (soi) body-contact pass gate structure |
| US9041105B2 (en) | 2012-07-20 | 2015-05-26 | International Business Machines Corporation | Integrated circuit including transistor structure on depleted silicon-on-insulator, related method and design structure |
| US9660074B2 (en) | 2014-08-07 | 2017-05-23 | Texas Instruments Incorporated | Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CA1228935A (en) * | 1983-12-23 | 1987-11-03 | Sony Corp | SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE |
| US4763183A (en) * | 1984-08-01 | 1988-08-09 | American Telephone And Telegraph Co., At&T Bell Laboratories | Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method |
| US4786952A (en) * | 1986-07-24 | 1988-11-22 | General Motors Corporation | High voltage depletion mode MOS power field effect transistor |
| US5081473A (en) * | 1990-07-26 | 1992-01-14 | Xerox Corporation | Temperature control transducer and MOS driver for thermal ink jet printing chips |
| US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
-
1993
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150247A (ja) * | 2005-11-01 | 2007-06-14 | Denso Corp | 半導体装置およびその製造方法 |
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