KR100301918B1 - 고전압전력트랜지스터및그제조방법 - Google Patents

고전압전력트랜지스터및그제조방법 Download PDF

Info

Publication number
KR100301918B1
KR100301918B1 KR1019930004649A KR930004649A KR100301918B1 KR 100301918 B1 KR100301918 B1 KR 100301918B1 KR 1019930004649 A KR1019930004649 A KR 1019930004649A KR 930004649 A KR930004649 A KR 930004649A KR 100301918 B1 KR100301918 B1 KR 100301918B1
Authority
KR
South Korea
Prior art keywords
drift region
transistor
drain
high voltage
substrate
Prior art date
Application number
KR1019930004649A
Other languages
English (en)
Other versions
KR930020739A (ko
Inventor
새트윈더말히
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR930020739A publication Critical patent/KR930020739A/ko
Application granted granted Critical
Publication of KR100301918B1 publication Critical patent/KR100301918B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

집적 회로 RESURF LDMOS 전력 트랜지스터는 SOI MOS 기술과 RESURF LDMOS 기술을 조합하여 소스와 기판사이에 전기적 절연을 필요로 하는 응용 기술에 사용하기 위한 낮은 “온” 저항을 갖는 소스가 절연된 고 전압 전력 트랜지스터를 제공한다.

Description

고전압 전력 트랜지스터 및 그 제조 방법
제1도는 본 발명의 양호한 실시예를 도시하는 단면도.
제2도는 본 발명의 다른 양호한 실시예를 도시하는 단면도.
제3도는 하이 측 드라이버 회로 구조를 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : RESURF LDMOS 트랜지스터 14 : 드레인 드리프트 영역
16 : 드레인 접속 확산층 18 : 제2 확산 접촉부
22a : 드레인 상호 접촉층 22b : 폴리 실리콘 소스
30 : 게이트 36 : 드레인 접촉부
40 : SOI NMOS 트랜지스터
본 발명은 반도체 집적 회로의 기술 분야에 포함되며, 주로 고전력 장치에 관한 것이다.
전력 집적 회로 기술 분야에서는, 전력 트랜지스터의 발전에 있어서 많은 연구가 행해졌었다. 이러한 발전은 LDMOS 전력 트랜지스터(횡형 이중 확산 MOS 트랜지스터; Lateral Double Diffused MOS Transistor)로 하여금 표면 전계 감소(RESURF)기술 [제이. 에이, 아펠스 및 에이치. 엠. 제이. 베스. ‘고전압박층 장치(RESURF 장치)’, 1979년 IEDM Tech. Digest pp. 238-241]을 통해 낮은 ‘온 저항’(RDSon)과 높은 항복 기능을 동시에 갖도록 함으로써 이루어졌다.
종래에, RESURF LDMOS 트랜지스터는, 트랜지스터 구조물이 접지와 결합된 기판에 소스가 결합되어 있었기 때문에, 일반적으로 로우 측 드라이버(low side drvier) 응용에는 일반적으로 사용할 수가 없었다. (로우 측 드라이버 구성은 접지에 결합된 LDMOS 트랜지스터의 소스 및 출력 부하와 결합된 드레인으로 구성된다). 그러므로, RESURF LDMOS 트랜지스터는 하이 측 드라이버(high side driver) 응용 및 소스와 기판간을 전기적으로 절연시켜야 하는 다른 응용에는 활용 할 수 없었다. (하이 측 드라이버 구성은 회로 또는 전원에 결합된 LDMOS 트랜지스터 드레인 및 외부 부하와 결합된 소스로 구성된다.)
본 발명의 목적은 소스와 기판 사이가 전기적으로 절연된 고전력 집적 회로를 제공하기 위한 것이다. 본 발명의 다른 목적은 절연된 소스 및 RESURF 드리프트 영역을 가진 LDMOS 트랜지스터를 제공하기 위한 것이다. 본 발명의 다른 목적 및 장점은 첨부한 도면을 참조한다면 본 기술 분야에 통상의 기술을 가진 자에게 명백하게 될 것이다.
집적 회로 RESURF(감소된 표면 전계; REduced SURface Field) LDMOS(횡형 2중 확산 MOS) 전력 트랜지스터는 SOI(절연체 상의 실리콘) MOS 기술과 RESURF LDMOS 기술을 조합한 것이다. SOI 트랜지스터와 RESURF 드레인 영역은 모두 동일 기판 상에 결합되어 낮은 “온” 저항을 갖는 고전압 전력 트랜지스터와 절연된 소스를 제공한다. 이는 소스와 기판간에 전기적 절연이 필요한 응용에 있어서 RESURF LDMOS 트랜지스터가 유용하게 쓰이도록 한다.
제1도는 본 발명의 양호한 실시예를 도시하는 단면도이다. RESURF LDMOS 트랜지스터(10)는 P형 기판(12)을 구비한다. 표준 LOCOS 공정을 사용하여 기판(12) 면위에 주입용 개구가 제공되는 패터닝된 산화물 층(20a)이 형성된다. 주입에 의해 P형 기판(12)내에 N형 드레인 드리프트 영역(14)이 형성된다. 드레인 드리프트 영역(14) 상에는 기판(12)을 덮는 후막 산화물(20a)과 드레인 드리프트 영역(14)을 덮는 박막 산화물(20b)을 분리시키는 개구를 구비한 패터닝된 산화물층(20b)이 형성된다. P형 도핑된 폴리실리콘 층(26)이 트랜지스터(10)위에 형성되어 트랜지스터(10)의 채널(26)을 형성한다. 박만 산화물(20b)상에 있는 폴리실리콘을 제거하기 위해 P형 폴리실리콘 층(26)이 에칭된다. 산화물(28)이 트랜지스터(10)상에 형성되어 게이트 산화물(28)이 된다. N+형 도핑된 제2 폴리실리콘 층(30)이 산화물(28)상에 형성되어 폴리 게이트(30)가 된다. 에칭에 의해 대부분의 폴리층(30)은 P형 폴리실리콘 채널 층(26)과 P형 기판(12)을 덮는 부분을 남기고 제거된다. 패터닝된 N+형 주입에 의해 폴리 게이트(30) 밑에 놓이지 않은 영역내에 있는 P형 폴리실리콘 층(26)과 드레인 영역(16)을 도핑한다. N+형 도펀트가 또한 폴리(22a)로 부터 유입되어 드레인 드리프트 영역(14)내에 영역(18)을 형성한다. 이러한 공정 단계는 드레인 드리프트 영역(14)을 접속 확산층(18)을 경유하여 폴리 채널(26)에 접속하는 N+형 드레인 상호 접속부(22a) 및 폴리 채널(26)의 다른 측에 형성된 N+형 소스(22B)를 형성한다. 패터닝된 산화물 층(제1도에 도시되지 않음)은 금속 접촉부의 형성을 위해 개방된 홀(holes)을 갖는 트랜지스터(10)상에 형성된다. 패터닝된 금속층이 소스 접촉부(34), 게이트 접촉부(32) 및 드레인 접촉부(36)를 형성하는 트랜지스터(10)상에 형성된다.
제1도를 참조하면, 절연체 상 실리콘(SOI) NMOS 트랜지스터(40)가 소스(22b), 채널(26) 및 드레인 상호 접속부(22a)를 포함하는 제1 절연층(20a)의 상부에 놓인다는 것을 알 수 있다. 램, 혼 와이; 발리가 제이넷 비. 에드가에 의해 쓰여진 에피택셜 실리콘 기술(뉴욕, 아카데믹 프레스, 인크., 1986)의 페이지 269 내지 321에 기재된 “절연체 상 실리콘 에피택시(Silicon-on Insulator Epitaxy)”라는 제목의 논문이 SOI 기술을 설명하고 있다. 드레인 드리프트 영역(14)은 LDMOS 트랜지스터(10)내에 RESURF 기능을 제공하도록 작용한다. SOI와 RESURF 기술의 통합은 기판(12)으로부터 전기적으로 절연된 소스(22b)를 갖는 RESURF LDMOS 트랜지스터의 항복과 RDS 온 성능을 갖는 RESURF LDMOS 전력트랜지스터(10)를 제공하여, 이 장치를 소스(22b)와 기판(12) 간의 전기적 절연이 요구되는 다른 응용은 물론 HSD(하이 측 드라이버) 응용에 사용가능하도록 함으로써 RESURF LDMOS 트랜지스터의 적응성을 향상시킨다.
N+ 및 P형 도핑된 폴리 실리콘을 제1도의 제1 절연층(20a)상에 SOI NMOS 트랜지스터(40)를 형성함에 있어 양호한 실시예이다. 절연체상에 폴리 실리콘을 형성하는 것이 쉬운 작업이기 때문에 제조의 편이성을 이유로 폴리실리콘이 사용되었다. 폴리실리콘은 단결성 실리콘보다 큰 저항성을 갖는다. RESURF LDMOS(10)의 RDS 온(드레인 소스간 “온” 저항)을 더욱 감소시키기 위해, 대안으로 단결정 실리콘을 사용하는 SOI NMOS 트랜지스터(40)가 형성될 수 있다. 단결정 실리콘을 사용하여 SOI 트랜지스터를 구성하기 위한 특별한 공정 기술이 존재한다. 이와 같은 기술로는 웨이퍼 본딩 또는 SIMOX(주입 산화물에 의한 실리콘 절연)과 같이 본 기술 분야에 통상의 지식을 가진자에게 공지된 기술을 포함할 수 있다. 단결정 실리콘으로 구성된 SOI NMOS 트랜지스터(40)는 폴리실리콘보다 낮은 저항성을 가지므로 향상된 RDS 온 성능을 제공한다. 폴리 방법이 쉽고 저렴한데 비해 단결정 방법은 성능은 향상되나 비용이 증가하게 되므로, 비용과 성능간의 상호 절충이 이루어지게 된다
제1도의 RESURF LDMOS 트랜지스터(10)는 다음과 같이 동작한다. 장치의 임계 전압보다 진폭이 큰 양의 전압이 트랜지스터 게이트(30)상에 나타나면, 채널(26)이 도통하여 드레인 접촉부(36)로부터 드레인 접촉 확산층(16), 드레인 드리프트 영역(14), 제2 확산 접촉부(18), 폴리실리콘 드레인 상호 접속부(22a), 폴리실리콘 채널(26), 폴리실리콘 소스(22b) 및 최종적으로 소스 접촉부(34)를 통하여 전류가 흐른다. 장치 임계 전압보다 낮은 전압이 트랜지스터 게이트(30)상에 나타나면, 폴리실리콘 채널(26)은 도통하지 않아 트랜지스터(10)는 개방 회로로서 동작한다.
전력 공급 라인상의 과도 현상은 전자 전력 시스템에 일반적인 것이다. 따라서 공급 라인에 접속된 전력 트랜지스터를 정격화하여 이러한 과도 상태를 극복한다. 제1도의 RESURF LDMOS 트랜지스터(10)는 전력 트랜지스터의 신뢰성이 손상되지 않도록 하는 방식으로 항복 상태로 된다. 전력 공급기의 과도기 동안. 드레인 접촉부(36)는 전력 공급기에 접속되고 따라서 드레인 접촉부(36)에서 과도 전압이 나타난다. 트랜지스터(10)의 항복 정격을 초과하는 과도 전압이 트랜지스터 드레인 접촉부(36)에서 나타날 때 트랜지스터(10)의 드리프트 영역(14)은 완전히 공핍된다. (RESURF LDMOS 트랜지스터의 항복 전압은 드리프트 영역(14)의 길이, 깊이 및 도핑 농도의 복소 함수이다). SOI NMOS 트랜지스터 양단의 전압 강하가 단지 5 내지 10 볼트가 되도록 대부분의 전압 강하는 드레인 드리프트 영역(14) 양단에서 발생한다. 드레인 드리프트 영역이 완전히 공핍되었을 때, 드레인 드리프트 영역(14)과 기판(12)사이의 접합부가 항복 상태로 된다. 항복 지점이 기판(12)의 벌크내에 있으므로 표면 산화물(20a)에 어떠한 전하도 주입되지 않게 되고, 이에 의해서 불안정하거나 이동하는 항복 현상을 막을 수 있다.
제2도는 본 발명의 다른 실시예를 도시하는 단면도이다. 본 실시예에서, RESURF LDMOS 트랜지스터(10)는 절연층(20b) 상으로 연장되어 MOS 게이트 드리프트 영역(22a)을 형성하는 드레인 상호 접속부(22a)를 갖는다. 본 발명의 다른 실시예는 MOS 게이트 드리프트 영역(22a)을 사용하여 향상된 RDS 온을 제공한다.
제2도는 항복 상태 동안. 드레인 드리프트 영역(14) 양단의 대부분의 전압 강하는 MOS 게이트 드리프트 영역(22a), 채널(26) 및 소스(22b)에 걸리는 전압 강하를 5 내지 10볼트로 되게 한다. MOS 게이트 드리프트 영역(22a) 상의 이러한 전압의 존재는 드레인 드리프트 영역(14)내의 전압에 비해 MOS 게이트 드리프트 영역(22a)상에 음의 전압을 생성시켜 제1 절연층(20b)에 놓은 MOS 게이트 드리프트 영역(22a)을 필드판(field plate)으로 동작하게 하여 드레인 드리프트 영역(14)내의 전자를 기판(12)을 향해 하향 주입한다. 이는 드레인 드리프트 영역(14)에서 2 방향으로 공핍 현상이 일어나도록 하는데, 절연층(20b)을 향해 상향하는 기판(12)-드레인 드리프트 영역(14) 접합부를 형성하고 기판(12)을 향해 하향하는 드레인 드리프트 영역(14)-절연층(20b) 접합부를 형성한다. 이와 같은 “상부 및 하부” 이중 공핍 상태는 RDS 온 성능을 보다 향상시키기 위해 공정 동안 드레인 드리프트 영역(14)이 더 농후하게 도핑되도록 한다. 트랜지스터(10)가 “온” 모드에서 동작할 때 RDS 온은 감소된다.
드레인 드리프트 영역(14)상에 형성된 절연층(20b)은 설계 응용에 필요한 항복 전압에 의해 지정되는 최소 두께를 갖는다. 이는 드레인 접속 확산층(16)에 인접한 절연층(20b)의 양단의 전압 강하가 항복 전압과 근사하기 때문에 필요하다. 기술 응용에 있어서 항복 전압의 증가가 요구됨에 따라 드레인 드리프트 영역(14)상의 절연층(20b)의 두께 역시 절연층(20b)이 항복상태로 되는 것을 방지하기 위해 증가되어야 한다.
양호한 실시예를 참조하여 본 발명이 설명되었으나 본 명세서는 제한적인 의미로 해석되어서는 안된다. 본 발명의 다른 실시에는 물론 드레인 드리프트 영역(14)의 길이, 깊이 또는 도핑 농도의 변경과 같은 개시된 실시예의 다양한 변경이, 본 발명의 기술을 참조하여 본 기술 분양에 통상의 지식을 가진자에 의해 이루어질 수 있음을 명백하다. 따라서 첨부된 특허 청구의 범위는 이와 같은 모든 변경 또는 본 발명의 진정한 기술 영역에 속하는 양호한 실시예를 포함시키고자 한다.

Claims (15)

  1. 고전압 전력 트랜지스터에 있어서 횡형 절연체-상의-반도체(lateral Semiconductor-On-Insulator; SOI) 트랜지스터, 및 상기 SOI 트랜지스터에 접속된 벌크 반도체 드레인 드리프트 영역을 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  2. 제1항에 있어서, 상기 SOI 트랜지스터는 반도체 재료로 된 기판, 상기 기판 위에 놓여 있는 절연층, 상기 절연층 위에 놓여 있고 상기 SOI 트랜지스터와 상기 고 전압 전력 트랜지스터 양쪽 모두의 소스를 형성하기 위한 제1 구간, 채널을 형성하는 제2 구간 및 드레인을 형성하는 제3 구간의 3개 구간을 갖는 반도체 층, 상기 반도체 층의 상기 채널 구간 위에 놓여있는 제2 절연층, 상기 반도체 층의 상기 채널 구간 상부의 상기 제2 절연층 위에 놓여 있고, 상기 SOI 트랜지스터와 상기 고 전압 전력 트랜지스터 양쪽 모두를 위한 게이트 전극을 형성하는 패터닝된 도체층(patterned conductive layer)을 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  3. 제2항에 있어서, 상기 기판과 상기 반도체 층은 단결정 실리콘인 것을 특징으로 하는 고 전압 전력 트랜지스터.
  4. 제2항에 있어서, 상기 기판은 단결정 실리콘이고 상기 반도체 층은 다결정 실리콘인 것을 특징으로 하는 고 전압 전력 트랜지스터.
  5. 제2항에 있어서, 상기 기판 위에 놓여 있는 상기 절연층과 상기 반도체 층의 제2 구간 위에 놓여 있는 상기 절연층은 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 이산화물과 실리콘 질화물의 혼합물로 이루어진 것을 특징으로 하는 고 전압 전력 트랜지스터.
  6. 고 전압 전력 트랜지스터에 있어서, 절연체-상의-반도체(SOI) 트랜지스터, 및 상기 SOI 트랜지스터에 접속된 벌크 반도체 드레인 드리프트 영역을 포함하며, 상기 SOI 트랜지스터는, P형 반도체 재료로 된 기판; 상기 기판위에 놓여 있는 절연층; 상기 절연층 위에 놓여 있고, 상기 SOI 트랜지스터와 상기 고 전압 전력 트랜지스터 양쪽 모두의 소스를 형성하는 N+형 반도체 재료로 된 제1 구간, 채널을 형성하는 N형 또는 P 형 반도체 재료 중 어는 한 재료로 된 제2 구간, 및 드레인을 형성하는 N+형 반도체 재료로 된 제3 구간의 3개 구간을 갖는 반도체 층 상기 반도체 층의 상기 채널 구간 위에 놓여있는 제 2 절연층; 및 상기 반도체 층의 상기 채널 구간 상부의 상기 제 2 절연층 위에 놓여 있고, 상기 SOI 트랜지스터와 상기 고 전압 전력 트랜지스터 양쪽 모두를 위한 게이트 전극을 형성하는 패터닝된 도체층을 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  7. 고 전압 전력 트랜지스터에 있어서, 절연체-상의-반도체(SOI) 트랜지스터; 및 상기 SOI 트랜지스터에 접속된 벌크 반도체 드레인 드리프트 영역을 포함하며, 상기 드레인 드리프트 영역은, 반도체 재료로 된 기판; 드리프트 영역이 형성되는, 상기 기판내의 확산층; 상기 드리프트 영역에서보다 높은 도핑 농도를 가지며, 드레인 접촉 영역이 형성되는, 상기 드리프트 영역 내부의 제1 확산층; 상기 드리프트 영역에서보다 높은 도핑 농도를 가지며, 드레인 드리프트 영역 접촉부가 형성되는 상기 드리프트 영역 내부에 상기 제1 확산층과 이격되어 있는 제2 확산층; 상기 드리프트 영역 내부의 상기 제1 및 제2 확산층에 하향 접촉하기 위한 개구부를 구비한, 상기 드레인 드리프트 영역 상에 배치된 패터닝된 절연층; 및 상기 드리프트 영역 내부의 상기 제2 확산층과 상기 SOI 트랜지스터의 드레인 양쪽 모두와의 전기적 접촉을 이루는 패터닝된 도체층을 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  8. 제7항에 있어서, 상기 기판은 P형 반도체 재료이고, 상기 드리프트 영역은 N형 반도체 재료이며, 상기 드리프트 영역 내부의 상기 제1 및 제2 확산층 모두는 N+형 반도체 재료인 것을 특징으로 하는 고 전압 전력 트랜지스터.
  9. 제8항에 있어서, 상기 P형 기판 도핑 농도, 상기 N형 드리프트 영역이 깊이, 및 도핑 프로필은, 드리프트 영역이 고전압 전력 트랜지스터의 정격 항복 전압에서 또는 그 이전에 완전히 공핍되도록 RESURF (REduced SURface Field)설계 원리에 따라 설계되는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  10. 고 전압 전력 트랜지스터에 있어서, 절연체-상의-반도체(SOI) 트랜지스터, 및 상기 SOI 트랜지스터에 접속된 벌크 반도체 드레인 드리프트 영역을 포함하며, 상기 드레인 드리프트 영역은, 반도체 재료로 된 기판; 드리프트 영역이 형성되는, 상기 기판내의 확산층; 상기 드리프트 영역에서보다 높은 도핑 농도를 가지며, 드레인 접촉 영역이 형성되는, 상기 드리프트 영역 내부의 제1 확산층; 상기 드리프트 영역에서보다 높은 도핑 농도를 가지며, 드레인 드리프트 영역 접촉부가 형성되는 상기 드리프트 영역 내부에 상기 제1 확산층과 이격되어 있는 제2 확산층; 상기 드리프트 영역 내부의 제1 및 제2 확산층에 하향 접속하기 위한 개구부를 구비한, 상기 드레인 드리프트 영역 상에 배치된 패터닝된 절연층; 및 상기 드리프트 영역 내부의 상기 제2 확산층과 상기 SOI 트랜지스터의 드레인 양쪽 모두와의 전기적 접촉을 이루기 위한 제1 구간, 및 드리프트 영역 내부의 상기 제1 및 제2 확산층 사이에 놓여 필드판을 형성하는 제2 구간의 2개의 구간을 갖는, 상기 패터닝된 절연층 위에 배치된 패터닝된 도체층을 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  11. 제10항에 있어서, 상기 기판은 P형 반도체 재료이고, 상기 드리프트 영역은 N형 반도체 재료이며, 상기 드리프트 영역 내부의 상기 제1 및 제2 확산층은 N+형 반도체 재료인 것을 특징으로 하는 고 전압 전력 트랜지스터.
  12. 제10항에 있어서, 상기 도전층은 상기 SOI 트랜지스터의 소스, 게이트, 또는 드레인 단자 중 어느 한 단자에 전기적으로 접속되거나, 상기 고 전압 전력 장치의 드레인 단자의 전위보다 낮은 전위로 유지되는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  13. 제10항에 있어서, 상기 P형 기판 도핑 농도, 상기 N형 드리프트 영역이 깊이 및 도핑 프로필은, 상기 드리프트 영역이 상기 고전압 전력 트랜지스터의 정격 항복 전압에서 또는 그 이전에 완전히 공핍되도록 RESURF 설계 원리에 따라 설계되는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  14. 소스와 기판 사이가 전기적으로 절연된 고 전압 전력 트랜지스터에 있어서, 드레인 접촉부와 상호 접속 접촉부를 가지며, 반도체 기판 내에 형성된 드레인 드리프트 영역, 상기 기판 상에 놓은 절연층 상에 형성되며, 소스 접촉부, 게이트 접촉부 및 상기 드레인 드리프트 영역의 상호 접속 접촉부를 접속된 드레인 상호 접속부를 구비한 횡형 SOI MOS 트랜지스터를 포함하는 것을 특징으로 하는 고 전압 전력 트랜지스터.
  15. 소스와 기판으로부터 절연된 고 전압 전력 트랜지스터를 구비한 하이 측 드라이버(high side driver) 구조에 있어서, 전원에 접속된 드레인 접촉부와 상호 접속 접촉부를 가지며, 반도체 기판 내에 형성된 드레인 드리프트 영역, 부하에 접속된 소스 접촉부, 제어 회로에 접속된 게이트 접촉부, 및 상기 드레인 드리프트 영역의 상호 접속 접촉부를 접속된 드레인 상호 접속부를 갖는 횡형 SOI MOS 트랜지스터를 포함하는 것을 특징으로 하는 하이 측 드라이버 구조.
KR1019930004649A 1992-03-26 1993-03-25 고전압전력트랜지스터및그제조방법 KR100301918B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US85787592A 1992-03-26 1992-03-26
ID857,875 1992-03-26
US857,875 1992-03-26

Publications (2)

Publication Number Publication Date
KR930020739A KR930020739A (ko) 1993-10-20
KR100301918B1 true KR100301918B1 (ko) 2001-10-22

Family

ID=25326914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930004649A KR100301918B1 (ko) 1992-03-26 1993-03-25 고전압전력트랜지스터및그제조방법

Country Status (5)

Country Link
US (1) US5338965A (ko)
EP (1) EP0562271B1 (ko)
JP (1) JP3393148B2 (ko)
KR (1) KR100301918B1 (ko)
DE (1) DE69316256T2 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0610599A1 (en) * 1993-01-04 1994-08-17 Texas Instruments Incorporated High voltage transistor with drift region
JPH07254706A (ja) * 1993-11-29 1995-10-03 Texas Instr Inc <Ti> 高電圧デバイス構造およびその製造方法
US5777363A (en) * 1993-11-29 1998-07-07 Texas Instruments Incorporated Semiconductor device with composite drift region
US5510275A (en) * 1993-11-29 1996-04-23 Texas Instruments Incorporated Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material
US5382818A (en) * 1993-12-08 1995-01-17 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode
JP2790050B2 (ja) * 1994-08-17 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5734180A (en) * 1995-06-02 1998-03-31 Texas Instruments Incorporated High-performance high-voltage device structures
EP0747961A3 (en) * 1995-06-07 1998-11-11 STMicroelectronics, Inc. Zero-power SRAM with patterned buried oxide isolation
US5719423A (en) * 1995-08-31 1998-02-17 Texas Instruments Incorporated Isolated power transistor
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
TW360982B (en) * 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
US5854113A (en) * 1996-11-01 1998-12-29 Electronics And Telecommunications Research Institute Method for fabricating power transistor using silicon-on-insulator (SOI) wafer
TW351001B (en) * 1997-05-03 1999-01-21 United Microelectronics Corp High-density transistor and the manufacturing method
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US5877048A (en) * 1998-03-23 1999-03-02 Texas Instruments--Acer Incorporated 3-D CMOS transistors with high ESD reliability
US6498372B2 (en) 2001-02-16 2002-12-24 International Business Machines Corporation Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131705B4 (de) * 2001-06-29 2010-03-18 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131704A1 (de) 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
DE10131707B4 (de) * 2001-06-29 2009-12-03 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung
US6551937B2 (en) 2001-08-23 2003-04-22 Institute Of Microelectronics Process for device using partial SOI
US6569729B1 (en) * 2002-07-19 2003-05-27 Taiwan Semiconductor Manufacturing Company Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application
DE10250832B4 (de) 2002-10-31 2010-02-11 Infineon Technologies Ag MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors
DE10345347A1 (de) 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
DE102004005948B4 (de) * 2004-02-02 2009-04-02 Atmel Germany Gmbh MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur
JP5151087B2 (ja) * 2005-11-01 2013-02-27 株式会社デンソー 半導体装置およびその製造方法
KR100790247B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 Ｌｄｍｏｓ 트랜지스터 및 이의 제조 방법
US7829947B2 (en) * 2009-03-17 2010-11-09 Alpha & Omega Semiconductor Incorporated Bottom-drain LDMOS power MOSFET structure having a top drain strap
US20120105095A1 (en) * 2010-11-03 2012-05-03 International Business Machines Corporation Silicon-on-insulator (soi) body-contact pass gate structure
US9041105B2 (en) 2012-07-20 2015-05-26 International Business Machines Corporation Integrated circuit including transistor structure on depleted silicon-on-insulator, related method and design structure
US9660074B2 (en) 2014-08-07 2017-05-23 Texas Instruments Incorporated Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56142673A (en) * 1980-04-09 1981-11-07 Nec Corp Semiconductor device
US5081473A (en) * 1990-07-26 1992-01-14 Xerox Corporation Temperature control transducer and MOS driver for thermal ink jet printing chips

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1228935A (en) * 1983-12-23 1987-11-03 Sony Corp SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE
US4763183A (en) * 1984-08-01 1988-08-09 American Telephone And Telegraph Co., At&T Bell Laboratories Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method
US4786952A (en) * 1986-07-24 1988-11-22 General Motors Corporation High voltage depletion mode MOS power field effect transistor
US5113236A (en) * 1990-12-14 1992-05-12 North American Philips Corporation Integrated circuit device particularly adapted for high voltage applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56142673A (en) * 1980-04-09 1981-11-07 Nec Corp Semiconductor device
US5081473A (en) * 1990-07-26 1992-01-14 Xerox Corporation Temperature control transducer and MOS driver for thermal ink jet printing chips

Also Published As

Publication number Publication date
EP0562271B1 (en) 1998-01-14
DE69316256T2 (de) 1998-08-06
EP0562271A1 (en) 1993-09-29
KR930020739A (ko) 1993-10-20
US5338965A (en) 1994-08-16
JP3393148B2 (ja) 2003-04-07
JPH06260652A (ja) 1994-09-16
DE69316256D1 (de) 1998-02-19

Similar Documents

Publication Publication Date Title
KR100301918B1 (ko) 고전압전력트랜지스터및그제조방법
EP0788660B1 (en) Semiconductor device of hv-ldmost type
US6130458A (en) Power IC having SOI structure
US6288424B1 (en) Semiconductor device having LDMOS transistors and a screening layer
JP4037472B2 (ja) グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路
US5411901A (en) Method of making high voltage transistor
CN1667838B (zh) 具有改进的开态电阻性能的横向绝缘栅fet结构
US6025237A (en) Methods of forming field effect transistors having graded drain region doping profiles therein
US6781195B2 (en) Semiconductor bidirectional switching device and method
JPH0357614B2 (ko)
KR20030005385A (ko) 전계 효과 트랜지스터의 구조 및 제조 방법
JPH0656888B2 (ja) 半導体装置
KR20000029578A (ko) 고 전압용 반도체 부품
US7180158B2 (en) Semiconductor device and method of manufacture
JP3393149B2 (ja) バルク・シリコン内に酸化物絶縁ソースおよびｒｅｓｕｒｆドリフト領域を持つ高電圧構造
US6525392B1 (en) Semiconductor power device with insulated circuit
US20040164346A1 (en) Power switching transistor with low drain to gate capacitance
KR100245303B1 (ko) 바이 모스형 전력 반도체 소자 및 그의 제조방법
US20230246068A1 (en) Field effect transistor having a dielectric structure
JP3191285B2 (ja) 半導体装置及びその製造方法
EP0580256A1 (en) Semiconductor device for high voltages
KR19980035251A (ko) 이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120530

Year of fee payment: 12

EXPY Expiration of term