DE102004005948B4 - MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur - Google Patents

MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur Download PDF

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Abstract

MOS-Transistor (12) mit einem Source-Gebiet (20), einem Gate-Bereich (22), einem Drain-Gebiet (24) und einer Driftregion (26, 28) in einem SOI-Wafer (10), wobei der SOI-Wafer (10) eine Trägerschicht (14) aufweist, die eine isolierende Zwischenschicht (16) trägt und wobei die isolierende Zwischenschicht (16) eine aktive Halbleiterschicht (18) trägt, die in vertikaler Richtung vollständig durch die isolierende Zwischenschicht (16) von der Trägerschicht (14) getrennt ist und in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet (20), die Driftregion (26, 28) und das Drain-Gebiet (24) definieren, und wobei die aktive Halbleiterschicht (18) zumindest in einem Teil der Driftregion (26, 28) dicker ist als im Source-Gebiet (20), dadurch gekennzeichnet, dass sich die aktive Halbleiterschicht (18) in dem Teil (28) der Driftregion (26, 28), in dem die aktive Halbleiterschicht (18) dicker ist als im Source-Gebiet, (20) tiefer in die Trägerschicht (14) ausdehnt als im Source-Gebiet. (20).

Description

  • Die Erfindung betrifft einen MOS-Transistor (MOS = metal oxide semiconductor) mit einem Source-Gebiet, einem Gate-Bereich, einem Drain-Gebiet und einer Driftregion in einem SOI-Wafer (SOI = semiconductor an insulator), wobei der SOI-Wafer eine Trägerschicht aufweist, die eine isolierende Zwischenschicht trägt und wobei die isolierende Zwischenschicht eine aktive Halbleiterschicht trägt, in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet, die Driftregion und den Drain Bereich definieren, und wobei die aktive Halbleiterschicht zumindest in einem Teil der Driftregion dicker ist als im Source-Gebiet.
  • Die Erfindung betrifft ferner Verfahren zur Herstellung einer MOS-Transistorstruktur mit einem Source-Gebiet, einem Gate-Bereich, einem Drain-Gebiet und einer Driftregion in einem SOI-Wafer, wobei der SOI-Wafer eine Trägerschicht aufweist, die eine isolierende Zwischenschicht trägt und wobei die isolierende Zwischenschicht eine aktive Halbleiterschicht trägt, die in vertikaler Richtung vollständig durch die isolierende Zwischenschicht von der Trägerschicht getrennt ist und in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet, die Driftregion und das Drain-Gebiet definieren, und wobei die aktive Halbleiterschicht zumindest in einem Teil der Driftregion dicker ist als im Source-Gebiet.
  • Ein solcher gattungsgemäßer MOS-Transistor und ein Verfahren zur Herstellung einer solchen sind aus der US 2003/001209 A1 , der gattungsgemäßen US 6 346 451 B1 und der EP 0 786818 A2 bekannt. Die US 5 338 965 A zeigt ferner einen DMOS-Transistor, dessen Source- und Kanalgebiete auf Feldoxid liegen. Eine Resurf-Driftregion ist durch einen pn-Übergang vom Substratmaterial elektrisch isoliert. Da die Driftregion nicht dielektrisch isoliert ist, ergeben sich hohe Leckströme.
  • Ein DMOS-Transistor (DMOS = double diffused MOS) ist ein MOS-Transistor, dessen Kanal nicht ausschließlich durch photolithografische Prozesse, sondern durch Diffusionsprozesse erzeugt wird. Nach heutigem Verständnis zeichnet sich ein DMOS-Transistor gegenüber einem herkömmlichen CMOS Transistor (complementary metal-oxide semiconductor) dadurch aus, dass zwischen einer Kante eines Steuer-Gates und einem Drain-Bereich des Transistors eine Driftregion vorgesehen ist, d. h. eine Region, in der die Bewegung der Ladungsträger nur durch ein zwischen den gegenüberliegenden Enden der Region herrschendes elektrisches Feld bewirkt wird. In einem lateralen DMOS-Transistor (LDMOS Transistor) erstreckt sich die Driftregion in lateraler Richtung, zwischen der Kante des Steuer-Gates und dem davon in lateraler Richtung entfernten Drain-Bereich.
  • Aus der US 5,481,126 A ist ein seitliches, laterales Wachstum in einen Trench (Graben) bekannt, dessen Boden mit Oxid bedeckt ist. Nachteilig ist bei diesem bekannten Verfahren, dass bei der fertigen Struktur eine Verbindung zum Bulk-Wafer bestehen bleibt.
  • Aus der EP 1 049 156 A1 ist eine Struktur bekannt, bei der ein Trench mit Oxid umgeben ist. Der Trench wird durch einen ELO_Prozess (ELO = epitaxial lateral overgrowth) mit Hilfe einer Saat gefüllt, die im Boden des Trenches durch Öffnen der Oxid-Schicht erzeugt wurde. Dabei versteht man unter einer Saat eine Oberflächenstruktur eines Einkristalls, an der sich Atome bei dem ELO-Prozess anlagern und dabei die Kristallorientierung des Einkristalls übernehmen. Anschließend wird die Saat-Öffnung durch einen Trench verschlossen. Dies ist eine aufwendige und platzraubende Struktur. Es können nur voneinander isolierte SOI-Inseln hergestellt werden.
  • Nach der In US 6 204 098 B1 werden isolierte Inseln durch epitaktisches Aufwachsen erzeugt. Als Saat dient die aktive Siliziumschicht des SOI-Wafers. Auch hier lassen sich nur isolierte Inseln gleicher Höhe erzeugen.
  • In der US 5,686,755 A wird ein DMOS-Transistor vorgestellt, dessen Source und Kanalgebiete auf vergrabenem Oxid liegen. Die Resurf-Driftzone (Resurf = reduced surface field) ist mittels pn-Übergang vom Substratmaterial elektrisch isoliert. Da die Driftzone nicht dielektrisch isoliert ist, ergeben sich hohe Leckströme.
  • Unter einer BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemein integrierte Schaltungen und deren Herstellungsverfahren verstanden, bei denen Hochspannungs-DMOS-Fähigkeiten mit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chip vereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispiel einer Niederspannung, während unter einer Hochspannung in diesem Zusammenhang Werte von bis zu mehr als hundert Volt verstanden werden. DMOS-Transistoren finden als Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischen dem Drain-Bereich und dem Source-Bereich des Transistors angelegt werden kann.
  • Im Gegensatz zur Bipolartechnik gibt es bei MOS-Technologien einen systematischen Zugang zur Strukturverkleinerung durch Skalierung des Längenmaßstabs für die Bauelementabmessungen. Wichtige elektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondern vom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeit können im Prinzip alle Längen und Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor k verkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.
  • Das skalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mit vertikaler SOI-Isolierung wird jedoch von zwei sich widersprechenden Anforderungen beschränkt. Um Leckströme bei hohen Temperaturen zu minimieren, sollte im CMOS-Teil die aktive Siliziumdicke sehr dünn sein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen. In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegen dicker sein, um die Spannungsfestigkeit zu erhöhen.
  • Dadurch, dass die aktive Schicht in vertikaler Richtung vollständig durch die isolierende Zwischenschicht von der Trägerschicht getrennt ist, tritt ein Anwachsen von Leckströmen, wie es bei einer skalierenden Verringerung der Strukturbreite zu erwarten ist, nicht oder zumindest nur in einem verringerten Umfang auf.
  • Bei den eingangs genannten Schriften US 2003/001209A1 , US 6 346 451 B1 und EP 0 786 828 A2 führt die größere Dicke der aktiven Halbleiterschicht in dem Teil der Driftregion zu Stufen unterschiedlicher Höhe auf der Oberfläche der Halbleiterstruktur was die Weiterverarbeitung der Halbleiterstruktur erschwert.
  • Vor diesem Hintergrund besteht die Aufgabe der Erfindung in der Angabe eines MOS-Transistors, der sich besser weiterverarbeiten lässt und eines Verfahrens zu seiner Herstellung.
  • Diese Aufgabe wird bei einem MOS-Transistor der eingangs genannten Art dadurch gelöst, dass sich die aktive Halbleiterschicht in dem Teil der Driftregion, in dem die aktive Halbleiterschicht dicker ist als im Source-Gebiet, tiefer in die Trägerschicht ausdehnt als im Source-Gebiet.
  • Bei dieser Ausgestaltung wird die größere Dicke gewissermaßen innerhalb des Wafers erzeugt, so dass der Wafer auch bei unterschiedlichen dicken aktiven Bereichen eine planare Oberfläche beibehalten kann.
  • Ferner wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass in einem als Startmaterial dienenden SOI-Wafer mit einer aktiven Schicht erster Dicke ein Graben erzeugt wird, der eine anfänglich planare isolierende Zwischenschicht durchschneidet, eine isolierenden Zwischenschicht auf Ränder und Boden des Grabens aufgebracht wird, die isolierende Zwischenschicht wenigstens in einem Bereich der Grabenränder, der die aktive Schicht schneidet, entfernt wird und der Graben mit einer aktiven Halbleiterschicht gefüllt wird, die dicker als die aktive Halbleiterschicht im Source-Gebiet ist.
  • Durch diese Merkmale, insbesondere durch unterschiedlich dicke aktive Halbleiterschichten (z. B. Siliziumbereiche) im SOI-Wafer, lassen sich CMOS-Transistoren und DMOS-Transistoren innerhalb eines SOI-Wafers unabhängig voneinander optimieren ohne die Planarität der Oberfläche aufzugeben. Die größere Dicke in der Driftregion des DMOS-Transistors verbessert die Spannungsfestigkeit und die im Vergleich kleinere Dicke im Bereich des Source-Gebietes entspricht der Dicke im übrigen Wafer außerhalb der Driftregionen. Durch die kleinere Dicke außerhalb der Driftregionen lassen sich Leckströme von CMOS-Transistoren in der BCDMOS-Struktur verringern. Dadurch lassen sich neben den DMOS-Strukturen auch Low Power CMOS-Strukturen erzeugen.
  • Bevorzugt ist auch, dass die aktive Halbleiterschicht an einer Oberfläche eine planare Struktur aufweist.
  • Eine planare Struktur lasst sich leichter weiterverarbeiten als eine Struktur, die Stufen unterschiedlicher Höhe besitzt. So lassen sich zum Beispiel metallische Kontaktierungen einfacher und zuverlässiger auf planare Strukturen aufbringen.
  • Ferner ist bevorzugt, dass ein Übergang von einer ersten Dicke der aktiven Schicht in dem Source-Gebiet zu einer zweiten Dicke in dem Teil der Driftregion, in dem die aktive Halbleiterschicht dicker ist als im Source-Gebiet, sprungartig erfolgt.
  • Ein solcher sprungartiger Übergang lässt sich einfach durch Maskenschritte und Ätzschritte herstellen.
  • Bevorzugt ist auch, dass ein Übergang von einer ersten Dicke der aktiven Schicht in dem Source-Gebiet zu einer zweiten Dicke in dem Teil der Driftregion, in dem die aktive Halbleiterschicht dicker ist als im Source-Gebiet, stetig erfolgt.
  • Durch einen solchen stetigen Übergang können Feldstärkeüberhöhungen an Kanten der Driftzone verringert werden.
  • Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass der stetige Übergang parallel zu einer (111)-Kristallebene der aktiven Halbleiterschicht erfolgt.
  • In diesem Fall ergibt sich bei einem Epitaxieschritt ein bevorzugtes Wachstum in lateraler Richtung, so dass die Struktur problemlos ohne Hohlräume aufgefüllt werden kann.
  • Bevorzugt ist auch, dass das aktive Halbleitermaterial in dem Teil der Driftregion, in dem die aktive Halbleiterschicht dicker ist als in dem Source-Gebiet, einen lateralen Dotierstoffkonzentrationsgradienten aufweist.
  • Dieses Ausgestaltung erlaubt eine Optimierung der elektrischen Eigenschaften der Driftzone, beispielsweise eine Optimierung des Resurf-Effektes.
  • Eine weitere bevorzugte Ausgestaltung zeichnet sich durch zumindest bereichsweise einkristallines Silizium als Ausgangsmaterial der aktiven Halbleiterschicht aus.
  • Silizium besitzt ein kubisches Kristallsystem mit einer (111)-Ebene und ist daher besonders für eine laterale Epitaxie zur Erzeugung der größeren Dicke des aktiven Bereiches der Driftzone geeignet.
  • Mit Blick auf Ausgestaltungen des Verfahrens ist bevorzugt, dass das Füllen des Grabens durch selektives epitaktisches, laterales Überwachsen (epitaxial lateral overgrowth ELO) erfolgt.
  • Selektiv bedeutet, dass beim epitaktischen Wachstum die Prozessparameter so eingestellt sind, dass das Wachstum nur von freiliegendem, einkristalline Halbleitermaterial ausgeht. An den Stellen, an denen sich andere Oberflächen befinden, zum Beispiel Oxid- oder Nitrid-Flächen, findet keine Abscheidung statt. Dieser Umstand erleichtert die nachfolgende Planarisierung durch bessere Gleichmäßigkeit und kürzere Prozesszeiten.
  • Bevorzugt ist auch, dass Bereiche der Grabenränder, die die aktive Schicht schneiden, als Saatöffnungen für das selektive epitaktische Überwachsen dienen.
  • Durch diese Ausgestaltung kann die vorhandene einkristalline Ausrichtung der dünnen aktiven Schicht im als Startmaterial dienenden SOI-Wafer beim Epitaxieprozess für die dicke Schicht übernommen werden. Unstetigkeiten der Gitterstruktur beim Übergang zwischen den aktiven Beeichen verschiedener Dicke, die die elektrischen Eigenschaften ungünstig beeinflussen könnten, werden dadurch vermieden.
  • Ferner ist bevorzugt, dass der ganze Graben durch das epitaktische Wachstum ausgefüllt wird und dass beim Wachstum entstehende Epitaxie-Pilze durch chemisch-mechanisches Polieren soweit entfernt werden, dass eine weitgehend planare Oberfläche der MOS-Transistor-Struktur entsteht.
  • Durch das komplette Ausfüllen des Grabens entsteht eine homogone einkristalline aktive Schicht größerer Dicke. Überschüssiges Wachstum in vertikaler Richtung ist unschädlich, da die bereits genannten Vorteile einer planaren Oberfläche durch das chemisch-mechanische Polieren erzeugt werden. Dies ermöglicht eine planare Struktur trotz unterschiedlicher Bereiche mit unterschiedlichen Dicken aktiver Halbleiterbereiche.
  • Bevorzugt ist auch, dass während der selektiven Epitaxie die Dotierung verändert wird.
  • Durch diese Ausgestaltung wird in der Driftregion ein frei einstellbares Dotierstoffkonzentrationsprofil mit der Folge erzeugt, dass sich die Durchbruchspannung (Spannungsfestigkeit) erhöhen und der Einschaltwiderstand verringern lässt.
  • Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
  • Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
  • Zeichnungen
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen, jeweils in schematischer Form:
  • 1 einen Schnitt durch eine DMOS-Struktur innerhalb einer nach der BCDMOS-Technologie erzeugten integrierten Schaltung;
  • 2 einen Schnitt durch einen als Startmaterial zur Erzeugung der integrierten Schaltung dienenden SOI.Wafer;
  • 3 den SOI-Wafer aus 2 nach einer Graben-Ätzung;
  • 4 den SOI-Wafer aus 3 nach einer Oxidation und einem Freilegen von Saatöffnungen;
  • 5 den SOI-Wafer aus 4 nach einem Epitaxieschritt;
  • 6 den SOI-Wafer aus 5 nach einer chemisch-mechanischen Planierung, und
  • 7 eine fertige DMOS-Struktur, wie sie sich durch weitere, übliche Prozessschritte aus dem SOI-Wafer nach 6 erzeugen lässt.
  • 1 zeigt einen Ausschnitt aus einem SOI-Wafer 10 mit einem MOS-Transistor 12. Der SOI-Wafer 10 besitzt eine Trägerschicht 14, die eine isolierende Zwischenschicht 16 trägt. Auf der isolierenden Zwischenschicht 16 ist eine aktive Halbleiterschicht 18 angeordnet. Der MOS-Transistor 12 weist Source-Gebiete 20, einen Gate-Bereich 22, ein Drain-Gebiet 24 und eine Driftregion 26, 28 auf. Source-Gebiete 20, die Driftregion 26, 28 und das Drain-Gebiet 24 zeichnen sich durch lateral jeweils unterschiedliche Dotierstoffkonzentrationen in der aktiven Halbleiterschicht 18 aus. Die aktive Halbleiterschicht 18 ist zumindest in einem Teil 28 der Driftregion 26, 28 dicker ist als im Source-Gebiet 20 und ist durch die darunterliegende, isolierende Zwischenschicht 16 in vertikaler Richtung vollständig dielektrisch gegen die Trägerschicht 14 isoliert. Teilgebiete von Source 20, Kanalbereich unter dem Gate-Bereich 22 und Driftregion 26, 28 erstrecken sich bis auf die darunterliegende isolierende Zwischenschicht (z. B. Oxidschicht) 16.
  • Bei einer Realisierung des MOS-Transistors 12 als NMOS-Transistor bestehen die Source-Gebiete 20 und das Drain-Gebiet 24 aus stark dotierten, n-leitenden Zonen in dem schwach dotierten p-leitenden Ausgangsmaterial der aktiven Halbleiterschicht 18. Bei einem komplementären PMOS-Transistor sind die Dotierungen vertauscht (Substrat n-leitend, Source, Drain vom p-Typ). Der Zwischenbereich zwischen den Sourcegebieten 20 und dem Drain-Gebiet 24 bildet einen Kanalbereich, der teilweise durch die Gate-Elektrode 30 abgedeckt wird. Die Gate-Elektrode 30 ist gegen die aktive Halbleiterschicht 18 durch ein Dielektrikum 32, beispielsweise aus Siliziumdioxid, isoliert.
  • Frühere MOS-Transistoren wiesen im Gate-Bereich 22 eine namensgebende Schichtfolge aus Metallelektrode (M), Oxid-Isolierung (O) und Halbleiterschicht (S) auf. Bei modernen MOS-Transistoren besteht die Gate-Elektrode 30 meist aus polykristallinem Silizium, das aufgrund einer hohen Dotierung eine gute Leitfähigkeit aufweist. Gate-Elektrode 30 und Trägerschicht 14 bilden im Kanalbereich einen Kondensator, dessen Ladung das elektrische Feld im Kanalbereich bestimmt. Über die Feldstärke werden die pn-Übergänge zwischen Source 20 und Kanalbereich und zwischen Drain 24 und Kanalbereich gesteuert, wodurch die Leitfähigkeit des Kanalbereichs gesteuert wird.
  • Ein in dem SOI-Wafer 10 erzeugter DMOS-Transistor als MOS-Transistor 12 zeichnet sich dadurch aus, dass sich die aktive Halbleiterschicht 18 in dem Teil 28 der Driftregion 26, 28, in dem die aktive Halbleiterschicht 18 dicker ist als im Source-Gebiet 20, tiefer in die Trägerschicht 14 ausdehnt als im Source-Gebiet 20. Dadurch weist die aktive Halbleiterschicht 18 an einer Oberfläche, also auf der Seite, die der Trägerschicht 14 nicht zugewandt ist, eine planare Struktur auf.
  • Der Übergang von einer ersten Dicke d1 der aktiven Halbleiterschicht 18 in dem Source-Gebiet 20 zu einer zweiten Dicke d2 in dem Teil 28, der Driftregion 26, 28, in dem die aktive Halbleiterschicht 18 dicker ist als im Source-Gebiet 20, kann sprungartig erfolgen. In der 1 ist jedoch eine Ausgestaltung dargestellt, bei der ein Übergang von der ersten Dicke d1 zu der zweiten Dicke d2 stetig erfolgt. Bevorzugt erfolgt der Übergang parallel zu einer (111)-Kristallebene der aktiven Halbleiterschicht 18, die zum Beispiel aus Silizium aus Ausgangsmaterial besteht.
  • Zur Verbesserung seiner elektrischen Eigenschaften kann das aktive Halbleitermaterial in dem Teil 28 der Driftregion 26, 28, in dem die aktive Halbleiterschicht 18 dicker ist als in dem Source-Gebiet 20, einen lateralen Dotierstoffkonzentrationsgradienten aufweisen.
  • Source-Gebiete 20 und Drain-Gebiet 24 werden an der Oberfläche des SOI-Wafers 10 durch mit einem Dielektrikum gefüllte Grabenstrukturen 34, zum Beispiel durch mit Siliziumdioxid gefüllte flach STI-Gräben (STI = shallow trench isolation) dielektrisch voneinander isoliert.
  • Im Folgenden wird unter Bezug auf die 2 bis 7 ein Ausführungsbeispiel eines erfindungsgemäßen Verfahrens erläutert. Dabei zeigt 2 einen SOI-Wafer 10 als Startmaterial. Der SOI-Wafer besteht zum größten Teil aus einer Trägerschicht 14 aus Halbleitermaterial, bevorzugt aus Silizium. Auf der Trägerschicht 14 ist eine vergrabene Oxidschicht 16, beispielsweise aus Siliziumdioxid angeordnet, die von einer dünnen Halbleiterschicht 18 aus aktivem Halbleitermaterial, beispielsweise aus schwach p-dotiertem einkristallinen Silizium besteht. Die dünne Halbleiterschicht 18 besitzt zunächst über der ganzen Breite des SOI-Wafers 10 die gleiche Dicke d1 und wird von einer dünnen Oxidschicht 32 geschützt. Eine Hartmaske 36, beispielsweise aus Siliziumnitrid, definiert eine Öffnung 38, in der in einem Ätzschritt ein Graben erzeugt wird.
  • 3 zeigt ein mögliches Ergebnis des Ätzschrittes. Ein Graben 40 durchschneidet die Oxidschicht, 32, die aktive Halbleiterschicht 18 und die Oxidschicht 16 und erstreckt sich in die Tiefe der Trägerschicht 14.
  • Anschließend werden Wände 42 und Boden 44 des Grabens mit einem sogenannten Liner-Oxid belegt. Unter einem Liner-Oxid versteht man eine dünne Oxidschicht. Auf das Liner-Oxid wird durch einen chemical vapor deposition Schritt (CVD) eine dickere Oxidschicht 46 mit einem Boden 48 und seitlichen Spacern 50 abgeschieden. Die Spacer 50 werden dann im Bereich der Schnittfläche des Grabens 40 mit den über der Trägerschicht liegenden Schichten 16, 18, 32, und 36 entfernt, beispielsweise durch einen Ätzprozess. Dabei erfolgt die Entfernung der Spacer 50 nur so weit, dass die Oxidschicht 16 des SOI-Wafers in Bereichen 52 mit den Spacer 50 eine durchgehende dielektrische Isolierung der Trägerschicht 14 gegen darüber und im Graben 40 liegende Bereiche ergibt. Das Ergebnis dieser Schrittfolge ist in der 4 dargestellt.
  • Durch das Entfernen der Spacer 50 in der Schnittfläche zwischen der aktiven Halbleiterschicht 18 und dem Graben 40 werden Saatflächen 54 in Form von Kristallebenen der einkristallinen Halbleiterschicht 18 erzeugt.
  • Ausgehend von diesen Saatflächen oder Saatöffnungen erfolgt anschließend ein Ausfüllen des Grabens 40 mit aktivem Halbleitermaterial durch einen ELO-Prozessshritt. Das Ergebnis dieses Prozessschrittes ist in der 5 dargestellt. Das epitaktische Wachstum wird solange aufrechterhalten, bis das aus den Saatöffnungen 54 herauswachsende Halbleitermaterial 56 den ganzen Graben ausfüllt. Eine dabei entstehende Wachstumsfuge 58 ist insbesondere bei einer symmetrischen Struktur, wie sie in den Figuren dargestellt ist, unproblematisch. Während der Epitaxie kann eine Dotierung erfolgen, die gleichmäßig ist oder aber ein laterales Dotierstoffkonzentrationsprofil aufweist. Bei dem Epitaxieschritt entstehende Epitaxiepilze 60 werden anschließend entfernt, beispielsweise durch chemisch-mechanisches Polieren (CMP).
  • Das Ergebnis eines solchen CMP-Schrittes ist in der 6 dargestellt. 6 stellt das Ausgangsprodukt für eine Realisierung eines DMOS-Transitors 12 in dem SOI-Wafer 10 dar. Dieses Ausgangsprodukt zeichnet sich durch eine aktive Halbleiterschicht mit Bereichen 56, 62 verschiedener Dicke d2, d1 aus. Die Bereiche 62 sind Teilbereiche der Halbleiterschicht 18 und in der 4 dargestellt.
  • Durch weitere, bekannte Prozessschritte wird eine MOS-Transistorstruktur, wie sie in 7 dargestellt ist, mit einem Source-Gebiet 20, einem Gate-Bereich 22, einem Drain-Gebiet 24 und einer Driftregion 26, 28 in dem SOI-Wafer 10 erzeugt, wobei ein Teil 26 der Driftregion 26, 28 in der ursprünglichen dünnen aktiven Halbleiterschicht 18 und der übrige Teil 28 der Driftregion 26, 28 in dem mit aktivem Halbleitermaterial 56 gefüllten Graben 40 liegt. Wie bereits erwähnt, bestehen die Source-Gebiete 20 und das Drain-Gebiet 24 bei einer Realisierung des MOS-Transistors als NMOS-Transistor aus stark dotierten, n-leitenden Zonen in dem schwach dotierten p-leitenden Ausgangsmaterial der aktiven Halbleiterschicht 18. Der Buchstabe P steht für die schwache p-Dotierung des Ausgangsmaterials. Die Teil-Driftregionen 26 mit der Dicke d1 und 28 mit der Dicke d2 sind elektrisch miteinander verbunden und ansonsten dielektrisch isoliert. Trotz der unterschiedlichen einkristallinen Siliziumschichtdicken d1 und d2 ist die Oberfläche des DMOS-Transistors weitgehend planar.
  • Das Source-Gebiet 20, die Driftregion 26, 28 und der Drain-Bereich 24 werden in der aktiven Halbleiterschicht 18 durch lateral unterschiedliche Dotierstoffkonzentrationen definiert. Dadurch wird ein planarer SOI-Wafer für eine BCDMOS Schaltung bereitgestellt, dessen aktive Halbleiterschicht 18 zumindest in einem Teil 28 der Driftregion 26, 28 dicker ist als im Source-Gebiet 20, wobei die aktive Halbleiterschicht durchgehend von der darunter liegenden Trägerschicht 14 durch eine durchgehende Oxidschicht 16 dielektrisch isoliert ist.
  • Bei BCDMOS-Strukturen mit vertikaler „Silicon an insulator"-Isolierung (SOI) kann bei solchen SOI-Wafern die aktive Siliziumdicke im Niederspannungs-CMOS-Teil sehr dünn sein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen. In der höheren Spannungen ausgesetzten DMOS-Driftregion ist dagegen eine dickere aktive Siliziumschicht vorhanden sein, die die Spannungsfestigkeit zu erhöht.

Claims (12)

  1. MOS-Transistor (12) mit einem Source-Gebiet (20), einem Gate-Bereich (22), einem Drain-Gebiet (24) und einer Driftregion (26, 28) in einem SOI-Wafer (10), wobei der SOI-Wafer (10) eine Trägerschicht (14) aufweist, die eine isolierende Zwischenschicht (16) trägt und wobei die isolierende Zwischenschicht (16) eine aktive Halbleiterschicht (18) trägt, die in vertikaler Richtung vollständig durch die isolierende Zwischenschicht (16) von der Trägerschicht (14) getrennt ist und in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet (20), die Driftregion (26, 28) und das Drain-Gebiet (24) definieren, und wobei die aktive Halbleiterschicht (18) zumindest in einem Teil der Driftregion (26, 28) dicker ist als im Source-Gebiet (20), dadurch gekennzeichnet, dass sich die aktive Halbleiterschicht (18) in dem Teil (28) der Driftregion (26, 28), in dem die aktive Halbleiterschicht (18) dicker ist als im Source-Gebiet, (20) tiefer in die Trägerschicht (14) ausdehnt als im Source-Gebiet. (20).
  2. MOS-Transistor (12) nach Anspruch 1, dadurch gekennzeichnet, dass die aktive Halbleiterschicht (18) an einer Oberfläche eine planare Struktur aufweist.
  3. MOS-Transistor (12) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Übergang von einer ersten Dicke (d1) der aktiven Schicht (18) in dem Source-Gebiet (20) zu einer zweiten Dicke (d2) in dem Teil (28) der Driftregion (26, 28), in dem die aktive Halbleiterschicht (18) dicker ist als im Source-Gebiet (20), sprungartig erfolgt.
  4. MOS-Transistor (12) nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass ein Übergang von einer ersten Dicke (d1) der aktiven Schicht (18) in dem Source-Gebiet (20) zu einer zweiten Dicke (d2) in dem Teil (28) der Driftregion (26, 28), in dem die aktive Halbleiterschicht (18) dicker ist als im Source-Gebiet (20), stetig erfolgt.
  5. MOS-Transistor (12) nach Anspruch 4, dadurch gekennzeichnet, dass der stetige Übergang parallel zu einer (111)-Kristallebene der aktiven Halbleiterschicht (18) erfolgt.
  6. MOS-Transistor (12) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass aktives Halbleitermaterial (56) in denn Teil (28) der Driftregion (26, 28), in dem die aktive Halbleiterschicht (18) dicker ist als in dem Source-Gebiet (20), einen lateralen Dotierstoffkonzentrationsgradienten aufweist.
  7. MOS-Transistor (12) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch zumindest bereichsweise einkristallines Silizium als Ausgangsmaterial der aktiven Halbleiterschicht (18).
  8. Verfahren zur Herstellung einer MOS-Transistorstruktur mit einem Source-Gebiet (20), einem Gate-Bereich (22), einem Drain-Gebiet (24) und einer Driftregion (26, 28) in einem SOI-Wafer (10), wobei der SOI-Wafer (10) eine Trägerschicht (14) aufweist, die eine isolierende Zwischenschicht (16) trägt und wobei die isolierende Zwischenschicht (16) eine aktive Halbleiterschicht (18) tragt, in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet (20), die Driftregion (26, 28) und das Drain-Gebiet (24) definieren, und wobei die aktive Halbleiterschicht (18) zumindest in einem Teil (28) der Driftregion dicker ist als im Source-Gebiet, dadurch gekennzeichnet, dass in einem als Startmaterial dienenden SOI-Wafer (10) mit einer aktiven Schicht (18) erster Dicke (d1) ein Graben (40) erzeugt wird, der eine anfänglich planare isolierende Zwischenschicht (16) durchschneidet, eine isolierenden Zwischenschicht (46) auf Wände (42) und Boden (44) des Grabens (40) aufgebracht wird, die isolierende Zwischenschicht (46) wenigstens in einem Bereich der Wände (42), der die aktive Schicht (18) schneidet, entfernt wird und der Graben (40) mit einer aktiven Halbleiterschicht (56) gefüllt wird, die dicker als die aktive Halbleiterschicht (18) im Source-Gebiet (20) ist.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das Füllen des Grabens (40) durch selektives epitaktisches, laterales Überwachsen (ELO) erfolgt.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass Bereiche der Wände (42) des Grabens (40), die die aktive Schicht (18) schneiden, als Saatöffnungen (54) für das selektive epitaktische Überwachsen dienen.
  11. Verfahren nach wenigstens einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der ganze Graben (40) durch das epitaktische Wachstum ausgefüllt wird und dass beim Wachstum entstehende Epitaxie-Pilze (60) durch chemisch-mechanisches Polieren soweit entfernt werden, dass eine weitgehend planare Oberfläche der MOS-Transistor-Struktur entsteht.
  12. Verfahren nach wenigstens einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass während der selektiven Epitaxie die Dotierung verändert wird.
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