DE102013101162B4 - Tunnel-Feldeffekttransistor, Halbleitervorrichtung und Verfahren - Google Patents

Tunnel-Feldeffekttransistor, Halbleitervorrichtung und Verfahren Download PDF

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Abstract

Tunnel-Feldeffekttransistor (TFET), der folgendes umfasst: ein Gate (308), das eine planare Gate-Kontaktfläche (403), die parallel zu einer Oberfläche eines Halbleitersubstrats (100) ist, aufweist; einen Source-Bereich (904); und einen Drain-Bereich (206) mit einer Drain-Kontaktfläche (506), wobei die Drain-Kontaktfläche (506) koplanar mit der Gate-Kontaktfläche (403) ist, wobei der Source-Bereich (904) und ein Teil des Drain-Bereichs (206) auf entgegengesetzten Seiten eines Stumpfes (202) ausgebildet sind und der Stumpf (202) aus dem Halbleitersubstrat (100) ausgebildet ist, wobei das Gate (308) einen Anteil des Stumpfes (202) umgibt.

Description

  • HINTERGRUND
  • Die Halbleiter-Schaltkreisbranche hat in den vergangenen mehreren Jahrzehnten ein schnelles Wachstum erlebt. Technischer Fortschritt in Halbleitermaterial und -design haben zunehmend kleinere und komplexere Schaltkreise hervorgebracht. Die Fortschritte in Material und Design wurden möglich gemacht, indem die Techniken, die mit Verarbeitung und Herstellung verknüpft sind, ebenfalls einem technischen Fortschritt unterworfen waren. Im Verlauf der Entwicklung von Halbleitern hat die Anzahl von untereinander verbundenen Vorrichtungen pro Flächeneinheit zugenommen, indem sich die Größe der kleinsten Komponenten, die zuverlässig hergestellt werden können, verringert hat. Während sich die Größe der kleinsten Komponenten verringert hat, haben sich jedoch viele Schwierigkeiten vergrößert. Wenn Merkmale näher zusammen rücken, kann Stromverlust (”Leakage”) deutlicher bemerkbar werden, Signale können sich leichter kreuzen und der Leistungsverbrauch kann zu einem schweren Problem werden. Die Halbleiter-Schaltkreisbranche hat viele Entwicklungen in dem Bemühen hervorgebracht, den Verlauf der Verkleinerung fortzusetzen. Eine der Entwicklungen besteht in dem möglichen Ersetzen oder Ergänzen des herkömmlichen MOS-Feldeffekttransistors durch den Tunnel-Feldeffekttransistor (FET).
  • Der Artikel ”Strained Tunnel FETs with record Ion: First demonstration of ETSOI TFETs with SiGe channel and RSD”, Villalon, A. et al, symposium an VLSI technology digest of technical papers, 12–14, June 2012, S. 49–50, offenbart einen Tunnel-Feldeffekt-Transistor mit einer Gate-Kontaktfläche, die erhöht in Bezug auf einen Source-Bereich und einen Drain-Bereich angeordnet ist und die zwischen dem Source- und dem Drain-Bereich liegt. Aus dem Artikel „Steep Subthreshold Slope n- and p-type Tunnel-FET Devices for Low-Power and Energy-Efficient Digital Circuits”, Khatami et al, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, No. 11, November 2009, S. 2752–2761, ist ein T-FET mit einer zylindrischen Gate-Struktur bekannt, wobei die Gate-Struktur über einer auf einem Substrat ausgebildeten Oxidschicht ausgebildet ist und innerhalb des Substrats ein Drain-Bereich ausgebildet ist.
  • US 5 136 350 A offenbart einen MOSFET mit einem vorstehenden, T-förmigen Halbleiterabschnitt und ein Verfahren zu dessen Herstellung. Der MOSFET umfasst einen Halbleiterkörper mit einem ersten Diffusionsbereich eines ersten Leitfähigkeitstyps, einen T-förmigen Halbleiterabschnitt, der von dem Halbleiterkörper vorsteht, einen Gateisolatorfilm, der auf einer Oberfläche des T-förmigen Abschnitts ausgebildet ist, und eine Gateelektrode, die auf dem Gateisolatorfilm ausgebildet ist.
  • Tunnel-FETs sind vielversprechende Vorrichtungen, die eine weitere Verringerung der Versorgungsspannung ermöglichen, ohne Restströme (sog. ”off-state leakage currents”) aufgrund ihres unter-60mV/dec Vorschwellenwert-Ausschlags (Subthreshold Swing) wesentlich zu erhöhen. Bestehende Tunnel-FETs waren jedoch nicht in jeder Hinsicht zufriedenstellend.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung betrifft einen Tunnel-Feldeffekttransistor (TFET) gemäß Anspruch 1.
  • Hier kann die Drain-Kontaktfläche durch eine obere Fläche einer angehobenen Plattform gebildet sein, die beispielsweise epitaktisch auf einer Oberfläche des Halbleitersubstrats gezogen wird.
  • In einer oder mehreren der vorgenannten Ausführungen kann der Transistor weiter eine dielektrische Schicht umfassen, die zwischen dem Gate und dem Source- und dem Drain-Bereich angeordnet ist, wobei das Gate einen Teil des Source-Bereichs und einen Teil des Drain-Bereichs überlappt, wobei der überlappte Teil des Source-Bereichs einen Umfang aufweist, der kleiner als der Umfang des überlappten Teils des Drain-Bereichs ist.
  • In einer oder mehreren der vorgenannten Ausführungen kann der Transistor weiter einen Gate-Kontakt, der mit der Gate-Kontaktfläche verbunden ist, und einen Drain-Kontakt, der mit der Drain-Kontaktfläche verbunden ist, aufweisen, wobei der Gate- und der Drain-Kontakt eine gleiche Höhe aufweisen. Die vorgenannte dielektrische Schicht umfasst vorzugsweise eine Grenzschicht und eine Hohe-Dielektrizitätskonstante-Schicht.
  • In einer oder mehreren der vorgenannten Ausführungen kann der Gate-Kontakt das Gate in einem Bereich des Gates berühren, der von einer Oberfläche eines Halbleitersubstrats durch eine dielektrische Schicht getrennt ist, wobei die dielektrische Schicht keine dielektrische Gate-Schicht ist.
  • Die vorliegende Erfindung sieht auch eine Halbleitervorrichtung gemäß Anspruch 5 vor.
  • Hier ist die Source des n-TFET vorzugsweise mit p-Dotierungsmitteln dotiert und der Drain des n-TFET ist mit n-Dotierungsmitteln dotiert. Die Gate-Kontaktfläche kann parallel zu der Oberfläche des Substrats sein und die Tunnel-Steuerfläche und der Teil des Drains können koaxial sein.
  • In einer oder mehreren der vorgenannten Ausführungen kann die Halbleitervorrichtung weiter einen p-TFET aufweisen, der folgendes umfasst: eine zusätzliche Source, ein zusätzliches Gate, das eine zusätzliche Gate-Kontaktfläche aufweist; und einen zusätzlichen Drain, wobei ein Teil des zusätzlichen Drains über das Substrat angehoben ist, damit es eine Drain-Kontaktfläche aufweist, die im Wesentlichen koplanar mit der zusätzlichen Gate-Kontaktfläche ist.
  • Hier ist die zusätzliche Source des p-TFET vorzugsweise mit n-Dotierungsmitteln dotiert und der zusätzliche Drain des p-TFET ist vorzugsweise mit p-Dotierungsmitteln dotiert.
  • In einer oder mehreren der vorgenannten Ausführungen kann die Halbleitervorrichtung weiter beispielsweise ein Flacher-Graben-Isoliermerkmal zwischen dem n-TFET und dem p-TFET aufweisen.
  • Die vorliegende Erfindung betrifft weiter ein Verfahren zum Ausbilden eines Feldeffekttransistors gemäß Anspruch 8.
  • In einer Ausführung kann dieses Verfahren weiter beispielsweise das Ausbilden von elektrischen Kontakten zu dem Gate, dem Drain und der Source umfassen, so dass ein erster elektrischer Kontakt mit der Gate-Kontaktfläche verbunden ist und ein zweiter elektrischer Kontakt mit der Drain-Kontaktfläche verbunden ist, wobei der erste und der zweite elektrische Kontakt eine gleiche Höhe aufweisen.
  • In einer oder mehreren der vorgenannten Ausführungen kann das Ausbilden des Drains in dem unteren Teil des kegelstumpfförmigen Vorsprungs das Dotieren eines Teils des Substrats durch eine Abschirmschicht umfassen, um einen dotierten Teil zu erzeugen, wobei die Abschirmschicht es Dotierungsmitteln ermöglicht, durch das Substrat zu gelangen, wo die Abschirmschicht parallel zu der Oberfläche des Substrats ist. Hier kann das Ausbilden des Drains in dem unteren Teil des kegelstumpfförmigen Vorsprungs weiter beispielsweise folgendes umfassen: das epitaktische Aufziehen des angehobenen Teils auf der Oberfläche des Substrats über dem dotierten Bereich; Dotieren des angehobenen Teils mit einer gleichen Art von Dotierungsmitteln, die verwendet werden, um den dotierten Teil zu dotieren; und Aktivieren der Dotierungsmitteln in dem dotierten Teil und dem angehobenen Teil durch ein Ausheilverfahren. Das Verfahren kann weiter das Verbinden des dotierten Teils und des angehobenen Teils durch ein Diffusionsverfahren umfassen.
  • In einer oder mehreren der vorgenannten Ausführungen kann das Ausbilden des Drain in dem unteren Teil des kegelstumpfförmigen Vorsprungs weiter das Dotieren von Teilen der Oberfläche des Substrats mit Dotierungsmitteln; das Anheben der Dotierungsmitteln aus den dotierten Teilen durch ein Diffusionsverfahren in den kegelstumpfförmigen Vorsprung umfassen, so dass die Dotierungsmittel höher als eine untere Ebene der Tunnel-Steuerfläche des Gates liegen, wobei ein Teil des kegelstumpfförmigen Vorsprungs von dem Gate umgeben ist.
  • In einer oder mehreren der vorgenannten Ausführungen umfasst das Ausbilden der Source in dem oberen Teil des kegelstumpfförmigen Vorsprungs vorzugsweise das Dotieren des oberen Teils des kegelstumpfförmigen Vorsprungs, wobei ein undotierter Bereich des Substrats zwischen der Source und dem Drain verbleibt.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen im technischen Gebiete verschiedene Merkmale der Figuren nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Deutlichkeit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1A–1S sind Querschnitte eines Halbleitersubstrats, das verschiedenen Verfahren unterzogen wird, um einen n-Tunnel-FET und einen p-Tunnel-FET gemäß verschiedenen Ausführungen der vorliegenden Offenbarung auszubilden.
  • 2 ist ein Flussdiagramm eines Verfahrens zu Herstellung eines Tunnel-FETs mit einer angehobenen Drain-Struktur gemäß verschiedenen Ausführungen der vorliegenden Offenbarung.
  • Die verschiedenen Merkmale, die in den Figuren, die oben kurz beschrieben sind, offenbart sind, werden dem Fachmann beim Lesen der detaillierten Beschreibung unten deutlicher werden. Wenn Merkmale, die in den verschiedenen Figuren abgebildet sind, zwischen zwei oder mehreren Figuren gemeinsam sind, wurden die selben Bezugszeichen zur Klarheit der Beschreibung verwendet.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungen und Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht als einschränkend angesehen werden. Darüber hinaus kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungen umfassen, in denen zusätzliche Merkmale ausgebildet werden können, die zwischen dem ersten und dem zweiten Merkmal liegen, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sind. Verschiedene Merkmale in den Figuren können beliebig in verschiedenen Größenverhältnissen zum Zwecke der Einfachheit und Klarheit gezeichnet sein.
  • Die 1A–1S stellen eine Reihe von fragmentarischen Querschnitten eines Halbleitersubstrats 100 in verschiedenen Verfahrensstufen dar, in denen ein Paar von Umgebenden-Gate-(Gate-All-Around, GAA)-Tunnel-Feldeffekttransistoren (TFETs) ausgebildet werden, wie man in 1S sehen kann. In den 1A–1S wird ein Teil des Substrats 100 abgebildet und andere Strukturen und Verfahren können auf anderen Teilen des Substrats 100 ausgebildet oder verwendet werden, ohne von dem Schutzumfang dieser Offenbarung abzuweichen. In der abgebildeten Ausführung stellen die Merkmale auf der rechten Hälfte des Substrats 100 in den 1A–1S einen n-TFET (NFET) dar, während die Merkmale auf der linken Hälfte des Substrats 100 einen p-TFET (PFET) darstellen.
  • Die 1A stellt einen Teil des Substrats 100 dar. In der abgebildeten Ausführung besteht das Substrat 100 aus einem Siliziumsubstrat. In anderen Ausführungen umfasst das Substrat 100 andere geeignete Elementhalbleiter, wie etwa Diamant oder Germanium; einen geeigneten Verbundhalbleiter, wie etwa Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einen geeigneten Legierungshalbleiter, wie etwa Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid oder Gallium-Indium-Phosphid. Weiter ist ein Flacher-Graben-Isoliermerkmal (Shallow Trench Isolation, STI) 102 in 1A gezeigt. Das STI 102 isoliert verschiedene Vorrichtungen und Merkmale auf dem Substrat 100 von einander. In einem Beispiel wird das STI 102 ausgebildet, indem ein Graben in das Substrat 100 geätzt wird und daraufhin der Graben mit einem elektrisch isolierenden Material, wie etwa Siliziumoxid, ausgefüllt wird.
  • Die 1B stellt zwei Hartmasken-Anteile dar, die den Hartmasken-Anteil 104A und den Hartmasken-Anteil 104B umfassen. In einem Beispiel werden die Hartmasken-Anteile 104A und 104B aus einer Hartmasken-Schicht aus SiN ausgebildet, die auf der Oberfläche des Substrats 100 durch chemische Dampfphasenabscheidung (Chemical Vapor Deposition, CVD) abgelagert wird. Eine Maskenschicht, wie etwa eine Photoresist-(PR)-Schicht, wird über der Hartmasken-Schicht ausgebildet und mittels photolithographischer Techniken strukturiert. Die Maskenschicht kann auch durch andere Verfahren strukturiert werden, wie etwa Elektronenstrahl-Lithographie. Wie abgebildet verbleiben die strukturierten Maskenschicht-Anteile, Masken-Anteil 106A und Masken-Anteil 106B, nach der Strukturierung. Die Masken-Anteile 106A und 106B werden dann verwendet, um die Hartmasken-Schicht in die Hartmasken-Anteile 104A und 104B zu strukturieren. In der dargestellten Ausführung weisen die Masken-Anteile 106A und 106B und die Hartmasken-Anteile 104A und 104B von oben gesehen eine kreisförmige Form auf. In einem Beispiel beträgt der Durchmesser der kreisförmigen Form der Hartmasken-Anteile 104A und 104B weniger als 100 nm.
  • Die 1C stellt das Substrat 100 dar, das einem Ätzverfahren 200 unterzogen wird, um einen Vorsprung 202A und einen Vorsprung 202B auszubilden. Wie dargestellt wird das Ätzverfahren 200 durch eine Trockenätzung gebildet. In manchen Ausführungen wird das Ätzverfahren 200 durch eine Plasmaätzung mittels CF4, SF6, Cl2, O2 oder anderer Gase als Ätzgas oder Kombinationen daraus gebildet. Wie dargestellt ist das Ätzverfahren auch ein selektives Ätzen, so dass das Substrat 100 schneller geätzt wird als das STI 102. Alternativ kann eine Trockenätzung mittels CF4, H2, O2, N2 oder einem anderen geeigneten Ätzgas verwendet werden, um das STI 102 wie beschrieben zu verkürzen. In einem Beispiel kann das Ätzverfahren 200 von etwa 50 nm bis etwa 200 nm von Silizium von der ausgesetzten Oberfläche des Substrats 100 entfernen. Somit können die Vorsprünge 202A und 202B eine Höhe „H1” von etwa 50 nm bis etwa 200 nm aufweisen.
  • Aufgrund der Hartmasken-Anteile 104A und 104B führt das Ätzverfahren 200 dazu, dass die beiden Siliziumvorsprünge 202A und 202B jeweils unter den Hartmasken-Anteilen 104A und 104B zentriert sind. Wie in 1C dargestellt ist, sind die Seitenwände oder Profile der Vorsprünge 202A und 202B nicht rechtwinklig zu der Oberfläche des Substrats 100 sondern weisen mit ihr einen Winkel auf. Somit sind in vielen Ausführungen die Vorsprünge 202A und 202B abgeschrägt. Der Winkel der Schräge wird in 1C als ein Winkel „A” bezeichnet. In verschiedenen Ausführungen liegt der Winkel „A”, der durch die Seitenwände der Vorsprünge 202A und 202B gebildet wird, bei etwa 45 Grad bis etwa 90 Grad, gemessen an den Vorsprüngen 202A und 202B mit Bezug auf die ebene Oberfläche des Substrats 100. In Ausführungen, in denen der Winkel etwa 90 Grad beträgt, sind die Vorsprünge 202A und 202B im Wesentlichen von zylindrischer Form. Wie dargestellt sind die Vorsprünge 202A und 202B, wenn der Winkel weniger als 90 Grad beträgt, stumpfförmig, d. h. sie sind kegelstumpfförmige Vorsprünge 202A und 202B.
  • Die 1D stellt eine Abschirmschicht (sog. ”screening layer”) 204 dar, die über den freiliegenden Oberflächen des Substrats 100, des STI 102 und der Hartmasken-Anteile 104A und 104B liegt. Eine Nassätzung kann nach dem Ätzverfahren 200 verwendet werden, um das STI 102 zu verkleinern, so dass es im Wesentlichen auf einer Ebene mit der Oberfläche des Substrats 100 liegt, bevor die Abschirmschicht 204 abgelagert wird. Wie dargestellt ist die Abschirmschicht 204 eine Oxidschicht, deren Dicke etwa 10 bis 40 Angstrom beträgt. Ein n-Bereich 206A wird durch ein n-Implantationsverfahren 208A ausgebildet. In der dargestellten Ausführung werden die implantierten n-Dotierungsmittel durch Phosphor gebildet, während in anderen Ausführungen die n-Dotierungsmittel Arsen oder andere geeignete Dotierungsmittel sein können. Ein p-Bereich 206B wird durch ein p-Implantationsverfahren 208B gebildet, das Bor oder andere p-Dotierungsmittel implantiert. Aufgrund des Winkels der Seitenwände der Vorsprünge 202A und 202B ist die Dicke der Abschirmschicht 204 im Endeffekt auf der ebenen Oberfläche des Substrats 100 geringer als auf den Vorsprüngen 202A und 202B. Und aufgrund der wirksamen Dicke des Abschirmoxids 204 auf den Vorsprüngen 202A und 202B erhalten die Vorsprünge 202A und 202B im Wesentlichen keine Dotierungsmittel während der Implantationsverfahren 208A und 208B, während die ebenen Oberflächen des Substrats 100 sie erhalten.
  • In der Querschnittsdarstellung von 1D gezeigt ist, kann es scheinen, dass der n-Bereich 206A und der p-Bereich 206B je zwei getrennte dotierte Bereiche umfassen. Von oben gesehen können die beiden getrennten dotierten Bereiche jeweils des n-Bereichs 206A und des p-Bereichs jedoch zusammenhängend sein, wobei sie eine Torusform aufweisen. Ein Verfahren, um die Dotierungsmittel, die durch die Implantationsverfahren 208A und 208B implantiert wurden, zu aktivieren, wird in diesem Verfahrensschritt nicht ausgeführt.
  • Die 1E umfasst eine dielektrische Schicht 302, die über dem Substrat 100 ausgebildet ist. In dem vorliegenden Beispiel wird die Abschirmschicht 204 entfernt, bevor die dielektrische Schicht 302 ausgebildet wird. In manchen Ausführungen bleibt die Abschirmschicht 204 über dem Substrat 100, wenn die dielektrische Schicht 302 ausgebildet wird. Nach dem Ablagern der dielektrischen Schicht 302 über dem Substrat 100 kann die dielektrische Schicht 302 eine deutliche Topographie aufweisen. Wie in 1E dargestellt ist, wird die dielektrische Schicht 302 einem Chemisch-Mechanischen-Planarisierungs-(CMP)-Verfahren unterzogen, um die dielektrische Schicht 302 zu planarisieren, wodurch diese Topographie entfernt wird. In manchen Ausführungen kann das CMP-Verfahren angehalten werden, wenn die Hartmasken-Anteile 104A, 104B freigelegt sind.
  • Die 1F stellt verschiedene zusätzliche Schichten dar, die abgelagert werden, nachdem ein Ätzverfahren einen wesentlichen Teil der dielektrischen Schicht 302 entfernt hat. In der 1F wird die dielektrische Schicht 302 zurück geätzt und daraufhin werden verschiedene Gate-Schichten über dem Substrat 100 ausgebildet. In einem Beispiel wird die dielektrische Schicht 302 durch eine Nassätzung auf eine Dicke im Bereich von etwa 15 bis etwa 60 Angstrom zurück geätzt. In dem vorliegenden Beispiel wird, nachdem die dielektrische Schicht 302 geätzt ist, eine Grenzschicht 304 abgelagert. Die Grenzschicht 304 kann eine Mehrzahl von Schichten aufweisen. Die Grenzschicht 304 kann beispielsweise eine Oxidschicht und eine Schicht mit Material mit hoher dielektrischer Konstante (High-k-Schicht) aufweisen.
  • Wie dargestellt umfasst die Grenzschicht 304 eine Oxidschicht und eine Schicht aus High-k-Material, die aus HfO gebildet ist. In zusätzlichen Ausführungen kann die Grenzschicht 304 oder Unterschichten davon aus vielen verschiedenen Materialien ausgebildet werden, einschließlich NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO und CuO und High-k-Materialien, wie etwa TiO2, Ta2O5, Y2O3, La2O5, HfO2 und anderen Materialien. Eine Metallische-Gate-Schicht 306 und eine dotierte Polysilizium-Gate-Schicht 308 werden über der Grenzschicht 304 ausgebildet. In manchen Ausführungen kann die Polysilizium-Gate-Schicht 308 entfernt werden und durch eine zusätzliche Metallschicht ersetzt werden. In solchen Ausführungen kann die Polysilizium-Gate-Schicht 308 durch eine undotierte Polysilizium-Schicht gebildet werden. Die Metallische-Gate-Schicht 306 und die Polysilizium-Gate-Schicht 308 können eine Tunnel-Steueroberfläche bilden, die einen Teil der Vorsprünge 202a und 202B umgibt, und eine Gate-Kontaktoberfläche bilden, die im Wesentlichen planar ist und konfiguriert ist, um einen elektrischen Kontakt zu empfangen.
  • In der 1G wird eine Maskenschicht ausgebildet und in Masken-Anteile 402A und 402B strukturiert, um Gate-Bereiche für die NFET und PFET Bereiche des Substrats 100 zu definieren. In der beschriebenen Ausführung wird die Maskenschicht durch eine PR-Schicht gebildet, die strukturiert wird, um die Masken-Anteile 402A und 402B auszubilden. Nachdem die Masken-Anteile 402A und 402B ausgebildet wurden, werden ausgesetzte Teile der Polysilizium-Gate-Schicht 308, der Metallischen-Gate-Schicht 306 und der Grenzschicht 304 entfernt, wodurch die dielektrische Schicht 302 freigelegt wird. Dies trennt Gate-Bereiche der TFETs elektrisch von einander. Das NFET Gate auf der rechten Seite umfasst eine Gate-Kontaktfläche 403A, während das PFET Gate auf der linken Seite von 1G eine Gate-Kontaktfläche 403B umfasst.
  • Die Gate-Kontaktflächen 403A und 403B werden unten weiter erörtert. In der 1H werden die Masken-Anteile 402A und 402B entfernt und eine Hilfsschicht 404 wird abgelagert. In einem Beispiel besteht die Hilfsschicht 404 aus einer Oxid-/Nitridschicht, die durch CVD abgelagert wird, aber andere Schichten können in der Hilfsschicht 404 in anderen Ausführungen verwendet werden.
  • Die 1I stellt eine Maskenschicht dar, die abgelagert und strukturiert wird, um Masken-Anteile 502A, 502B und 502C auszubilden. Wie dargestellt werden die Masken-Anteile 502A, 502B, 502C durch eine PR-Maskenschicht strukturiert. Die Masken-Anteile 502A, 502B, 502C dienen als Maskenschichten, um freiliegende Anteile der Hilfsschicht 404 und der dielektrischen Schicht 302 zu entfernen. Das Entfernen dieser Schichten legt zwei Anteile des Substrats 100 frei. Wie in 1J gezeigt ist, werden erhöhte Anteile 504A und 504B epitaktisch auf den freiliegenden Teilen des Substrats 100 gezogen bzw. wachsen gelassen. Die erhöhten oder angehobenen Anteile 504A und 504B werden gezogen, bis eine Oberfläche der angehobenen Anteile 504A, 504B im Wesentlichen koplanar mit den Gate-Kontaktflächen 403A und 403B ist (in der dargestellten Ausführung, bis sie im Wesentlichen koplanar mit den Kontaktflächen der Polysilizium-Gate-Schicht 308 ist). In dem vorliegenden Beispiel sind die oberen Flächen 506A und 506B der jeweiligen angehobenen Anteile 504A und 504B Drain-Kontaktflächen. Somit wird die abgebildete obere Fläche des angehobenen Anteils 504A als Drain-Kontaktfläche 506A bezeichnet, die abgebildete obere Fläche des angehobenen Anteils 504B ist die Drain-Kontaktfläche 506B und die Drain-Kontaktflächen 506A und 506B sind im Wesentlichen koplanar mit den Gate-Kontaktflächen 403A und 403B.
  • Die 1K stellt ein n-Implantationsverfahren 602A und ein p-Implantationsverfahren 602B dar. Das n-Implantationsverfahren 602A implantiert n-Dotierungsmittel in den angehobenen Anteil 504A, während das p-Implantationsverfahren 602B p-Dotierungsmittel in den angehobenen Anteil 504B implantiert. Nach diesem Implantationsverfahren wird die Hilfsschicht 404 entfernt, wie gezeigt.
  • Zusätzlich werden, wie in 1K gezeigt ist, die Merkmale auf dem Substrat 100 einem Dotierungsmittel-Aktivierungsverfahren unterzogen. In dem vorliegenden Beispiel besteht das Dotierungsmittel-Aktivierungsverfahren in einem Beschleunigten-Thermischen-Ausheil-(Rapid Thermal Annealing, RTA)-Verfahren, das die Dotierungsmittel sowohl diffundiert als auch aktiviert. Andere Ausführungen können andere Diffusions-/Aktivierungsverfahren umfassen, die dem Fachmann bekannt sind. Indem die Implantationsdosierung und die RTA-Bedingungen gesteuert werden, werden die angehobenen Anteile 504A und 504B elektrisch mit den darunter liegenden n- und p-Drain-Bereichen 206A und 206B, die in dem Substrat ausgebildet sind, verbunden.
  • Zusätzlich werden die Dotierungsmittel seitlich unter und vertikal in die Vorsprünge 202A und 202B diffundiert, was die Drain-Bereiche 206A und 206B in den Vorsprüngen 202A und 202B über eine obere Fläche der dielektrischen Schicht 302 anhebt. Die Dotierungsmittel werden angehoben, so dass die Drain-Bereiche 206A und 206B mit entsprechenden Anteilen der Metallischen-Gate-Schicht 306 überlappen, die Tunnel-Steuerflächen bilden. In den abgebildeten Ausführungen werden die Drain-Bereiche 206A und 206B um etwa 5 Angstrom über die obere Fläche der dielektrischen Schicht 302 angehoben. Eine undotierte Höhe „H2” in jeder der Vorsprünge 202A und 202B verbleibt nach dem Aktivierungs-/Diffusionsverfahren. Die undotierte Höhe „H2” der Vorsprünge 202A und 202B beträgt etwa zwei Drittel der vollen Höhe „H1”, wie sie in 1C gezeigt ist. Somit ist in manchen Ausführungen die gewünschte geeignete undotierte Höhe „H2” erreicht, wenn etwa ein Drittel der vollen Höhe „H1” der Vorsprünge 202A und 202B durch Diffusion aus den darunter liegenden Drain-Bereichen 206A und 206B dotiert ist.
  • Die 1L stellt eine dielektrische Schicht 608 dar, die auf dem Substrat 100 ausgebildet wird. In dem vorliegenden Beispiel wird die dielektrische Schicht 608 durch CVD in einer Dicke abgelagert, die den am höchsten liegenden Anteil der Polysilizium-Gate-Schicht 308 übersteigt, die oben auf den Vorsprüngen 202A und 202B angeordnet ist. In der dargestellten Ausführung besteht die dielektrische Schicht 608 aus einer Oxidschicht. Ein CMP-Verfahren wird ausgeführt, um die dielektrische Schicht 608 zu planarisieren. Die dielektrische Schicht 608 wird dann zurück geätzt, bis eine obere Fläche der dielektrischen Schicht 608 unter einer oberen Fläche der Vorsprünge 202A und 202B liegt, wie in 1M gezeigt ist. In einem Beispiel besteht das Zurückätzverfahren aus einer Nassätzung, die genügend Material von der dielektrischen Schicht 608 entfernt, so dass die verbleibende Dicke „T1” ungefähr 20 bis 80 Angstrom beträgt. Im Allgemeinen ist die Dicke ”T1” der zusätzlichen dielektrischen Schicht 608 geringer als die Höhe 606 der undotierten Anteile der Vorsprünge 202A und 202B ist.
  • Wie in 1N dargestellt ist, werden Teile der Polysilizium-Gate-Schicht 308 und der Metallischen-Gate-Schicht 306, die nicht von der dielektrischen Schicht 608 bedeckt sind, durch ein Ätzverfahren entfernt. Das Ätzverfahren kann durch ein selektives Ätzverfahren gebildet werden, das die Teile der. Grenzschicht 304, die nicht von der dielektrischen Schicht 608 bedeckt sind, nicht entfernt. In der abgebildeten Ausführung wird das Ätzverfahren durch ein selektives Ätzverfahren gebildet, das auch keine wesentliche Anteile der dielektrischen Schicht 608 entfernt.
  • Die 10 stellt Abstandshalter (”Spacer”) 802A und 802B dar, die jeweils offenliegende Anteile der Vorsprünge 202A und 202B, die auf sich immer noch die Grenzschicht 304 und die Hartmasken-Anteile 104A und 104B aufweisen, umgeben. Die Abstandshalter 802A und 802B werden durch Ablagerung und darauf folgende Ätzung ausgebildet. In der dargestellten Ausführung wird eine Schicht von SiN mittels CVD abgelagert und dann geätzt, um SiN-Abstandshalter 802A und 802B auszubilden. Die 1P stellt ein Hartmasken-Entfernungsverfahren dar, das die ausgesetzten Anteile sowohl der Grenzschicht 304 als auch der Hartmasken-Anteile 104A und 104B entfernt und die Hartmasken-Abstandshalter 802A und 802B so neu ausbildet, dass sie im Wesentlichen auf einer Ebene mit der Oberseite der Vorsprünge 202A und 202B liegen. In der dargestellten Ausführung wird dies durch ein Photoresist-Zurückätzverfahren erreicht.
  • Die 1Q stellt p-Implantationsverfahren 902A und n-Implantationsverfahren 902B dar. Das Implantationsverfahren 902A implantiert p-Dotierungsmittel in den offenliegenden Anteil des Vorsprungs 202A, um einen p-Source-Bereich 904A zu erzeugen, während das Implantationsverfahren 902B n-Dotierungsmittel in den offenliegenden Anteil des Vorsprungs 202B implantiert, um einen n-Source-Bereich 904B zu erzeugen. Die Polysilizium-Gate-Schicht 308 und die Metallische-Gate-Schicht 306 sind von den Implantationsverfahren 902A und 902B durch die Abstandshalter 802A und 802B geschützt. Die Tiefe der Source-Bereiche 904A und 904B wird durch die Implantationsleistung gesteuert. Um einen abrupten Source-Kanal-Übergang auszubilden, wird ein Laserblitz-Ausheilverfahren (Laser Spike Annealing, LSA) in der Ausführung, die in 1R dargestellt ist, verwendet. Andere Ausheil-/Aktivierungsverfahren können in anderen Ausführungen verwendet werden.
  • Schließlich stellt 15 eine dielektrische Schicht 1002 dar, die eine Dicke aufweist, so dass ihre obere Fläche oben über den Source-Bereichen 904A und 904B liegt. In den abgebildeten Ausführungen besteht die dielektrische Schicht 1002 aus einer Oxidschicht. Kontakte werden durch die dielektrische Schicht 1002 ausgebildet, um den Drain, das Gate und die Source jeder der beiden TFETs mit der oberen Fläche der dielektrischen Schicht 1002 zu verbinden. Gate-Kontakte 1004A und 1004B werden jeweils mit den Gate-Kontaktflächen 403A und 403B verbunden; Source-Kontakte 1006A und 1006B werden jeweils mit den Source-Bereichen 904A und 904B verbunden; und Drain-Kontakte 1008A und 1008B werden jeweils mit den Drain-Kontaktflächen 506A und 506B verbunden. In der abgebildeten Ausführung sind, wie oben erwähnt, die Drain-Kontaktflächen 506A und 506B im Wesentlichen koplanar mit den Gate-Kontaktflächen 403A und 403B, was es ermöglicht, das sie gleichförmiger in den selben Verfahrensschritten ausgebildet werden. Somit können, indem die angehobenen Anteile 504A und 504B, die die Drain-Kontaktflächen 506A und 506B erhöhen, vorgesehen sind, die Drain-Kontakte 1004A und 1004B in weniger Verfahrensschritten mit einer verbesserten Gleichförmigkeit ausgebildet werden.
  • 2 ist ein Flussdiagramm eines Verfahrens 2000, um einen Feldeffekttransistor mit einer angehobenen Drain-Struktur, wie er in den 1A–1S gezeigt ist, auszubilden. Das Verfahren 2000 kann in Schritt 2002 beginnen, wenn ein kegelstumpfförmiger Vorsprung ausgebildet wird, indem ein Halbleitersubstrat geätzt wird. Der kegelstumpfförmige Vorsprung kann ausgebildet werden, indem das Halbleitersubstrat geätzt wird, während eine kreisförmige Hartmasken-Struktur auf ihrer Oberfläche vorgesehen ist. Indern Material entfernt wird, erhebt sich der kegelstumpfförmige Vorsprung über der geätzten, planaren Oberfläche des Halbleitersubstrats. In Schritt 2004 wird ein Gate ausgebildet, das eine Tunnel-Steuerfläche, ein Anteil des Gate, der einen Anteil der kegelstumpfförmigen Source umgibt, aufweist. Das Gate weist auch eine Gate-Kontaktfläche auf, die konfiguriert ist, um mit einem elektrischen Kontakt verbunden zu werden. Im Schritt 2006 wird ein Drain ausgebildet, der einen angehobenen Anteil aufweist, der konfiguriert ist, um mit einem anderen elektrischen Kontakt verbunden zu werden. Ein Teil des Drains wird in dem unteren Teil des kegelstumpfförmigen Vorsprungs ausgebildet. Im Schritt 2008 wird eine Source in einem oberen Anteil des kegelstumpfförmigen Vorsprungs ausgebildet.
  • Um das Verfahren 2000 besser zu beschreiben wird auf eine Anzahl von Verfahrensschritten und Merkmalen, die in der Ausführung, die in den 1A–1S dargestellt ist, beschrieben ist, Bezug genommen. Das Folgende sollte nur als eine einzige Ausführung unter vielen angesehen werden. In dieser Ausführung wird der kegelstumpfförmige Vorsprung ausgebildet, nachdem ein kreisförmiger Hartmasken-Anteil, wie etwa der Hartmasken-Anteil 104A verwendet wurde, um ein Siliziumsubstrat 100 zu strukturieren. Ein Trockenätzverfahren wird verwendet, um die ausgesetzten bzw. freiliegenden Anteile des Siliziumsubstrats 100 zu ätzen. Diese Trockenätzung führt zu dem kegelstumpfförmigen Vorsprung 202A, der sich über einer geätzten, planaren Oberfläche des Substrats 100 in Schritt 2002 erhebt.
  • In Schritt 2004 wird ein Transistor-Gate ausgebildet, indem eine Metallische-Gate-Schicht 306 und eine Polysilizium-Gate-Schicht 308 auf der Oberfläche des Substrats 100 abgelagert werden, nachdem sie teilweise durch eine dielektrische Schicht 302 bedeckt wurde. Eine Grenzschicht wird vorher abgelagert, um den kegelstumpfförmigen Vorsprung 202A von der Metallischen-Gate-Schicht 306 zu isolieren und als eine dielektrische Gate-Schicht zu dienen. Die Metallische-Gate-Schicht 306 und die Polysilizium-Schicht 308 werden strukturiert, um eine Gate-Struktur zu erzeugen, die eine Tunnel-Steuerfläche und eine Kontaktfläche aufweist. Die Tunnel-Steuerfläche ist der Anteil, der den kegelstumpfförmigen Vorsprung 202A umgibt, während die Kontaktfläche eine planare Fläche parallel zu der Oberfläche des Substrats ist, die durch Kontakte mit externen Schaltungen verbunden werden kann.
  • Zusätzlich wird ein Drain als Teil des Verfahrens 2000 in Schritt 2006 ausgebildet. Der Drain wird ausgebildet, indem zuerst eine Oxid-Abschirmschicht 204 ausgebildet wird und dann Dotierungsmittel durch das Abschirmoxid implantiert werden. Die Dicke des Abschirmoxids wird gesteuert und der Winkel des kegelstumpfförmigen Vorsprungs 202A wird ausgebildet, so dass die Dotierungsmittel durch das Abschirmoxid gelangen können, wo das Abschirmoxid parallel zu der planaren Oberfläche des geätzten Substrats 100 ist, nicht jedoch wo das Abschirmoxid mit dem Vorsprung in Kontakt steht. Dieses Implantationsverfahren kann ausgeführt werden, bevor manche oder alle der Verfahren, die in Schritt 2004 geschehen, wie oben beschrieben, ausgeführt werden. Der Drain wird ausgebildet in einem angehobenen Anteil, wie etwa dem angehobenen Anteil 504A, wie er in 1K dargestellt ist, indem ein Bereich des dotierten Substrats ausgesetzt wird und der angehobene Anteil auf dem ausgesetzten Bereich epitaktisch gezogen bzw. wachsen gelassen wird. Die obere Fläche des angehobenen Anteils dient als eine Drain-Kontaktfläche. Die Drain-Kontaktfläche ist koplanar mit der Kontaktfläche des Transistor-Gates, das in Schritt 2004 ausgebildet wurde.
  • Indem der angehobene Anteil mit den selben Dotierungsmitteln, die in dem darunter liegenden dotierten Substrat verwendet werden, dotiert wird und dann die Dotierungsmittel sowohl in dem angehobenen Anteil als auch in dem dotierten Substrat aktiviert und diffundiert werden, können sich die dotierten Bereiche in beiden in einen einzigen dotierten Bereich verbinden, was das dotierte Substrat im Endeffekt nach oben in den dotierten angehobenen Anteil von epitaktisch gezogenem Material erweitert. Die Aktivierung wird durch beschleunigtes thermisches Ausheilen ausgeführt und kann nach all den Verfahren, die oben in der Beschreibung von Schritt 2004 erwähnt wurden, ausgeführt werden. Die Diffusion, die durch das Ausheilverfahren ausgelöst wird, kann auch dazu führen, dass Dotierungsmittel nach oben in den abgeschrägten Vorsprung steigen, was einen Anteil des Drains in dem abgeschrägten Vorsprung erzeugt. Die Dotierungsmittel können, indem das oder die Aktivierungs-/Diffusionsverfahren gesteuert werden, nach oben über die untere Ebene des Gate steigen.
  • In Schritt 2008 wird eine Source in dem oberen Anteil des kegelstumpfförmigen Vorsprungs ausgebildet. Dies wird erreicht, indem zuerst ein Abstandshalter 802A abgelagert und strukturiert wird, der die Oberseite des kegelstumpfförmigen Vorsprungs ringförmig umfasst oder umgibt und die oben gelegenen Ränder der Grenzschicht 304, der Metallischen-Gate-Schicht 306 und der Polysilizium-Gate-Schicht 308 bedeckt, um zu verhindern, dass Dotierungsmittel in diese Schichten eindringen.
  • Zusätzlich kann das Verfahren 2000 das Ausbilden von Kontakten umfassen, die mit der Drain-Kontaktfläche auf dem angehobenen Anteil des Drains, mit der Source und mit der Kontaktfläche des Transistor-Gates verbunden werden. Dies kann erreicht werden, indem Durchgänge durch eine dielektrische Schicht 1002 geätzt werden und die Durchgänge mit einem leitenden Metall, wie etwa Wolfram, gefüllt werden. Verfahrensvorteile können erreicht werden, indem die Kontakte, die mit der Drain-Kontaktfläche und der Gate-Kontaktfläche verbunden werden, die selbe Höhe aufweisen. Das Verfahren 2000 kann zu einem Tunnel-PFET und/oder einem Tunnel-NFET führen, abhängig von den verwendeten Dotierungsmitteln, wie oben erörtert wurde.
  • Eine der breiteren Formen der vorliegenden Offenbarung umfasst einen Transistor, der ein Transistor-Gate, einen Source-Bereich; und einen Drain-Bereich mit einer oberen Fläche aufweist. Die obere Fläche des Drains kann koplanar mit einer oberen Fläche des Transistor-Gates sein. In manchen Ausführungen werden der Source-Bereich und Teile des Drain-Bereichs auf entgegengesetzten Seiten eines Stumpfes ausgebildet, wobei der Stumpf aus einem Halbleitersubstrat ausgebildet wird, und ein umgebender Anteil des Transistor-Gates wird ausgebildet, das einen Teil des Stumpfes umgibt, so dass der umgebende Teil sowohl den Source-Bereich als auch den Anteil des Drain-Bereichs berührt. Die Halbleitervorrichtung kann so konfiguriert werden, dass die obere Fläche des Drains eine obere Fläche einer angehobenen Plattform Ist, die epitaktisch aus einer Oberfläche eines Halbleitersubstrats gezogen wird.
  • Manche Ausführungen umfassen auch mindestens eine dielektrische Schicht, die zwischen dem Transistor-Gate und dem Source- und dem Drain-Bereich angeordnet ist. In solchen Ausführungen überlappt das Transistor-Gate einen Teil des Source-Bereichs und einen Teil des Drain-Bereichs, wobei der überlappte Anteil des Source-Bereichs einen Umfang aufweist, der kleiner als ein Umfang des überlappten Anteils des Drain-Bereichs ist. Die mindestens eine dielektrische Schicht weist eine Grenzschicht und eine Hohe-Dielektrizitätskonstante-(High-k)-Schicht auf. In zusätzlichen Ausführungen umfasst die Halbleitervorrichtung werter einen Gate-Kontakt und einen Drain-Kontakt, die die selbe Höhe aufweisen.
  • Eine der anderen breiteren Formen der vorliegenden Offenbarung wird durch eine Halbleitervorrichtung gebildet, die einen n-Tunnel-Feldeffekttransistor (TFET) umfasst, der einen kegelstumpfförmigen Vorsprung aufweist, der eine Source; ein Transistor-Gate, das eine Kontaktfläche und eine Tunnel-Steuerfläche aufweist, wobei die Tunnel-Steuerfläche einen Teil der kegelstumpfförmigen Source umgibt; und ein Drain umfasst, wobei ein Teil des Drains über eine Oberfläche eines Substrats angehoben ist, so dass er koplanar mit der Kontaktfläche des Transistor-Gates ist.
  • Die Tunnel-Steuerfläche umgibt einen Teil der kegelstumpfförmigen Source. Der n-TFET weist auch ein Drain auf, wobei ein Anteil des Drains über ein Substrat angehoben ist, so dass er auf der gleiche Eben über dem Substrat wie die Kontaktfläche des Transistor-Gates liegt. Die Kontaktfläche des Transistor-Gates ist parallel zu der Oberfläche des Substrats und der Source-Bereich, die Tunnel-Steuerfläche und der Teil des Drains sind koaxial. In manchen Ausführungen umfasst die Halbleitervorrichtung auch einen p-TFET, der eine zusätzliche Source, ein zusätzliches Transistor-Gate; und einen zusätzlichen Drain aufweist. Ein Teil des zusätzlichen Drains ist über das Substrat angehoben, um eine Drain-Kontaktfläche bereitzustellen, die koplanar mit einer Kontaktfläche des Transistor-Gates und einer Kontaktfläche des zusätzlichen Transistor-Gates ist.
  • Eine andere der breiteren Formen der vorliegenden Offenbarung besteht in einem Verfahren zum Ausbilden eines Feldeffekttransistors. Das Verfahren umfasst das Ausbilden einer abgeschrägten Source, indem ein Halbleitersubstrat geätzt wird, wobei die kegelförmige Source sich über einer planaren Oberfläche des Halbleitersubstrats erhebt, und das Ausbilden eines Gates, wobei ein erster Anteil des Gates einen Teil der abgeschrägten Source umgibt und ein zweiter Anteil des Gates konfiguriert ist, um mit einem ersten elektrischen Kontakt verbunden zu werden. Das Verfahren umfasst auch das Ausbilden eines Drains, der einen angehobenen Anteil aufweist, der konfiguriert ist, mit einem zweiten elektrischen Kontakt verbunden zu werden. Der angehobene Anteil des Drains und der zweite Anteil des Gates sind auf der selben Ebene über der planaren Oberfläche des Halbleitersubstrats angeordnet. Manche Ausführungen können auch das Ausbilden von Kontakten zu dem Gate und dem Drain umfassen, wobei die Kontakte zu dem Drain und dem Gate die selbe Höhe aufweisen, und das Dotieren von Teilen des Halbleitersubstrats durch eine Abschirmschicht umfassen. Die Abschirmschicht erlaubt es Dotierungsmitteln, zu dem Halbleitersubstrat zu gelangen, wo die Abschirmschicht parallel zu der planaren Oberfläche des Halbleitersubstrats ist, um eine Mehrzahl von Drain-Bereichen auszubilden.
  • In manchen Ausführungen umfasst das Ausbilden des Drain, das den angehobenen Anteil aufweist, der konfiguriert ist, mit dem zweiten elektrischen Kontakt verbunden zu werden, das epitaktische Aufziehen des angehobenen Anteils auf einer Oberseite des dotierten Teils der planaren Oberfläche des Substrats, das Dotieren des angehobenen Anteils mit den Dotierungsmitteln, die verwendet werden, um den Teil der planaren Oberfläche des Substrats zu dotieren, der unter dem angehobenen Anteil liegt; und das Aktivieren der Dotierungsmittel in der Mehrzahl von Drain-Bereichen und dem angehobenen Anteil durch ein Ausheilverfahren. Einer der Drain-Bereiche und der angehobene Anteil werden in manchen Ausführungen durch ein Diffusionsverfahren verschmolzen oder vereinigt.
  • In zusätzlichen Ausführungen umfasst das Ausbilden des Drains, der den angehobenen Anteil aufweist, der konfiguriert ist, mit dem zweiten elektrischen Kontakt verbunden zu werden, weiter das Dotieren von Teilen der planaren Oberfläche des Halbleitersubstrats mit Dotierungsmitteln und das Anheben der Dotierungsmittel durch ein Diffusionsverfahren von den dotierten Teilen in einen kegelstumpfförmigen Vorsprung, so dass die Dotierungsmittel höher sind als eine untere Ebene des ersten Anteils des Gates. Das Ausbilden der abgeschrägten Source umfasst das Dotieren eines oberen Anteils des kegelstumpfförmigen Vorsprungs, wobei ein Teil des Drains in einem unteren Teil des kegelstumpfförmigen Vorsprungs ausgebildet wird, wobei ein Bereich von undotiertem Halbleiter zwischen der Source und dem Anteil des Drain angeordnet ist.

Claims (10)

  1. Tunnel-Feldeffekttransistor (TFET), der folgendes umfasst: ein Gate (308), das eine planare Gate-Kontaktfläche (403), die parallel zu einer Oberfläche eines Halbleitersubstrats (100) ist, aufweist; einen Source-Bereich (904); und einen Drain-Bereich (206) mit einer Drain-Kontaktfläche (506), wobei die Drain-Kontaktfläche (506) koplanar mit der Gate-Kontaktfläche (403) ist, wobei der Source-Bereich (904) und ein Teil des Drain-Bereichs (206) auf entgegengesetzten Seiten eines Stumpfes (202) ausgebildet sind und der Stumpf (202) aus dem Halbleitersubstrat (100) ausgebildet ist, wobei das Gate (308) einen Anteil des Stumpfes (202) umgibt.
  2. Transistor nach Anspruch 1, wobei die Drain-Kontaktfläche (506) eine obere Fläche einer angehobenen Plattform ist, die epitaktisch aus einer Oberfläche des Halbleitersubstrats gewachsen ist.
  3. Transistor nach Anspruch 1 oder 2, der weiter eine dielektrische Schicht (304) aufweist, die zwischen dem Gate (308) und dem Source- (904) und dem Drain-Bereich (206) angeordnet ist, wobei das Gate (308) einen Teil des Source-Bereichs (904) und einen Teil des Drain-Bereichs (206) überlappt, wobei der überlappte Teil des Source-Bereichs (904) einen Umfang aufweist, der kleiner als ein Umfang des überlappten Teils des Drain-Bereichs (206) ist, wobei die dielektrische Schicht (304) vorzugsweise eine Grenzschicht und eine Hohe-Dielektrizitätskonstante-Schicht umfasst.
  4. Der Transistor nach einem der vorangegangenen Ansprüche, der weiter einen Gate-Kontakt (1004), der mit der Gate-Kontaktfläche (403) verbunden ist, und einen Drain-Kontakt (1008), der mit der Drain-Kontaktfläche (506) verbunden ist, umfasst, wobei der Gate- und der Drain-Kontakt (1004, 1008) eine selbe Höhe aufweisen, wobei der Gate-Kontakt (1004) das Gate (308) vorzugsweise in einem Bereich des Gates (308) berührt, der von einer Oberflächen-Ebene eines Halbleitersubstrats durch eine dielektrische Schicht (302) getrennt ist, wobei die dielektrische Schicht (302) keine dielektrische Gate-Schicht (306) ist.
  5. Halbleitervorrichtung, die folgendes umfasst: einen n-Tunnel-Feldeffekttransistor (TFET), der einen kegelstumpfförmigen Vorsprung (202A) aufweist, der folgendes umfasst: eine kegelstumpfförmige Source (904A); ein Gate (308), das eine planare Gate-Kontaktfläche (403A), die parallel zu einer Oberfläche eines Substrats (100) ist, und eine Tunnel-Steuerfläche aufweist, wobei die Tunnel-Steuerfläche einen Teil der kegelstumpfförmigen Source (904A) umgibt; und einen Drain (206A), wobei ein Teil (504A) des Drains (206A) über die Oberfläche des Substrats (100) angehoben ist, so dass er eine Drain-Kontaktfläche (506A) aufweist, die koplanar mit der Gate-Kontaktfläche (403A) ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Source (904A) des n-TFET mit p-Dotierungsmitteln dotiert ist und der Drain (206A) des n-TFET mit n-Dotierungsmitteln dotiert ist, wobei die Gate-Kontaktfläche (403A) vorzugsweise parallel zu der Oberfläche des Substrats (100) ist und die Tunnel-Steuerfläche und der Teil des Drains koaxial sind.
  7. Halbleitervorrichtung nach Anspruch 5, die weiter folgendes umfasst: einen p-TFET, der folgendes umfasst: eine zusätzliche Source (904B), ein zusätzliches Gate (308), das eine zusätzliche Gate-Kontaktfläche (403B) aufweist; und einen zusätzlichen Drain (206B), wobei ein Anteil (504B) des zusätzlichen Drains (206B) über das Substrat (100) angehoben ist, so dass er eine Drain-Kontaktfläche (506B) aufweist, die koplanar mit der zusätzlichen Gate-Kontaktfläche (403B) ist, wobei die zusätzliche Source (904B) des p-TFETs vorzugsweise mit n-Dotierungsmitteln dotiert ist und der zusätzliche Drain (206B) des p-TFETs vorzugsweise mit p-Dotierungsmitteln dotiert ist und/oder wobei die Halbleitervorrichtung weiter vorzugsweise ein Flacher-Graben-Isoliermerkmal (102) zwischen dem n-TFET und dem p-TFET aufweist.
  8. Verfahren zum Ausbilden eines Feldeffekttransistors, wobei das Verfahren folgendes umfasst: Ausbilden eines kegelstumpfförmigen Vorsprungs (202), wobei der kegelstumpfförmige Vorsprung (202) über eine Oberfläche eines Substrats (100) herausragt; Ausbilden eines Gates (308), das eine planare Gate-Kontaktfläche (403), die parallel zu der Oberfläche des Substrats (100) ist, aufweist, wobei eine Tunnel-Steuerfläche des Gates (308) einen Teil des kegelstumpfförmigen Vorsprungs (202) umgibt; Ausbilden eines Drain (206) in einem unteren Teil des kegelstumpfförmigen Vorsprungs (202), wobei der Drain (206) einen angehobenen Anteil (504) aufweist, der eine Drain-Kontaktfläche (506) umfasst, die koplanar mit der Gate-Kontaktfläche (403) ist; und Ausbilden einer Source (904) in einem oberen Teil des kegelstumpfförmigen Vorsprungs (202).
  9. Verfahren nach Anspruch 8, das weiter das Ausbilden von elektrischen Kontakten (1004, 1008, 1006) zu dem Gate (308), dem Drain (206) und der Source (904) umfasst, so dass ein erster elektrischer Kontakt (1004) mit der Gate-Kontaktfläche (403) verbunden ist und ein zweiter elektrischer Kontakt (1008) mit der Drain-Kontaktfläche (506) verbunden ist, wobei der erste und der zweite elektrische Kontakt (1004, 1008) eine gleiche Höhe aufweisen, und/oder wobei das Ausbilden des Drains (206) in dem unteren Teil des kegelstumpfförmigen Vorsprungs (202) weiter folgendes umfasst: Dotieren von Teilen der Oberfläche des Substrats (100) mit Dotierungsmitteln; Anheben der Dotierungsmittel aus den dotierten Teilen durch ein Diffusionsverfahren in den kegelstumpfförmigen Vorsprung, so dass die Dotierungsmittel höher sind als eine untere Ebene der Tunnel-Steuerfläche des Gates (308), wobei ein Teil des kegelstumpfförmigen Vorsprungs (202) durch das Gate (308) umgeben ist, und/oder wobei das Ausbilden der Source (904) in dem oberen Teil des kegelstumpfförmigen Vorsprungs (202) das Dotieren des oberen Teils des kegelstumpfförmigen Vorsprungs (202) umfasst, wobei ein undotierter Bereich des Substrats (100) zwischen der Source (904) und dem Drain (206) verbleibt.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Ausbilden des Drain (206) in dem unteren Teil des kegelstumpfförmigen Vorsprungs (202) das Dotieren eines Teils des Substrats (100) durch eine Abschirmschicht (204) umfasst, um einen dotierten Teil (206) zu erzeugen, wobei die Abschirmschicht (204) es erlaubt, dass Dotierungsmittel zu dem Substrat (100) gelangen, wo die Abschirmschicht (204) parallel zu der Oberfläche des Substrats (100) ist, wobei das Ausbilden des Drain (206) in dem unteren Teil des kegelstumpfförmigen Vorsprungs (202) weiter vorzugsweise folgendes umfasst: epitaktisches Aufziehen bzw. Wachsenlassen des angehobenen Anteils (504) auf der Oberfläche des Substrats (100) über dem dotierten Teil (206); Dotieren des angehobenen Teils (504) mit einer gleichen Art von Dotierungsmitteln, die verwendet werden, um den dotierten Teil (206) zu dotieren; und Aktivieren der Dotierungsmittel in dem dotierten Teil (206) und dem angehobenen Teil (504) durch ein Ausheilverfahren, wobei der dotierte Teil (206) und der angehobene Teil (504) vorzugsweise durch ein Diffusionsverfahren verbunden werden.
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