DE102015106185A1 - Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers - Google Patents

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Abstract

Gemäß verschiedenen Ausführungsformen kann eine Halbleiterstruktur umfassen: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das wenigstens eine Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; welche Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das wenigstens eine Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.

Description

  • Verschiedene Ausführungsformen betreffen allgemein eine Halbleiterstruktur und ein Verfahren zur Verarbeitung eines Trägers.
  • Im Allgemeinen kann es verschiedenste Technologien in der Halbleiterindustrie geben, um eine Mehrzahl von Feldeffekttransistoren (FETs) in einen Träger oder Wafer zu integrieren. Die Feldeffekttransistoren sind typischerweise über ein dielektrisches Material gegeneinander elektrisch isoliert, das innerhalb des Trägers zwischen jeweils benachbarten FETs angeordnet ist. Ein Feldeffekttransistor (FET) umfasst typischerweise ein Bodygebiet (z.B. p-Typ oder n-Typ), wobei das Bodygebiet ein Sourcegebiet mit einem Draingebiet verbindet, und ein Gategebiet, welches das Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet steuert. Üblicherweise wird ein elektrisches Feld im Bodygebiet über das Gate induziert (z.B. über das Anlegen einer Spannung an das Gategebiet, wobei das Gategebiet gegen das Bodygebiet über eine dielektrische Schicht elektrisch isoliert ist), so dass die elektrische Leitfähigkeit des Bodygebiets variiert werden kann, um einen Stromfluss zwischen dem Sourcegebiet und dem Draingebiet zu steuern. Eine Mehrzahl von FETs (z.B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs)) ist typischerweise in einen Träger oder Wafer integriert, wobei die FETs voneinander über eine sogenannte Flachgrabenisolierung (Shallow Trench Isolation, STI) (z.B. auch als BOX-Isolierungstechnik bekannt) getrennt sein können. Es können jedoch auch andere Prozesse verwendet werden, wie eine lokale Oxidation von Silicium (Local Oxidation of Silicon, LOCOS) oder eine Tiefgrabenisolierung (Deep Trench Isolation), um die Bodygebiete oder die aktiven Gebiete benachbarter FETs voneinander elektrisch zu trennen, die in einen Träger oder Wafer integriert sind.
  • Gemäß verschiedenen Ausführungsformen kann eine Halbleiterstruktur umfassen: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das wenigstens eine Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; welche Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das wenigstens eine Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.
  • Gemäß verschiedenen Ausführungsformen kann die Gatestruktur ein Gategebiet und eine dielektrische Schicht umfassen, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist.
  • Gemäß verschiedenen Ausführungsformen kann das Gategebiet einen ersten Teil, der das Kerngebiet des Bodygebiets wenigstens überlappt, und wenigstens einen zweiten Teil neben dem ersten Teil, der das wenigstens eine Randgebiet des Bodygebiets wenigstens überlappt, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Gategebiet ein Halbleitermaterial umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Gategebiet über ein oder mehrere Dotierungsmittel dotiert sein; wobei sich der erste Teil des Gategebiets von dem wenigstens einen zweiten Teil des Gategebiets in wenigstens einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheiden kann.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil des Gategebiets eine erste Dicke aufweisen und der wenigstens eine zweite Teil des Gategebiets kann eine zweite Dicke aufweisen, wobei die erste Dicke größer sein kann als die zweite Dicke.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur ferner umfassen: eine elektrisch leitfähige Schicht, die das Gategebiet wenigstens teilweise bedeckt und mit dem Gategebiet wenigstens teilweise in elektrischem Kontakt steht.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur ferner umfassen: eine oder mehrere Metallisierungsschichten.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil des Gategebiets von der elektrisch leitfähigen Schicht bedeckt sein und der wenigstens eine zweite Teil des Gategebiets kann frei sein von der elektrisch leitfähigen Schicht.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil des Gategebiets Silicium umfassen und die elektrisch leitfähige Schicht kann ein Metallsilicid umfassen, das mit dem ersten Teil des Gategebiets in elektrischem Kontakt steht.
  • Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil des Gategebiets von einer Oxid-Schicht in physischem Kontakt mit dem wenigstens einen zweiten Teil des Gategebiets bedeckt sein.
  • Gemäß verschiedenen Ausführungsformen kann das dielektrische Gebiet eine Grabenstruktur umfassen, die wenigstens teilweise mit einem dielektrischen Material gefüllt ist.
  • Gemäß verschiedenen Ausführungsformen kann sich das Gategebiet entlang der Breitenrichtung des Bodygebiets erstrecken, indem es das Bodygebiet teilweise überlappt, wobei die Ausdehnung des Gategebiets entlang der Breitenrichtung kleiner sein kann als die Ausdehnung des Bodygebiets entlang der Breitenrichtung.
  • Gemäß verschiedenen Ausführungsformen kann sich das Gategebiet entlang der Breitenrichtung des Bodygebiets erstrecken, indem es das Bodygebiet überlappt und das dielektrische Gebiet teilweise überlappt, wobei die Ausdehnung des Gategebiets entlang der Breitenrichtung größer sein kann als die Ausdehnung des Bodygebiets entlang der Breitenrichtung.
  • Gemäß verschiedenen Ausführungsformen kann die Ausdehnung des Bodygebiets entlang der Breitenrichtung kleiner sein als etwa 50 µm. Gemäß verschiedenen Ausführungsformen kann die Ausdehnung des Bodygebiets entlang der Breitenrichtung kleiner sein als etwa 10 µm.
  • Gemäß verschiedenen Ausführungsformen kann die Ausdehnung des wenigstens einen Randgebiets entlang der Breitenrichtung größer sein als 1 % der Ausdehnung des Bodygebiets entlang der Breitenrichtung.
  • Gemäß verschiedenen Ausführungsformen kann die dielektrische Schicht, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist, einen ersten Teil mit einer ersten Dicke, der das Kerngebiet des Bodygebiets überlappt, und wenigstens einen zweiten Teil neben dem ersten Teil der dielektrischen Schicht mit einer zweiten Dicke, der das wenigstens eine Randgebiet des Bodygebiets überlappt, umfassen, wobei die erste Dicke kleiner ist als die zweite Dicke. Gemäß verschiedenen Ausführungsformen kann der zweite Teil des Gategebiets das benachbarte dielektrische Gebiet 102i teilweise überlappen. Gemäß verschiedenen Ausführungsformen kann das Gateoxid zwischen dem Randgebiet 102e des Bodygebiets 102b und dem elektrisch leitfähigen Gategebiet (z.B. dem Polysiliciumgebiet der Gatestruktur 104) dicker sein als das Gateoxid zwischen dem Kerngebiet 102c des Bodygebiets 102b und dem elektrisch leitfähigen Gategebiet (z.B. dem Polysiliciumgebiet der Gatestruktur 104).
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Herstellung einer Halbleiterstruktur umfassen: Bilden eines ersten Source/Draingebiets, eines zweiten Source/Draingebiets und eines Bodygebiets, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; Bilden eines dielektrischen Gebiets, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und Bilden einer Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; welche Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Verarbeitung eines Trägers umfassen: Bilden einer Transistorstruktur wenigstens eines von über und in dem Träger, welche Transistorstruktur umfasst: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; Verarbeiten wenigstens eines von einem ersten Teil der Gatestruktur oder einem zweiten Teil der Gatestruktur, so dass eine erste Schwellenspannung für das Kerngebiet des Bodygebiets vorgesehen wird, und so dass und eine zweite Schwellenspannung für das Randgebiet des Bodygebiets vorgesehen wird, wobei die erste Schwellenspannung gleich der oder kleiner als die zweite Schwellenspannung ist.
  • Gemäß verschiedenen Ausführungsformen kann die Gatestruktur ein Gategebiet und eine dielektrische Schicht umfassen, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist, wobei das Gategebiet Halbleitermaterial umfasst; und wobei das Verarbeiten des wenigstens einen von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur umfassen kann: Dotieren wenigstens eines von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur, so dass sich der erste Teil der Gatestruktur von dem wenigstens einen zweiten Teil der Gatestruktur in wenigstens einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheidet.
  • Gemäß verschiedenen Ausführungsformen kann das Verarbeiten wenigstens eines von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur umfassen: Bilden einer elektrisch leitfähigen Schicht, die mit dem ersten Teil der Gatestruktur in Kontakt steht, wobei der zweite Teil der Gatestruktur frei ist von der elektrisch leitfähigen Schicht und mit der elektrisch leitfähigen Schicht über den ersten Teil der Gatestruktur elektrisch leitfähig verbunden ist.
  • Gemäß verschiedenen Ausführungsformen kann eine Transistorstruktur umfassen: ein Bodygebiet, das wenigstens zwei Source/Draingebiete verbindet, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens umgibt; ein dielektrisches Gebiet neben dem wenigstens einen Randgebiet des Bodygebiets; ein Gate zum Steuern des Bodygebiets; welches Gate einen ersten Teil und wenigstens einen zweiten Teil umfasst, die jeweils Halbleitermaterial umfassen, wobei sich der erste Teil wenigstens über das Kerngebiet erstreckt und sich der wenigstens eine zweite Teil über das wenigstens eine Randgebiet erstreckt, welcher erste Teil des Gates sich von dem wenigstens einen zweiten Teil des Gates wenigstens in einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheidet.
  • Gemäß verschiedenen Ausführungsformen kann eine dielektrische Schicht wenigstens zwischen dem Gate und dem Bodygebiet angeordnet sein, um das Gate gegen das Bodygebiet elektrisch zu isolieren.
  • Gemäß verschiedenen Ausführungsformen steuert der erste Teil des Gates im Wesentlichen das Kerngebiet des Bodygebiets, und wobei der wenigstens eine zweite Teil des Gates im Wesentlichen das wenigstens eine Randgebiet des Bodygebiets steuert.
  • Gemäß verschiedenen Ausführungsformen kann eine Transistorstruktur umfassen: ein Bodygebiet, das wenigstens zwei Source/Draingebiete verbindet, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet teilweise umgibt; ein dielektrisches Gebiet neben dem wenigstens einen Randgebiet des Bodygebiets; ein Gate zum Steuern des Bodygebiets; welches Gate einen ersten Teil und wenigstens einen zweiten Teil umfasst, die jeweils Halbleitermaterial umfassen, wobei sich der erste Teil wenigstens über das Kerngebiet erstreckt und sich der wenigstens eine zweite Teil über das wenigstens eine Randgebiet erstreckt, eine Gatekontaktschicht (Silicid), die über dem ersten Teil angeordnet ist und mit dem ersten Teil des Gates in direktem elektrischen Kontakt steht, wobei der wenigstens eine zweite Teil des Gates frei ist von der Gatekontaktschicht, so dass der wenigstens eine zweite Teil des Gates über das erste Gebiet in indirektem elektrischen Kontakt steht.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil eine erste Dicke aufweisen, und wenigstens ein zweiter Teil weist eine zweite Dicke auf, wobei die erste Dicke größer ist als die zweite Dicke.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Verarbeitung eines Trägers umfassen: Vorsehen von wenigstens zwei Source/Draingebieten und eines Bodygebiets, das die wenigstens zwei Source/Draingebiete in einem aktiven Gebiet des Trägers verbindet, Bilden eines Gategebiets über dem Bodygebiet, wobei das Gategebiet ein Halbleitermateiral umfasst, das mit einem ersten Typ von Dotierungsmitteln dotiert ist, teilweises Gegendotieren des Gategebiets mit einem zweiten Typ von Dotierungsmitteln.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Verarbeitung eines Trägers umfassen: Vorsehen von wenigstens zwei Source/Draingebieten und eines Bodygebiets, das die wenigstens zwei Source/Draingebiete in einem aktiven Gebiet des Trägers verbindet, Bilden einer dielektrischen Schicht über dem Bodygebiet, Bilden einer Gatestruktur über der dielektrischen Schicht, teilweises Dünnen des Gates, so dass ein erstes Gategebiet eine erste Dicke aufweist, und so dass wenigstens ein zweites Gategebiet eine zweite Dicke aufweist, die von der ersten Dicke verschieden ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Verarbeitung eines Trägers umfassen: Vorsehen von wenigstens zwei Source/Draingebieten und eines Bodygebiets, das die wenigstens zwei Source/Draingebiete in einem aktiven Gebiet des Trägers verbindet, Bilden einer dielektrischen Schicht über dem Bodygebiet, Bilden einer Gatestruktur über der dielektrischen Schicht, wobei das Gategebiet ein Halbleitermaterial umfasst, teilweises Bedecken einer Fläche des Gategebiets mit einer Metallschicht, Vornehmen einer Ausheilung, um eine Metallverbindung aus dem Metall und dem Halbleitermaterial des Gategebiets zu bilden, wobei die Metallverbindung die Fläche des Gategebiets teilweise bedeckt.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Verarbeitung eines Trägers umfassen: Vorsehen von wenigstens zwei Source/Draingebieten und eines Bodygebiets, das die wenigstens zwei Source/Draingebiete in einem aktiven Gebiet des Trägers verbindet, Bilden einer dielektrischen Struktur, die das Bodygebiet teilweise umgibt, wobei die dielektrische Struktur ein Randgebiet des Bodygebiet definiert, das ein Kerngebiet des Bodygebiets wenigstens teilweise umgibt, Bilden einer dielektrischen Schicht über dem Randgebiet und dem Kerngebiet des Bodygebiets, Bilden eines Gates zum Steuern des Bodygebiets, wobei das Gate ein erstes Gategebiet in Kontakt mit der dielektrischen Schicht, welches das Kerngebiet des Bodygebiets überlappt, und wenigstens ein zweites Gategebiet in Kontakt mit der dielektrischen Schicht, welches das Randgebiet überlappt, umfasst, Verarbeiten wenigstens eines von dem ersten Gategebiet und dem zweiten Gategebiet, so dass eine erste Schwellenspannung des Kerngebiets des Bodygebiets kleiner ist als eine zweite Schwellenspannung des Randgebiets des Bodygebiets.
  • In den Zeichnungen beziehen sich ähnliche Bezugszeichen allgemein auf die gleichen Teile in allen unterschiedlichen Ansichten. Die Zeichnungen sind nicht unbedingt maßstabgetreu, wobei stattdessen das Augenmerk allgemein auf die Veranschaulichung der Prinzipien der Erfindung gelegt wird. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
  • 1A schematisch eine Halbleiterstruktur in einer Schnittansicht gemäß verschiedenen Ausführungsformen zeigt;
  • 1B schematisch eine Halbleiterstruktur in einer Draufsicht gemäß verschiedenen Ausführungsformen zeigt;
  • 1C und 1D jeweils eine Halbleiterstruktur in einer schematischen Schnittansicht gemäß verschiedenen Ausführungsformen zeigen;
  • 2A bis 2C jeweils eine Halbleiterstruktur in einer schematischen Schnittansicht gemäß verschiedenen Ausführungsformen zeigen;
  • 3 eine Strom-Spannungs-Charakteristik einer Halbleiterstruktur gemäß verschiedenen Ausführungsformen zeigt;
  • 4 und 5 jeweils ein schematisches Flussdiagramm eines Verfahrens zur Verarbeitung eines Trägers gemäß verschiedenen Ausführungsformen zeigen;
  • 6A bis 6D jeweils eine Halbleiterstruktur in einer schematischen Schnittansicht während der Verarbeitung gemäß verschiedenen Ausführungsformen zeigen;
  • 7A bis 7F jeweils eine Halbleiterstruktur in einer schematischen Schnittansicht während der Verarbeitung gemäß verschiedenen Ausführungsformen zeigen; und
  • 8A bis 8F jeweils eine Halbleiterstruktur in einer schematischen Schnittansicht während der Verarbeitung gemäß verschiedenen Ausführungsformen zeigen.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigeschlossenen Zeichnungen, die zur Veranschaulichung spezifische Details und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann.
  • Das Wort „beispielhaft“ wird hier verwendet, um zu bedeuten „als Beispiel, Fall oder Veranschaulichung dienend“. Jede beliebige hier als „beispielhaft“ beschriebene Ausführungsform oder Ausbildung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausbildungen auszulegen.
  • Das Wort „über“, welches in Bezug auf ein abgeschiedenes Material verwendet wird, das „über“ einer Seite oder Fläche gebildet wird, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material „direkt auf“, z.B. in direktem Kontakt mit, der implizierten Seite oder Fläche gebildet werden kann. Das Wort „über“, welches in Bezug auf ein abgeschiedenes Material verwendet wird, das „über“ einer Seite oder Fläche gebildet wird, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material „indirekt auf“ der implizierten Seite oder Fläche gebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der implizierten Seite oder Fläche und dem abgeschiedenen Material gebildet sind.
  • Der Ausdruck „lateral“, der in Bezug auf die „laterale“ Ausdehnung einer Struktur (oder eines Trägers) oder „lateral“ überlappend verwendet wird, kann hier verwendet werden, um eine Ausdehnung entlang einer Richtung parallel zu einer Fläche eines Trägers zu bedeuten. Das heißt, dass eine Fläche eines Trägers (z.B. eine Fläche eines Substrats oder eine Fläche eines Wafers) als Referenz dienen kann, die allgemein als Hauptverarbeitungsfläche eines Wafers (oder als Hauptverarbeitungsfläche eines anderen Trägertyps) bezeichnet wird. Ferner kann der Ausdruck „Breite“, der in Bezug auf eine „Breite“ einer Struktur (oder eines Strukturelements, z.B. eines Hohlraums) verwendet wird, hier verwendet werden, um die laterale Ausdehnung einer Struktur zu bedeuten. Ferner kann der Ausdruck „Höhe“, der in Bezug auf eine Höhe einer Struktur (oder eines Strukturelements) verwendet wird, hier verwendet werden, um eine Ausdehnung einer Struktur entlang einer Richtung rechtwinklig zur Fläche eines Trägers (z.B. rechtwinklig zur Hauptverarbeitungsfläche eines Trägers) zu bedeuten.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur einen Feldeffekttransistor (FET) oder einen Halbleiterschalter auf der Basis des Feldeffekts umfassen (z.B. einen bipolaren Transistor mit isolierter Gateelektrode IGBT, z.B. einen Thyristor). Die Halbleiterstruktur, die wenigstens eines von über oder in einem Träger oder Wafer vorgesehen ist, kann wenigstens drei Anschlüsse umfassen, z.B. Source, Drain und Gate. Demgemäß können ein Sourcegebiet und ein Draingebiet in einem Bodygebiet des Trägers (oder Wafers) so gebildet sein, dass das Sourcegebiet und das Draingebiet wenigstens über ein Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet verbunden sein können, wobei eine Gatestruktur über dem Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet so angeordnet sein kann, dass ein Stromfluss vom Sourcegebiet zum Draingebiet über die Gatestruktur vorgesehen und/oder gesteuert werden kann, z.B. über das Anlegen einer Spannung (WS oder GS) an die Gatestruktur. Dadurch kann sich das von der Gatestruktur generierte elektrische Feld in das Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet erstrecken, wobei ein sogenannter Kanal vorgesehen und gesteuert wird, durch den Ladungsträger, z.B. Elektronen oder Löcher, von der Source zum Drain fließen können.
  • Die Träger können in den Kanal durch das Sourcegebiet eintreten und den Kanal durch das Draingebiet verlassen. Das Sourcegebiet und das Draingebiet (die Source/Draingebiete) können jedoch durch die jeweilige Verwendung als Source und/oder Drain definiert werden. Die Kanalleitfähigkeit und daher der Stromfluss zwischen Source und Drain können vom Gate modifiziert oder gesteuert werden. Gemäß verschiedenen Ausführungsformen können der Kanal und das Bodygebiet eine Breitenrichtung quer zum Stromfluss im Kanal und eine Längenrichtung parallel zum Stromfluss im Kanal aufweisen. Die Breite des Bodygebiets, und daher die maximale Breite des Kanals, zwischen dem Sourcegebiet und dem Draingebiet kann durch eine dielektrische Struktur begrenzt werden, die neben (lateral neben) dem Bodygebiet vorgesehen ist. Im Allgemeinen können MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) in der STI-(Flachgrabenisolierungs-)Technologie verarbeitet werden, wobei üblicherweise verarbeitete MOSFETs an parasitären Effekten im STI-Eckgebiet (in den Randgebieten des Bodygebiets) leiden können, z.B. leitet zusätzlich zu einer normalen Leitung im Kanal des MOSFET, die linear mit der Kanalbreite skaliert, eine parasitäre „Eckvorrichtung“ mit anderen Charakteristiken als der Kanal (z.B. Schwellenspannung, Body-Effekt, Anpassung oder Rauschen) parallel. Zur Veranschaulichung kann das Gate einen Kanal vorsehen, der wenigstens zwei parallel leitende Kanalgebiete mit verschiedenen elektronischen Eigenschaften aufgrund der verschiedenen elektronischen Eigenschaften eines ersten Teils des Bodygebiets und eines zweiten Teils des Bodygebiets umfasst. In einer üblicherweise verwendeten MOSFET-Ausbildung kann die parasitäre „Eckvorrichtung“ parallel zum gewünschten Kanal früher schalten (bei einer niedrigeren Schwellenspannung) als der gewünschte Kanal, was Probleme für Halbleiterstrukturen mit einer kleinen Vorrichtungsbreite verursachen kann (z.B. mit einer Bodygebietbreite von weniger als beispielsweise 100 µm). Daher kann eine geeignete Modellierung der Halbleiterstruktur mit einem Standard-BSIM-Kompaktmodell (Berkeley Short-Channel IGFET Model) schwierig sein, da homogene Vorrichtungseigenschaften entlang der Vorrichtungsbreite für Simulationen angenommen werden können.
  • Bei der üblicherweise angewendeten Halbleiterverarbeitung können integrative Maßnahmen vorgenommen werden, um die Vth-(Schwellenspannungs-)senkenden Effekte im Eckvorrichtungsgebiet zu mildern, d.h. die STI-Planierung kann reduziert werden, das Rückätzen der STI-Füllung kann reduziert werden oder die STI-Randform kann angepasst werden, wobei diese Maßnahmen die Prozessspielräume für Vorrichtungen in anderen Schaltungselementen verringern können, die für Veränderungen in den Eigenschaften der STI-Ecke hochempfindlich sind, wie beispielsweise Flash- oder statische Speicher.
  • 1A veranschaulicht eine Halbleiterstruktur 100 in einer schematischen Schnittansicht gemäß verschiedenen Ausführungsformen, wobei 1B eine entsprechende Draufsicht der Halbleiterstruktur 100 zeigt. Die Halbleiterstruktur 100 kann ein Transistor, z.B. ein FET, ein Fin-FET, ein MOSFET, ein n-Typ-MOSFET, ein p-Typ-MOSFET, ein Teil einer Halbleitervorrichtung oder ein Teil eines Halbleiterschalters sein. 1A zeigt einen Schnitt 101, 105 der Halbleiterstruktur 100 rechtwinklig zur Längenrichtung 103, in der ein Strom von der Source zum Drain fließen kann.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur 100 wenigstens eines von über oder in einem Träger 102 (oder einem Wafer 102) gebildet oder angeordnet sein. Gemäß verschiedenen Ausführungsformen kann eine Mehrzahl von Halbleiterstrukturen 100 wenigstens eines von über oder in einem Träger 102, z.B. lateral nebeneinander, gebildet oder angeordnet sein, wobei die Halbleiterstrukturen 100 über ein oder mehrere dielektrische Gebiete 102i, die im Träger 102 vorgesehen sind, voneinander elektrisch getrennt sein können. Gemäß verschiedenen Ausführungsformen kann der Träger 102 ein beliebiger Typ eines Trägers 102 sein, der in der Halbleiterverarbeitung verarbeitbar ist, z.B. ein Halbleiter-Wafer, z.B. ein Silicium-Wafer, ein Träger, der eine Halbleiterschicht umfasst, oder ein Träger, der eine Silicium-Schicht umfasst. Gemäß verschiedenen Ausführungsformen können Halbleitermaterialien des Trägers 102 ferner Germanium, Gruppe III- bis V-Elemente, Polymere, Galliumarsenid (GaAs), Indiumphosphid (InP) umfassen, aber auch ein beliebiges ternäres Halbleiter-Verbundmaterial, wie Indiumgalliumarsenid (InGaAs), oder ein quaternäres Halbleiter-Verbundmaterial. In einer Ausführungsform kann das Wafer-Substrat aus Silicium (dotiert oder undotiert) bestehen, in einer alternativen Ausführungsform kann das Wafer-Substrat ein Silicium-auf-Isolator-(SOI-)Wafer sein.
  • Gemäß verschiedenen Ausführungsformen können die dielektrischen Gebiete 102i, die im Träger 102 vorgesehen sind, um jeweilige angrenzende Halbleiterstrukturen 100 im Träger 102 elektrisch zu trennen, wenigstens ein dielektrisches Material umfassen, wie beispielsweise Siliciumoxid, ein Metalloxid oder ein Halbmetalloxid. Gemäß verschiedenen Ausführungsformen kann oder können das eine oder mehrere dielektrische Gebiete 102i in der STI-Technologie gebildet werden, z.B. über die Bildung eines Grabens oder einer Grabenstruktur im Träger 102 und Füllen oder wenigstens teilweises Füllen des Grabens oder der Grabenstruktur mit einem dielektrischen Material.
  • Wie in 1A veranschaulicht, kann ein Bodygebiet 102b im Träger 102 vorgesehen sein, wobei das Bodygebiet 102b lateral über die dielektrischen Gebiete 102i entlang der Breitenrichtung 101 der Halbleiterstruktur 100 begrenzt wird. Zur Veranschaulichung können die dielektrischen Gebiete 102i einen Stromfluss entlang der Breitenrichtung 101 des Bodygebiets 102b begrenzen, so dass eine Mehrzahl von Halbleiterstrukturen 100 wenigstens eines von über oder in dem Träger 102 vorgesehen werden kann, wobei die Mehrzahl von Halbleiterstrukturen 100 einander nicht beeinflussen.
  • Gemäß verschiedenen Ausführungsformen kann das Bodygebiet 102b ein Kerngebiet 102c und ein Randgebiet 102e umfassen, wobei das Randgebiet den dielektrischen Gebieten 102i zugewandt ist und/oder mit den dielektrischen Gebieten 102i in physischem Kontakt steht. Gemäß verschiedenen Ausführungsformen kann sich aufgrund der dielektrischen Gebiete 102i das Randgebiet 102e des Bodygebiets 102b vom Kerngebiet 102c in elektronischen Eigenschaften unterscheiden, z.B. in der Ladungsträgerkonzentration, Elektronenbandstruktur, Dotierungskonzentration, Mikrostruktur, Dicke, Oberflächenrauigkeit und dgl. Daher kann sich das Schaltverhalten des Randgebiets 102e vom Schaltverhalten des Kerngebiets unterscheiden, was in der Ausbildung und/oder Struktur einer Gatestruktur 104 berücksichtigt werden kann, die über dem Bodygebiet 102b (über dem Kerngebiet 102c und über dem Randgebiet 102e) angeordnet ist.
  • Gemäß verschiedenen Ausführungsformen kann sich die Gatestruktur 104 lateral über das Bodygebiet 102b entlang der Breitenrichtung 101 erstrecken. Die Gatestruktur 104 kann ein erstes Gategebiet 104a umfassen, welches das Kerngebiet 102c des Bodygebiets 102b überlappt, um das Kerngebiet 102c im Wesentlichen zu steuern, z.B. um einen Kanal vorzusehen oder zu modulieren, der sich im Kerngebiet 102c des Bodygebiets 102b erstreckt. Ferner kann gemäß verschiedenen Ausführungsformen die Gatestruktur 104 wenigstens ein zweites Gategebiet 104b (z.B. zwei zweite Gategebiete 104b) umfassen, welches das wenigstens eine Randgebiet 102e (z.B. zwei Randgebiete 102e) des Bodygebiets 102b überlappt. Ferner kann gemäß verschiedenen Ausführungsformen das wenigstens eine zweite Gategebiet 104b (z.B. gegebenenfalls) die dielektrischen Gebiete 102i teilweise überlappen. Gemäß verschiedenen Ausführungsformen kann das wenigstens eine zweite Gategebiet 104b das wenigstens eine Randgebiet 102e des Bodygebiets 102b im Wesentlichen steuern, z.B. um einen Kanal vorzusehen oder zu modulieren, der sich in dem wenigstens einen Randgebiet 102c des Bodygebiets 102b erstreckt. Gemäß verschiedenen Ausführungsformen können das erste Gategebiet 104a und das wenigstens eine zweite Gategebiet 104b vom Bodygebiet 102b über eine dielektrischs Schicht 104i elektrisch getrennt sein, beispielsweise ein sogenanntes Feldoxid oder Gateoxid, z.B. über ein high-κ-dielektrisches Material, z.B. über Siliciumoxid, z.B. über ein Übergangsmetalloxid, z.B. über eine Mehrfachschicht, die beispielsweise Siliciumoxid umfasst.
  • Gemäß verschiedenen Ausführungsformen kann das erste Gategebiet 104a ausgelegt sein, eine erste Schwellenspannung für das Kerngebiet 102c des Bodygebiets 102b vorzusehen, und das wenigstens eine zweite Gategebiet 104b kann ausgelegt sein, eine zweite Schwellenspannung für das wenigstens eine Randgebiet 102e (oder für beide Randgebiete 102e) des Bodygebiets 102b vorzusehen, wobei die erste Schwellenspannung im Wesentlichen gleich der oder kleiner als die zweite Schwellenspannung ist, so dass das Kerngebiet 102c die Schaltcharakteristik der Halbleiterstruktur 100 dominieren kann.
  • Gemäß verschiedenen Ausführungsformen kann die Breite des Bodygebiets 102b entlang der Richtung 101 im Bereich von etwa einigen Nanometern bis etwa einigen zehn Mikrometern liegen, z.B. im Bereich von etwa 10 nm bis etwa 50 µm. Gemäß verschiedenen Ausführungsformen kann die Breite des Bodygebiets 102b entlang der Richtung 101 weniger als 100 µm, z.B. weniger als 50 µm, z.B. weniger als 40 µm, z.B. weniger als 30 µm, z.B. weniger als 20 µm, z.B. weniger als 10 µm, z.B. weniger als 5 µm betragen.
  • Gemäß verschiedenen Ausführungsformen kann die Breite des Randgebiets 102e (die Breite jedes Randgebiets 102e der beiden Randgebiete 102e) entlang der Richtung 101 im Bereich von etwa 1 % bis etwa 20 % der Breite des Bodygebiets 102b liegen.
  • Gemäß verschiedenen Ausführungsformen kann die Breite des wenigstens einen Randgebiets 102e durch die Verarbeitung der dielektrischen Gebiete 102i und/oder des Trägers 102 definiert werden, was die elektronischen Eigenschaften eines Teils des Bodygebiets 102b beeinflussen oder variieren kann, wodurch das wenigstens eine Randgebiet 102e verursacht wird.
  • Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur 100 ein erstes Source/Draingebiet 102sd und ein zweites Source/Draingebiet 102sd umfassen, wie in 1B veranschaulicht. Die Halbleiterstruktur 100 kann ferner ein Bodygebiet 102b umfassen, das zwischen dem ersten Source/Draingebiet 102sd und dem zweiten Source/Draingebiet 102sd angeordnet ist, wobei das Bodygebiet 102b ein Kerngebiet 102c und wenigstens ein Randgebiet 102e umfassen kann, welches wenigstens eine Randgebiet 102e das Kerngebiet 102c wenigstens teilweise umgibt. Die Halbleiterstruktur 100 kann ferner ein dielektrisches Gebiet 102i neben dem Bodygebiet 102b umfassen, und das dielektrische Gebiet 102i kann ausgelegt sein, einen Stromfluss durch das Bodygebiet 102b entlang einer Breitenrichtung 101 des Bodygebiets 102b zu begrenzen, wobei das wenigstens eine Randgebiet 102e zwischen dem Kerngebiet 102c und dem dielektrischen Gebiet 102i eingerichtet sein kann. Die Halbleiterstruktur 100 kann ferner eine Gatestruktur 104 umfassen, die ausgelegt ist, das Bodygebiet 102b zu steuern, welche Gatestruktur 104 ausgelegt sein kann, eine erste Schwellenspannung für das Kerngebiet 102c des Bodygebiets 102b und eine zweite Schwellenspannung für das wenigstens eine Randgebiet 102e des Bodygebiets 102b vorzusehen, wobei die erste Schwellenspannung kleiner oder im Wesentlichen gleich der zweiten Schwellenspannung ist.
  • Daher kann in dem Fall, dass die erste Schwellenspannung im Wesentlichen gleich der zweiten Schwellenspannung ist, ein homogener Schaltkanal im kompletten Bodygebiet 102b vorgesehen werden, indem eine Overdrive-Spannung, die größer ist als die erste Schwellenspannung, an das Gate 104 angelegt wird. Ansonsten kann in dem Fall, dass die erste Schwellenspannung kleiner ist als die zweite Schwellenspannung, ein homogener Schaltkanal nur im Kerngebiet 102c des Bodygebiets 102b vorgesehen werden, indem eine Overdrive-Spannung an das Gate 104 angelegt wird, die größer ist als die erste Schwellenspannung und kleiner als die zweite Schwellenspannung. In beiden Fällen kann die Eckvorrichtung, die durch die Randgebiete 102e des Bodygebiets 102b verursacht wird, das Schalten der Halbleiterstruktur 100 nicht dominieren. Zur Veranschaulichung kann die Gatestruktur 104 ausgelegt sein, den Einfluss der Randgebiete 102e des Bodygebiets 102b auf die Schaltcharakteristiken der Halbleiterstruktur 100 zu reduzieren.
  • Daher kann gemäß verschiedenen Ausführungsformen die Gatestruktur 104 ein Gategebiet 104a, 104b (das beispielsweise Polysilicium, z.B. dotiertes oder teilweise dotiertes Polysilicium umfasst) und eine dielektrische Schicht (ein Gateoxid) umfassen, die zwischen dem Gategebiet 104a, 104b und dem Bodygebiet 102b angeordnet ist, wobei das Gategebiet 104a, 104b einen ersten Teil 104a, der das Kerngebiet 102c des Bodygebiets 102b wenigstens überlappt, und wenigstens einen zweiten Teil 104b lateral neben dem ersten Teil 104a umfassen kann, welcher zweite Teil 104b das wenigstens eine Randgebiet 102e des Bodygebiets 102b wenigstens überlappt.
  • Gemäß verschiedenen Ausführungsformen kann das Gategebiet 104a, 104b über ein oder mehrere Dotierungsmittel dotiert werden, z.B. können für ein n-Typ-dotiertes Bodygebiet 102b die Source/Draingebiete 102sd p-Typ-dotiert werden, und das Gategebiet 104a, 104b kann auch während desselben p-Typ-Dotierungsprozesses p-Typ-dotiert werden, z.B. können für ein p-Typ-dotiertes Bodygebiet 102b die Source/Draingebiete 102sd n-Typ-dotiert werden, und das Gategebiet 104a, 104b kann auch während desselben n-Typ-Dotierungsprozesses n-Typ-dotiert werden. Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil 104b des Gategebiets 104a, 104b beispielsweise gegendotiert werden, so dass sich der erste Teil 104a des Gategebiets 104a, 104b von dem wenigstens einen zweiten Teil 104b des Gategebiets 104a, 104b im Dotierungstyp unterscheidet. Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil 104b des Gategebiets 104a, 104b beispielsweise zusätzlich dotiert werden, so dass sich der erste Teil 104a des Gategebiets 104a, 104b von dem wenigstens einen zweiten Teil 104b des Gategebiets 104a, 104b in der Dotierungskonzentration unterscheidet.
  • Zur Veranschaulichung kann sich der erste Teil 104a des Gategebiets 104a, 104b von dem wenigstens einen zweiten Teil 104b des Gategebiets 104a, 104b im dominierenden Dotierungstyp unterschieden und/oder in der Dotierungskonzentration unterscheiden. Gemäß verschiedenen Ausführungsformen kann der erste Teil 104a des Gategebiets 104a, 104b mit einer ersten Dotierungskonzentration n-Typ-dotiert werden, und der wenigstens eine zweite Teil 104b des Gategebiets 104a, 104b kann mit einer zweiten Dotierungskonzentration n-Typ-dotiert werden, die niedriger ist als die erste Dotierungskonzentration. Gemäß verschiedenen Ausführungsformen kann die elektrische Leitfähigkeit (z.B. die R-C-Konstante für eine WS-Spannung) des ersten Teils 104a des Gategebiets 104a, 104b größer sein als die elektrische Leitfähigkeit des wenigstens einen zweiten Teils 104b des Gategebiets 104a, 104b.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil 104a des Gategebiets 104a, 104b dotiert sein (z.B. n-Typ oder p-Typ) und der wenigstens eine zweite Teil 104b des Gategebiets 104a, 104b kann undotiert sein, z.B. kann der wenigstens eine zweite Teil 104b des Gategebiets 104a, 104b gegen eine Ionenimplantation während der Dotierung des ersten Teils 104a des Gategebiets 104a, 104b und/oder während der Dotierung der Source/Draingebiete 102sd geschützt werden.
  • Wie in 1C veranschaulicht, kann gemäß verschiedenen Ausführungsformen der erste Teil 104a des Gategebiets eine erste Dicke aufweisen, und der wenigstens eine zweite Teil 104b des Gategebiets kann eine zweite Dicke aufweisen, wobei die erste Dicke größer ist als die zweite Dicke. Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil 104b des Gategebiets gedünnt werden, z.B. über einen Ätzprozess.
  • Wie in 1D veranschaulicht, kann gemäß verschiedenen Ausführungsformen der wenigstens eine zweite Teil 104b des Gategebiets vollständig entfernt werden. Mit anderen Worten kann sich die Gatestruktur 104 lateral über das Kerngebiet 102c des Bodygebiets 102b erstrecken und das wenigstens eine Randgebiet 102e des Bodygebiets 102b nicht überlappen. Gemäß verschiedenen Ausführungsformen kann die Breite der Gatestruktur 104, die das Kerngebiet 102c überlappt, entlang der Breitenrichtung 101 kleiner sein als die Breite des Bodygebiets 102b.
  • Gemäß verschiedenen Ausführungsformen kann wenigstens ein Teil der Isolierschicht 104i (das Gateoxid) frei sein vom Gategebiet 104a, 104b.
  • Gemäß verschiedenen Ausführungsformen kann die in 1A bis 1D veranschaulichte Halbleiterstruktur 100 in eine dielektrische Passivierungsschicht bedeckt oder eingebettet sein, wobei z.B. die dielektrische Passivierungsschicht einen Teil einer Metallisierung für die Halbleiterstruktur 100 vorsieht. Mit anderen Worten kann die Halbleiterstruktur 100 ferner wenigstens eine Metallisierungsstruktur umfassen, um mit der Gatestruktur und den Source/Draingebieten 102sd in elektrischen Kontakt zu gelangen. Gemäß verschiedenen Ausführungsformen kann das Gategebiet 104a, 104b die dielektrischen Gebiete 102i teilweise überlappen oder nicht. Gemäß verschiedenen Ausführungsformen kann das Gategebiet 104a, 104b das Randgebiet 102e des Bodygebiets 102b teilweise überlappen oder nicht.
  • 2A bis 2C zeigen jeweils eine Halbleiterstruktur 100 in einer schematischen Schnittansicht gemäß verschiedenen Ausführungsformen, wobei die Gatestruktur 104 über eine Kontaktschicht 204c wenigstens teilweise in elektrischen Kontakt gebracht werden kann, die wenigstens teilweise über der Gatestruktur 104 vorgesehen ist. Gemäß verschiedenen Ausführungsformen können der erste Teil 104a und der zweite Teil 104b des Gategebiets Polysilicium umfassen.
  • Wie in 2A und 2B veranschaulicht, kann gemäß verschiedenen Ausführungsformen der erste Teil 104a des Gategebiets mit einer Kontaktschicht 204c bedeckt sein, z.B. mit einem Metall, z.B. Kupfer oder Aluminium. Gemäß verschiedenen Ausführungsformen kann die Kontaktschicht 204c ein Metallsilicid umfassen. Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil 104b des Gategebiets (oder können beide zweiten Teile 104b des Gategebiets) frei sein von der Kontaktschicht 204c. Zusätzlich kann der wenigstens eine zweite Teil 104b des Gategebiets mit einer Oxidschicht bedeckt sein, z.B. in physischem Kontakt mit dem wenigstens einen zweiten Teil 104b des Gategebiets.
  • Wie in 2C veranschaulicht, kann gemäß verschiedenen Ausführungsformen das Gategebiet 104a, welches das Kerngebiet 102c des Bodygebiets 102b überlappt, mit einer Kontaktschicht 204c (z.B. vollständig) bedeckt sein.
  • Ein teilweises Inkontakbringen des Gategebiets, wie beispielsweise in 2A und 2B veranschaulicht, kann die WS-(Wechselstrom-, Wechselspannungs- oder Wechselleistungs-)Charakteristiken des wenigstens einen zweiten Teils des Gategebiets verändern, z.B. kann die R-C-Konstante, die Dämpfung oder die Trägheit des wenigstens einen zweiten Teils des Gategebiets groß sein, so dass, falls ein Wechselstrom/eine Wechselspannung an die Gatestruktur 104 angelegt wird, der wenigstens eine zweite Teil des Gategebiets eine reduzierte Fähigkeit aufweisen kann, ein elektrisches Feld für das wenigstens eine Randgebiet 102e des Bodygebiets 102b vorzusehen, z.B. bei einer größeren Frequenz als etwa 100 Hz, oder z.B. größer als etwa 1 kHz, oder z.B. größer als etwa 10 kHz, oder sogar noch größer.
  • Gemäß verschiedenen Ausführungsformen kann der wenigstens eine zweite Teil des Gategebiets als Tiefpassfilter ausgelegt sein. In diesem Fall kann eine höhere WS-Spannung notwendig sein, um einen Kanal in dem wenigstens einen Randgebiet 102e des Bodygebiets 102b verglichen mit dem Kerngebiet 102c des Bodygebiets 102b vorzusehen oder zu modulieren, so dass die zweite Schwellenspannung des wenigstens einen Randgebiets 102e größer oder gleich der ersten Schwellenspannung des Kerngebiets 102c des Bodygebiets 102b ist.
  • Gemäß verschiedenen Ausführungsformen kann der erste Teil 104a des Gategebiets Silicium umfassen, und die elektrisch leitfähige Schicht 204c kann ein Metallsilicid umfassen, das mit dem ersten Teil 104a des Gategebiets in elektrischem Kontakt steht.
  • Gemäß verschiedenen Ausführungsformen kann die Austrittsarbeit des Gategebiets teilweise modifiziert werden, z.B. durch eine lokale Gateimplantatation oder durch ein Gate-Dünnen und/oder durch Silicid-Blockierung, die gleichzeitig sowie getrennt voneinander angewendet werden können. Die Austrittsarbeit des Gates kann die Schwellenspannung für den jeweiligen Kanal oder einen Teil des Kanals, der zu steuern ist, beeinflussen.
  • 3 veranschaulicht I-V-Charakteristiken (Strom 302y – Spannung 302x) eines n-Typ-MOSFET mit einem n-Typ-dotierten 304 Gategebiet und mit einem p-Typ-dotierten 306 oder p-Typ-gegendotierten 306 Gategebiet. Gemäß verschiedenen Ausführungsformen kann die Gate-Austrittsarbeit die Schwellenspannung des MOSFET beeinflussen, z.B. kann sich die Vth (Schwellenspannung 304v) um etwa 1 V (auf die Schwellenspannung 306v) mit der Änderung vom hochdosiert n-dotierten 304 zum hochdosiert p-dotierten Gate 306 verschieben. Daher kann das Gate modifiziert werden (über die Dotierung des Gates), um die I-V-Charakteristiken der Halbleiterstruktur 100 anzupassen.
  • Gemäß verschiedenen Ausführungsformen kann die Schwellenspannung Vth eines Feldeffekttransistors (FET) hier als Wert der Gate-Source-Spannung bezeichnet werden, welcher zum Vorsehen eines Kanals vom Sourcegebiet 102sd zum Draingebiet 102sd notwendig ist, der einen signifikanten Stromfluss von der Source zum Drain ermöglichen kann. Die Schwellenspannung kann eine Draininduzierte Sperrsenkung und/oder ein Subschwellen-Lecken berücksichtigen, so dass ein Strom 302y sogar für Gatevorspannungen unter der Schwellenspannung (z.B. ein Subschwellen-Lecken) vorhanden sein kann. Gemäß verschiedenen Ausführungsformen kann im Subschwellenschema (Subschwellen-Betriebsmodus) 304s, 306s der Halbleiterstruktur 1000 der Leckstrom 302y exponentiell mit der Gatevorspannung 302x variieren. Dies kann auch die Schwellenspannung 304v, 306v an der oberen Grenze des Subschwellen-Schemas 304s, 306s definieren. In 3 ist der Strom 302y logarithmisch aufgetragen, so dass eine lineare Subschwellenkurve 304s, 306s ein Merkmal einer Strom-Spannungs-Charakteristik 300 eines MOSFET sein kann.
  • Gemäß verschiedenen Ausführungsformen beeinflusst die Gate-Austrittsarbeit das Subschwellenschema des MOSFET, z.B. die Schwellenspannung 304v, 306v und die Subschwellenkurve 304s, 306s, die um etwa 1 V mit der Änderung von einem hochdosiert n-Typ-dotieren zu einem hochdosiert p-Typ-dotierten Gate verschoben werden können, wie in 3 veranschaulicht. Daher kann das Gate modifiziert werden, um die I-V-Charakteristiken anzupassen, z.B. die Schwellenspannung 304v, 306v und/oder das Subschwellenschema 304s, 306s der Halbleiterstruktur 100.
  • Falls die Halbleiterstruktur 100 in einem WS-Betriebsmodus betrieben wird, kann gemäß verschiedenen Ausführungsformen die Antwort des Kanals auf die an das Gategebiet angelegte WS-Spannung frequenzabhängig sein. Ferner kann im WS-Betriebsmodus die Schwellenspannung als frequenzabhängige Kopplungsstärke des Gates an das Bodygebiet angesehen werden, um den Kanal vorzusehen und/oder zu modulieren (z.B. die Fähigkeit des jeweiligen Gategebiets, die elektrische Leitfähigkeit des Kerngebiets 102c und des Randgebiets 102e des Bodygebiets 102b zu modulieren).
  • Gemäß verschiedenen Ausführungsformen kann, wie vorstehend beschrieben, eine Halbleiterstruktur 100 umfassen: ein erstes Source/Draingebiet 102sd und ein zweites Source/Draingebiet 102sd; ein Bodygebiet 102b, das zwischen dem ersten Source/Draingebiet 102sd und dem zweiten Source/Draingebiet 102sd angeordnet ist, wobei das Bodygebiet 102b ein Kerngebiet 102c und wenigstens ein Randgebiet 102e umfasst, welches das Kerngebiet 102c wenigstens teilweise umgibt; ein dielektrisches Gebiet 102i neben dem Bodygebiet 102b, welches dielektrische Gebiet 102i ausgelegt ist, einen Stromfluss durch das Bodygebiet 102b in einer Breitenrichtung 101 des Bodygebiets 102b zu begrenzen, wobei das wenigstens eine Randgebiet 102e zwischen dem Kerngebiet 102c und dem dielektrischen Gebiet 102i eingerichtet sein kann; und eine Gatestruktur 104, die ausgelegt ist, das Bodygebiet 102b zu steuern; welche Gatestruktur 104 einen ersten (z.B. Polysilicium-)Teil 104a, der das Kerngebiet 102c des Bodygebiets 102b überlappt, und wenigstens einen zweiten (z.B. Polysilicium-)Teil 104b, der das wenigstens eine Randgebiet 102e des Bodygebiets 102b überlappt, umfasst, wobei der erste Teil 104a über eine Schicht 204c in elektrischem Kontakt steht, und wobei der zweite Teil 104b frei ist von der Schicht 204c, so dass der zweite Teil 104b über den ersten Teil 104a mit der Schicht 204c indirekt elektrisch leitfähig verbunden ist. Gemäß verschiedenen Ausführungsformen können, da das Gategebiet 104a, 104b teilweise in elektrischem Kontakt stehen kann, die WS-Eigenschaften der Gatestruktur 104 so variiert werden, dass das Randgebiet 102e des Bodygebiets 102b weniger beeinflusst werden kann verglichen mit einem Gate, das vollständig mit einer elektrisch leitfähigen Kontaktschicht in üblicherweise verwendeten Transistorausbildungen bedeckt ist.
  • Zusätzlich kann der eine oder können mehrere zweite Teile 104b des Gategebiets gemäß verschiedenen Ausführungsformen gedünnt werden oder mit einer kleineren Dicke versehen werden als der erste Teil 104a, was bewirkt, dass der eine oder mehrere zweite Teile 104b des Gategebiets als Tiefpassfilter agiert oder agieren.
  • Demgemäß kann der erste Teil 104a des Gategebiets das Kerngebiet 102c des Bodygebiets 102b im Wesentlichen steuern, und der wenigstens eine zweite Teil 104b des Gategebiets kann das wenigstens eine Randgebiet 102e des Bodygebiets 102b im Wesentlichen steuern, so dass die Eigenschaften des wenigstens einen Randgebiets 102e (der Eckvorrichtung) des Bodygebiets 102b über eine Modifikation der Gatestruktur 104 angepasst werden können.
  • Gemäß verschiedenen Ausführungsformen kann, wie vorstehend beschrieben, eine Halbleiterstruktur 100 umfassen: ein erstes Source/Draingebiet 102sd und ein zweites Source/Draingebiet 102sd; ein Bodygebiet 102b, das zwischen dem ersten Source/Draingebiet 102sd und dem zweiten Source/Draingebiet 102sd angeordnet ist, wobei das Bodygebiet 102b ein Kerngebiet 102c und wenigstens ein Randgebiet 102e umfasst, welches das Kerngebiet 102c wenigstens teilweise umgibt; ein dielektrisches Gebiet 102i, das neben dem Bodygebiet 102b angeordnet und ausgelegt ist, einen Stromfluss durch das Bodygebiet 102b in einer Breitenrichtung 101 des Bodygebiets 102b zu begrenzen, wobei das wenigstens eine Randgebiet 102e zwischen dem Kerngebiet 102c und dem dielektrischen Gebiet 102i eingerichtet sein kann; und eine Gatestruktur 104, die ausgelegt ist, das Bodygebiet 102b zu steuern; welche Gatestruktur 104 ein erstes (z.B. Polysilicium-)Gebiet 104a, welches das Kerngebiet 102c des Bodygebiets 102b überlappt, und wenigstens ein zweites (z.B. Polysilicium-)Gebiet 104b, welches das wenigstens eine Randgebiet 102e des Bodygebiets 102b überlappt, umfassen kann, wobei der erste Teil 104a denselben Dotierungstyp umfassen kann wie die Source/Draingebiete 102sd, und wobei der zweite Teil 104b den entgegengesetzten Dotierungstyp zum ersten Teil 104a umfassen kann.
  • 4 zeigt ein schematisches Flussdiagramm eines Verfahrens 400 zur Verarbeitung eines Trägers 102 gemäß verschiedenen Ausführungsformen. Das Verfahren 400 zur Verarbeitung eines Trägers 102 kann umfassen: in 410, Bilden eines ersten Source/Draingebiets 102sd und eines zweiten Source/Draingebiets 102sd in einem Träger 102, so dass ein Bodygebiet 102b zwischen dem ersten Source/Draingebiet 102sd und dem zweiten Source/Draingebiet 102sd angeordnet sein kann, wobei das Bodygebiet 102b ein Kerngebiet 102c und wenigstens ein Randgebiet 102e umfasst, welches das Kerngebiet 102c wenigstens teilweise umgibt; in 420, Bilden eines dielektrischen Gebiets 102i (oder mehr als eines dielektrischen Gebiets, z.B. zwei längliche dielektrische Gebiete 102i) neben dem Bodygebiet 102b, welches dielektrische Gebiet 102i ausgelegt sein kann, einen Stromfluss durch das Bodygebiet 102b in einer Breitenrichtung 101 des Bodygebiets 102b zu begrenzen, wobei das Randgebiet 102e zwischen dem Kerngebiet 102c und dem dielektrischen Gebiet 102i eingerichtet sein kann; und in 430, Bilden einer Gatestruktur 104, die ausgelegt ist, das Bodygebiet 102b zu steuern, welche Gatestruktur ausgelegt sein kann, eine erste Schwellenspannung für das Kerngebiet 102c des Bodygebiets 102b und eine zweite Schwellenspannung für das Randgebiet 102e des Bodygebiets 102b vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.
  • Gemäß verschiedenen Ausführungsformen können die dielektrischen Gebiete 102i in den Träger 102 gebildet werden, bevor oder nachdem die Source/Draingebiete 102sd in den Träger 102 implantiert werden können, wobei das verbleibende Trägermaterial zwischen den Source/Draingebieten 102sd das Bodygebiet 102b vorsehen kann, z.B. p-Typ oder n-Typ.
  • Gemäß verschiedenen Ausführungsformen kann die Gatestruktur 104 gebildet werden, bevor oder nachdem die Source/Draingebiete 102sd in den Träger 102 implantiert werden können. Gemäß verschiedenen Ausführungsformen kann die Gatestruktur 104 über dem Träger 102 gebildet werden, wobei anschließend die Source/Draingebiete 102sd in den Träger 102 so implantiert werden können, dass gleichzeitig auch das Polysilicium der Gatestruktur 104 dotiert werden kann, z.B. p-Typ oder n-Typ.
  • 5 zeigt ein schematisches Flussdiagramm eines Verfahrens 500 zur Verarbeitung eines Trägers 102 gemäß verschiedenen Ausführungsformen. Gemäß verschiedenen Ausführungsformen kann das Verfahren 500 zur Verarbeitung eines Trägers 102 umfassen: in 510, Bilden einer Transistorstruktur 100 wenigstens eines von über und in dem Träger 102, welche Transistorstruktur 100 umfasst: ein erstes Source/Draingebiet 102sd und ein zweites Source/Draingebiet 102sd; ein Bodygebiet 102b, das zwischen dem ersten Source/Draingebiet 102sd und dem zweiten Source/Draingebiet 102sd angeordnet ist, wobei das Bodygebiet 102b ein Kerngebiet 102c und ein Randgebiet 102e umfasst, welches Randgebiet 102e das Kerngebiet 102c wenigstens teilweise umgibt; ein dielektrisches Gebiet 102i neben dem Bodygebiet 102b, welches dielektrische Gebiet 102i ausgelegt ist, einen Stromfluss durch das Bodygebiet 102b in einer Breitenrichtung 101 des Bodygebiets 102b zu begrenzen, wobei das Randgebiet 102e zwischen dem Kerngebiet 102c und dem dielektrischen Gebiet 102i eingerichtet sein kann; und eine Gatestruktur 104, die ausgelegt ist, das Bodygebiet 102b zu steuern; und in 520, Verarbeiten wenigstens eines von einem ersten Teil 104a der Gatestruktur 104 oder einem zweiten Teil 104b der Gatestruktur 104, so dass eine erste Schwellenspannung für das Kerngebiet 102c des Bodygebiets 102b vorgesehen wird, und so dass und eine zweite Schwellenspannung für das Randgebiet 102e des Bodygebiets 102b vorgesehen wird, wobei die erste Schwellenspannung gleich der oder kleiner als die zweite Schwellenspannung ist.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 500 zur Verarbeitung eines Trägers 102 alternativ dazu umfassen: in 520, Dotieren wenigstens eines von einem ersten Teil 104a der Gatestruktur 104 oder einem zweiten Teil 104b der Gatestruktur 104, so dass sich der erste Teil 104a der Gatestruktur 104 von dem zweiten Teil 104b der Gatestruktur 104 in wenigstens einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheiden kann.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 500 zur Verarbeitung eines Trägers 102 alternativ dazu umfassen: in 520, Dünnen der Gatestruktur 104 teilweise, so dass ein erster Teil 104a der Gatestruktur 104, der das Kerngebiet 102c überlappt, eine größere Dicke aufweist als ein zweiter Teil 104b der Gatestruktur 104, der das Randgebiet 102e überlappt. Gemäß verschiedenen Ausführungsformen kann der erste Teil 104a der Gatestruktur 104 eine Dicke im Bereich von etwa einigen Nanometern bis etwa einigen Mikrometern aufweisen, z.B. im Bereich von etwa 50 nm bis etwa 1 µm. Demgemäß kann der wenigstens eine zweite Teil 104b der Gatestruktur 104 eine Dicke im Bereich von etwa 0 bis etwa 90 %, z.B. im Bereich von etwa 0 bis etwa 80 %, z.B. im Bereich von etwa 0 bis etwa 70 %, z.B. im Bereich von etwa 0 bis etwa 60 %, z.B. im Bereich von etwa 0 bis etwa 50 %, z.B. im Bereich von etwa 0 bis etwa 40 %, z.B. im Bereich von etwa 0 bis etwa 30 %, z.B. im Bereich von etwa 0 bis etwa 20 %, z.B. im Bereich von etwa 0 bis etwa 10 % der Dicke des ersten Teils 104a der Gatestruktur 104 aufweisen.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 500 zur Verarbeitung eines Trägers 102 alternativ dazu umfassen: in 520, elektrisches Inkontaktbringen der Gatestruktur 104 teilweise, so dass ein erster Teil 104a der Gatestruktur 104, der das Kerngebiet 102c überlappt, über eine Kontaktschicht 204c in elektrischen Kontakt (z.B. in physischen Kontakt) gebracht werden kann, wobei der wenigstens eine zweite Teil 104b der Gatestruktur 104, der das Randgebiet 102e überlappt, frei sein kann von der Kontaktschicht 204c. Zur Veranschaulichung kann der Bereich über dem wenigstens einen zweiten Teil 104b der Gatestruktur 104 frei sein von der Kontaktschicht 204c.
  • Verschiedene Modifikationen und/oder Auslegungen der Halbleiterstruktur 100 und Details in Bezug auf die Gatestruktur 104 und die Verarbeitung des Trägers zur Bildung der Halbleiterstruktur 100 werden im Folgenden beschrieben, wobei die vorstehend beschriebenen Merkmale und/oder Funktionalitäten analog umfasst sein können. Ferner können die im Folgenden beschriebenen Merkmale und/oder Funktionalitäten in die Halbleiterstruktur 100 eingeschlossen werden oder können mit der Halbleiterstruktur 100 kombiniert werden, wie vorstehend mit Bezugnahme auf 1A bis 1D und 2A bis 2C beschrieben.
  • Im Folgenden ist in 6A bis 6D ein Träger 102 jeweils in einer schematischen Schnittansicht in verschiedenen Stufen während der Verarbeitung gemäß verschiedenen Ausführungsformen gezeigt, z.B. während eines Verfahrens zur Verarbeitung eines Trägers 100, z.B. während das Verfahren 400, 500 durchgeführt wird oder nachdem das Verfahren 400, 500 durchgeführt wurde. Ferner veranschaulichen gemäß verschiedenen Ausführungsformen 7A bis 7F jeweils den Träger 102 während einer weiteren Verarbeitung, die ein Dotieren der Gatestruktur 104 umfasst, und 8A bis 8F veranschaulichen jeweils den Träger 102 während einer weiteren Verarbeitung, die ein Dotieren der Gatestruktur 104 und ein teilweises Inkontaktbringen der Gatestruktur 104 umfasst. Das teilweise Inkontaktbringen der Gatestruktur 104, wie mit Bezugnahme auf 8A bis 8F beschrieben, kann jedoch alternativ dazu ohne Dotierung der Gatestruktur 104 vorgenommen werden, so dass die WS-Eigenschaften der Gatestruktur 104 aufgrund des teilweisen Inkontaktbringens modifiziert werden. Die oberen Bilder in jeder der folgenden Figuren zeigen den Schnitt eines Transistors entlang der Gaterichtung, während die unteren Bilder die Draufsicht auf die Halbleiterstruktur 100 zeigen. Ferner kann in den folgenden Figuren zur besseren Sichtbarkeit die dielektrische Schicht der Gatestruktur 104, die beispielsweise das Polysilicium-Gategebiet gegen das Bodygebiet 102b isoliert, nicht dargestellt sein.
  • 6A veranschaulicht einen Träger 102 in einer anfänglichen Verarbeitungsstufe gemäß verschiedenen Ausführungsformen, wobei der Träger 102 einen aktiven Bereich, z.B. ein Bodygebiet 102b, umfasst, welcher aktive Bereich 102b lateral in der Breitenrichtung 101 durch zwei angrenzende dielektrische Gebiete 102i begrenzt werden kann. Das Gate 104 kann sich zwischen den dielektrischen Gebieten 102i, die das Bodygebiet 102b überlappen, entlang der Breitenrichtung 101 erstrecken. Das Gate 104 kann das Gategebiet, das beispielsweise Polysilicium umfasst, und die dielektrische Schicht 104i umfassen, die das Gategebiet vom Bodygebiet 102b trennt, wie oben beschrieben. Gemäß verschiedenen Ausführungsformen kann der Träger 102 in einer üblicherweise angewendeten Halbleitertechnologie, z.B. in der CMOS-Technologie, verarbeitet werden, die z.B. eine Schichtbildung, Mustern (Lithografie, Ätzen), Ionenimplantation, Dotieren, eine Wärmebehandlung, Reinigen, Polieren und dgl. umfasst. Ferner können die dielektrischen Gebiete 102i über eine STI-Technologie vorgesehen werden.
  • Gemäß verschiedenen Ausführungsformen zeigt 6A einen fertig verarbeiteten und implantierten CMOS-Transistor, z.B. im klassischen Gate-First Flow, bevor der Silicidierungsprozess durchgeführt wird.
  • Wie in 6B veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Blockierungsschicht 602 über dem Träger 102 gebildet werden, die Blockierungsschicht 602 kann beispielsweise die Gatestruktur 104 vollständig bedecken. Ferner kann die Blockierungsschicht 602 die dielektrischen Gebiete 102i bedecken, z.B. teilweise oder vollständig. Gemäß verschiedenen Ausführungsformen kann die Blockierungsschicht 602 über einen chemischen Abscheidungsprozess (CVD) oder über einen physikalischen Dampfabscheidungs-(PVD-)prozess (über eine Schichtbildung), z.B. über Niederdruck-CVD, z.B. über atomare Schichtabscheidung (ALD), und dgl. gebildet werden. Gemäß verschiedenen Ausführungsformen kann die Blockierungsschicht 602 als Hartmaske für die anschließende Verarbeitung des Trägers 102m dienen, beispielsweise kann die Blockierungsschicht 602 Siliciumnitrid umfassen.
  • Wie in 6C veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine gemusterte Weichmaske 604 über dem Träger 102 gebildet werden, die z.B. die Blockierungsschicht 602 teilweise bedeckt. Die gemusterte Weichmaske 604 kann die zweiten Gebiete 104b der Gatestruktur 104 definieren, die zu modifizieren sind. Gemäß verschiedenen Ausführungsformen kann die Bildung der gemusterten Weichmaske 604 ein Aufbringen eines beliebigen geeigneten Resists und/oder einer Antireflex-Beschichtung (ARC) z.B. über Spin-Überzug und ein Belichten des Resists und Entwickeln des Resists umfassen, wie es typischerweise bei Lithografieprozessen durchgeführt wird. Aufgrund der gemusterten Weichmaske 604, welche die Blockierungsschicht 602 teilweise bedeckt, können die Bereiche der Blockierungsschicht 602 definiert werden, die zu entfernen sind. Mit anderen Worten kann die Weichmaske 604 aufgebracht werden, um die Hartmaskenschicht 602 zu mustern.
  • Wie in 6D veranschaulicht, können gemäß verschiedenen Ausführungsformen die freiliegenden Gebiete der Blockierungsschicht 602 entfernt werden, z.B. kann die Nitrid-Hartmaske beispielsweise über reaktives Ionenätzen (RIE) gemustert (oder geöffnet) werden. 6D veranschaulicht den Träger 102, nachdem die gemusterte Hartmaskenschicht 602 über dem Träger 102 gebildet wurde, wobei sie die Gatestruktur 104 teilweise bedeckt und einen oder mehrere zweite Teile 104b der Gatestruktur 104 definiert, die zu verarbeiten oder zu modifizieren sind.
  • Wie in 7A veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Ionenimplantation zur Dotierung der freiliegenden zweiten Teile 606 der Gatestruktur 104 durchgeführt werden. Die freiliegenden zweiten Teile 606 der Gatestruktur 104 können gegendotiert werden, so dass die freiliegenden zweiten Teile 606 der Gatestruktur 104 beispielsweise p-Typ-dotiert werden können, falls der Rest 104a der Gatestruktur 104 n-Typ-dotiert ist, oder so dass die freiliegenden zweiten Teile 606 der Gatestruktur 104 beispielsweise n-Typ-dotiert werden können, falls der Rest 104a der Gatestruktur 104 p-Typ-dotiert ist. Die Dotierungskonzentration in den freiliegenden zweiten Teilen 606 der Gatestruktur 104 kann beispielsweise im Bereich von etwa 1015 cm–3 bis etwa 1023 cm–3 liegen. Die Dotierungskonzentration des Rests 104a der Gatestruktur 104 kann beispielsweise im Bereich von etwa 1015 cm–3 bis etwa 1023 cm–3 liegen. Gemäß verschiedenen Ausführungsformen können die freiliegenden Gebiete 606a der dielektrischen Gebiete 102i auch einer Ionenimplantation unterworfen werden, welche die dielektrischen Gebiete 102i nicht beeinflussen kann. Gemäß verschiedenen Ausführungsformen kann die Gegenimplantation der zweiten Teile 606 des Gates 104 die Gate-Austrittsarbeit in diesen Gebieten verschieben, um eine größere Schwellenspannung für das eine oder mehrere Randgebiete 102e des Bodygebiets 102b vorzusehen. Gemäß verschiedenen Ausführungsformen wird in den verarbeiteten zweiten Teilen 606 der Gatestruktur 104 die Fähigkeit des Gates, den Kanal zu invertieren, reduziert, und die Eckbereiche (die Randgebiete 102e) der Vorrichtung werden weniger zum Drainstrom beitragen.
  • Wie in 7B veranschaulicht, kann gemäß verschiedenen Ausführungsformen die gemusterte Weichmaskenschicht 604 entfernt, z.B. abgezogen werden. Gemäß verschiedenen Ausführungsformen kann in dieser Verarbeitungsstufe ein Ausheilungsschritt durchgeführt werden, um die Gegendotierung der Gatestruktur 104 zu aktivieren.
  • Wie in 7C veranschaulicht, kann gemäß verschiedenen Ausführungsformen die gemusterte Hartmaskenschicht 602 z.B. über Ätzen entfernt werden. Das Ätzen kann für Siliciumnitrid selektiv sein, z.B. unter Verwendung von Phosphorsäure als Ätzmittel. 7C zeigt eine Halbleiterstruktur 100, wie beispielsweise oben beschrieben.
  • Wie in 7D veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Metallschicht 608 gebildet werden, die ein Silicid-bildendes Metall umfasst, z.B. Kobalt, Nickel, Titan. Die Metallschicht kann über der Gatestruktur 104 beispielsweise über Sputtern gebildet werden, nachdem die Gatestruktur 104 beispielsweise gegendotiert wurde.
  • Wie in 7E veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Silicidierung (Silicid-Bildung) durch das Einbringen von Wärme vorgenommen werden. Gemäß verschiedenen Ausführungsformen können die silicidierten Gebiete 610 in Bereichen gebildet werden, wo das Silicid-bildende Metall in physischem Kontakt mit Silicium steht. Die Silicidierung kann in Bereichen nicht auftreten, wo das Silicid-bildende Metall mit Siliciumoxid der dielektrischen Gebiete 102i in physischem Kontakt steht, so dass das unreagierte Metall über den dielektrischen Gebieten 102i nach der Silicidierung zurückbleiben wird.
  • Wie in 7F veranschaulicht, kann gemäß verschiedenen Ausführungsformen das unreagierte Metall durch ein beliebiges geeignetes chemisches Ätzen abgezogen werden. Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur 100, wie schematisch in 7F dargestellt, ein modifizierter Transistor sein (verglichen mit der üblicherweise verwendeten Transistorausbildung, die beispielsweise in 6A gezeigt ist), wobei das eine oder mehrere Randgebiete 102e des modifizierten Transistors aufgrund der modifizierten Austrittsarbeit des einen oder mehrerer zweiter Teile 606 der Gatestruktur 104 kaum zum Drainstrom im GS-Modus beitragen wird oder werden.
  • Gemäß verschiedenen Ausführungsformen kann die Source/Drain-Bildung und/oder der Silicidierungsprozess selbstausgerichtet sein.
  • Im Folgenden kann mit Bezugnahme auf 7A bis 7F eine Verarbeitung des Trägers 102 ähnlich der Verarbeitung beschrieben werden, die mit Bezugnahme auf 6A bis 6F beschrieben wird, wobei die Gatestruktur 104 teilweise gedünnt werden kann, z.B. bevor die Dotierung der zweiten Teile 606 der Gatestruktur 104 durchgeführt wird oder nachdem die Dotierung der zweiten Teile 606 der Gatestruktur 104 durchgeführt wurde.
  • Wie in 8A veranschaulicht, kann gemäß verschiedenen Ausführungsformen die Gatestruktur 104 wenigstens einen, z.B. zwei zweite Teile 606 umfassen, die eine kleinere Dicke aufweisen als die Dicke des übrigen Teils 104a (des ersten Teils 104a) der Gatestruktur 104, wobei die zweiten Teile 606 der Gatestruktur 104 (beispielsweise optimal) gegendotiert werden können, z.B. wie vorstehend mit Bezugnahme auf 7B beschrieben. Die gemusterte Hartmaskenschicht 602, die zum Dünnen und/oder zur Dotierung der zweiten Teile 606 der Gatestruktur 104 verwendet wird, kann gegebenenfalls verwendet werden, um die Fläche der zweiten Teile 606 oder eines Teils der zweiten Teile 606 der Gatestruktur 104 z.B. über eine Wärmeoxidation zu oxidieren. Daher kann gemäß verschiedenen Ausführungsformen eine Oxidschicht 802 die zweiten Teile 606 der Gatestruktur 104 bedecken, wie in 8B veranschaulicht, gemäß verschiedenen Ausführungsformen. Zur Veranschaulichung kann das Polysilicium der Gatestruktur teilweise oxidiert werden, um den einen oder mehrere zweite Teile 606 der Gatestruktur 104 zu modifizieren. Gemäß verschiedenen Ausführungsformen kann die Oxidation selbstausgerichtet sein.
  • Wie in 8C veranschaulicht, kann gemäß verschiedenen Ausführungsformen die gemusterte Hartmaskenschicht 602 entfernt werden, nachdem die Gatestruktur 104 teilweise modifiziert wurde, z.B. über selektives Ätzen, wie vorstehend beschrieben.
  • Wie in 8D veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Metallschicht 608, die ein Silicid-bildendes Metall umfasst, über der Gatestruktur 104 gebildet, z.B. gesputtert werden, nachdem die Gatestruktur 104 beispielsweise gegendotiert, gedünnt und/oder oxidiert wurde.
  • Wie in 8E veranschaulicht, kann gemäß verschiedenen Ausführungsformen eine Silicidierung (Silicid-Bildung) durch eine Wärmeverarbeitung vorgenommen werden. Gemäß verschiedenen Ausführungsformen kann das silicidierte Gebiet 610 gebildet werden, wo das Silicid-bildende Metall mit Silicium in physischem Kontakt steht. Die Silicidierung kann nicht in Bereichen auftreten, wo das Silicid-bildende Metall mit Siliciumoxid der dielektrischen Gebiete 102i in Kontakt steht, so dass unreagiertes Metall über den dielektrischen Gebieten 102i und über den zweiten Teilen 606 der Gatestruktur 104 nach der Silicidierung zurückbleiben wird.
  • Wie in 8F veranschaulicht, kann gemäß verschiedenen Ausführungsformen das unreagierte Metall durch ein beliebiges geeignetes chemisches Ätzen abgezogen werden. Gemäß verschiedenen Ausführungsformen kann die Halbleiterstruktur 100, wie schematisch in 8F dargestellt, ein modifizierter Transistor sein (verglichen mit der üblicherweise verwendeten Transistorausbildung, die beispielsweise in 6A gezeigt ist), wobei das eine oder mehrere Randgebiete 102e des Bodygebiets 102b des modifizierten Transistors aufgrund der modifizierten Austrittsarbeit (Gegendotierung) des einen oder mehrerer zweiter Teile 606 der Gatestruktur 104 und des Dünnens des einen oder mehrerer zweiter Teile 606 der Gatestruktur 104 und der Blockierung der Silicid-Bildung über dem einen oder mehreren zweiten Teilen 606 der Gatestruktur 104 kaum zum Drainstrom im GS-Modus und/oder WS-Modus beitragen wird oder werden. Falls der Transistor 100 nur für den WS-Modus ausgebildet werden kann, kann gemäß verschiedenen Ausführungsformen nur die Blockierung der Silicid-Bildung über dem einen oder mehreren zweiten Teilen 606 der Gatestruktur 104 erforderlich sein, während die Gegendotierung und/oder das Dünnen optional sein kann/können. Falls der Transistor 100 nur für den GS-Modus ausgebildet werden kann, kann gemäß verschiedenen Ausführungsformen nur die Gegendotierung des einen oder mehrerer zweiter Teile 606 der Gatestruktur 104 erforderlich sein, während ein Dünnen und/oder eine Blockierung der Silicid-Bildung über dem einen oder mehreren zweiten Teilen 606 der Gatestruktur 104 optional sein kann/können.
  • Gemäß verschiedenen Ausführungsformen kann die Austrittsarbeit des einen oder mehrerer zweiter Teile des Tansistorgates 104, die das eine oder mehrere Eckvorrichtungsgebiete (die Randgebiete 102e) der Halbleiterstruktur 100 überlappen, modifiziert werden, wodurch die parasitären Ströme durch die Eckvorrichtung reduziert werden, z.B. im Overdrive- und/oder im Subschwellen-Betriebsmodus. Ferner kann gemäß verschiedenen Ausführungsformen das Transistorgate 104 so modifiziert werden, dass die Ecktranskonduktanz bei hohen Frequenzen durch eine lokale Erhöhung der Gatekonduktanz stark verringert werden kann.
  • Gemäß verschiedenen Ausführungsformen kann eine lokale Austrittsarbeitsverschiebung im Transistorgate 104 durch eine maskierte Implantation der Gate/STI-Randüberlappungsgebiete 104b, 606 erhalten werden, z.B. ein hochdosierter p-Typ anstelle eines hochdotierten n-Typs, wie es für einen n-MOS-Transistor üblich ist, oder z.B. ein hochdosierter n-Typ anstelle eines hochdosierten p-Typs, wie es für einen p-MOS-Transistor üblich ist. Gemäß verschiedenen Ausführungsformen kann eine Konduktanzänderung der Eckvorrichtungs-Gategebiete 104b, 606 durch eine maskierte Blockierung der Gatesilicidierung erhalten werden und kann gegebenenfalls durch ein maskiertes Dünnen des Gatepolysiliciums 104b, 606 verstärkt werden.
  • Ferner können gemäß verschiedenen Ausführungsformen lokale Implantationen der Ränder des aktiven Bereichs den Einfluss der Eckvorrichtungen reduzieren, indem das Einsetzen einer Eckleitung auf höhere Gate-Source-Spannungen verschoben wird.
  • Gemäß verschiedenen Ausführungsformen kann ein Dotierungsprofil über eine Scan-Ausbreitungswiderstands-Mikroskopie (SSRM) oder ein ähnliches Verfahren detektiert werden, um laterale Dotierungsprofile aufzulösen.
  • Gemäß verschiedenen Ausführungsformen kann die Gatestruktur 104 in den zweiten Teilen 104b, 606 eine geringe n-Typ-Dotierung, eine geringe p-Typ-Dotierung oder keine Dotierung umfassen, z.B. mit einer Dotierungskonzentration im Bereich von etwa Null bis etwa 1015 cm–3, was das Silicid-Blockierungsschema ersparen kann. Der Gate-Austrittsarbeitseffekt kann in diesem Fall auf etwa 0,5 V reduziert werden. Gemäß verschiedenen Ausführungsformen lässt eine Gateverarmung die effektive Gateoxiddicke steigen und erhöht den seriellen Widerstand. Gemäß verschiedenen Ausführungsformen kann die gemusterte Hartmaskenschicht, wie beispielsweise in 8A veranschaulicht, für eine Verunreinigungsimplantation (z.B. Kohlenstoff) verwendet werden, um eine Ausdiffusion aus der Gatedotierung zu stoppen.
  • Obwohl die Erfindung mit Bezugnahme auf spezifische Ausführungsformen besonders gezeigt und beschrieben wurde, ist es für Fachleute klar, dass verschiedene Änderungen in Form und Detail daran vorgenommen werden können, ohne vom Grundgedanken und Umfang der Erfindung abzuweichen, wie durch die beigeschlossenen Ansprüche definiert. Der Umfang der Erfindung wird somit durch die beigeschlossenen Ansprüche angezeigt, und alle Änderungen, die in die Bedeutung und den Äquivalenzbereich der Ansprüche fallen, sollen daher umfasst sein.

Claims (18)

  1. Halbleiterstruktur, umfassend: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das wenigstens eine Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; wobei die Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das wenigstens eine Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner oder gleich der zweiten Schwellenspannung ist.
  2. Halbleiterstruktur nach Anspruch 1, bei welcher die Gatestruktur ein Gategebiet und eine dielektrische Schicht umfasst, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist.
  3. Halbleiterstruktur nach Anspruch 2, bei welcher das Gategebiet einen ersten Teil, der das Kerngebiet des Bodygebiets wenigstens überlappt, und wenigstens einen zweiten Teil neben dem ersten Teil, der das wenigstens eine Randgebiet des Bodygebiets wenigstens überlappt, umfasst.
  4. Halbleiterstruktur nach Anspruch 3, bei welcher das Gategebiet ein Halbleitermaterial umfasst; bei welcher optional das Gategebiet über ein oder mehrere Dotierungsmittel dotiert ist; wobei sich der erste Teil des Gategebiets von dem wenigstens einen zweiten Teil des Gategebiets in wenigstens einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheidet.
  5. Halbleiterstruktur nach Anspruch 4, bei welcher der erste Teil des Gategebiets eine erste Dicke aufweist und bei welcher der wenigstens eine zweite Teil des Gategebiets eine zweite Dicke aufweist, wobei die erste Dicke größer ist als die zweite Dicke.
  6. Halbleiterstruktur nach Anspruch 4 oder 5, ferner umfassend: eine elektrisch leitfähige Schicht, die das Gategebiet wenigstens teilweise bedeckt und mit dem Gategebiet wenigstens teilweise in elektrischem Kontakt steht.
  7. Halbleiterstruktur nach Anspruch 6, bei welcher der erste Teil des Gategebiets von der elektrisch leitfähigen Schicht bedeckt ist und bei welcher der wenigstens eine zweite Teil des Gategebiets frei ist von der elektrisch leitfähigen Schicht; bei welcher optional der erste Teil des Gategebiets Silicium umfasst und bei welcher die elektrisch leitfähige Schicht ein Metallsilicid umfasst, das mit dem ersten Teil des Gategebiets in elektrischem Kontakt steht.
  8. Halbleiterstruktur nach Anspruch 7, bei welcher der wenigstens eine zweite Teil des Gategebiets von einer Oxid-Schicht in physischem Kontakt mit dem wenigstens einen zweiten Teil des Gategebiets bedeckt ist.
  9. Halbleiterstruktur nach einem der Ansprüche 1 bis 8, bei welcher das dielektrische Gebiet eine Grabenstruktur umfasst, die wenigstens teilweise mit einem dielektrischen Material gefüllt ist.
  10. Halbleiterstruktur nach einem der Ansprüche 2 bis 9, bei welcher sich das Gategebiet entlang der Breitenrichtung des Bodygebiets erstreckt, indem es das Bodygebiet teilweise überlappt, wobei die Ausdehnung des Gategebiets entlang der Breitenrichtung kleiner ist als die Ausdehnung des Bodygebiets entlang der Breitenrichtung.
  11. Halbleiterstruktur nach einem der Ansprüche 2 bis 10, bei welcher sich das Gategebiet entlang der Breitenrichtung des Bodygebiets erstreckt, indem es das Bodygebiet überlappt und das dielektrische Gebiet teilweise überlappt, wobei die Ausdehnung des Gategebiets entlang der Breitenrichtung größer ist als die Ausdehnung des Bodygebiets entlang der Breitenrichtung.
  12. Halbleiterstruktur nach einem der Ansprüche 1 bis 11, bei welcher die Ausdehnung des Bodygebiets entlang der Breitenrichtung kleiner ist als etwa 50 µm, wobei die Ausdehnung des Bodygebiets entlang der Breitenrichtung kleiner ist als etwa 10 µm.
  13. Halbleiterstruktur nach einem der Ansprüche 1 bis 12, bei welcher die Ausdehnung des wenigstens einen Randgebiets entlang der Breitenrichtung größer als 1 % der Ausdehnung des Bodygebiets entlang der Breitenrichtung ist.
  14. Halbleiterstruktur nach einem der Ansprüche 2 bis 13, bei welcher die dielektrische Schicht, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist, einen ersten Teil mit einer ersten Dicke, der das Kerngebiet des Bodygebiets überlappt, und wenigstens einen zweiten Teil neben dem ersten Teil der dielektrischen Schicht mit einer zweiten Dicke, der das wenigstens eine Randgebiet des Bodygebiets überlappt, umfasst, wobei die erste Dicke kleiner ist als die zweite Dicke.
  15. Verfahren zur Herstellung einer Halbleiterstruktur, wobei das Verfahren umfasst: Bilden eines ersten Source/Draingebiets, eines zweiten Source/Draingebiets und eines Bodygebiets, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und wenigstens ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; Bilden eines dielektrischen Gebiets, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und Bilden einer Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; wobei die Gatestruktur ausgelegt ist, eine erste Schwellenspannung für das Kerngebiet des Bodygebiets und eine zweite Schwellenspannung für das Randgebiet des Bodygebiets vorzusehen, wobei die erste Schwellenspannung kleiner als die oder gleich der zweiten Schwellenspannung ist.
  16. Verfahren zur Verarbeitung eines Trägers, wobei das Verfahren umfasst: Bilden einer Transistorstruktur wenigstens eines von über und in dem Träger, wobei die Transistorstruktur umfasst: ein erstes Source/Draingebiet und ein zweites Source/Draingebiet; ein Bodygebiet, das zwischen dem ersten Source/Draingebiet und dem zweiten Source/Draingebiet angeordnet ist, wobei das Bodygebiet ein Kerngebiet und ein Randgebiet umfasst, welches das Kerngebiet wenigstens teilweise umgibt; ein dielektrisches Gebiet, das neben dem Bodygebiet liegt und ausgelegt ist, einen Stromfluss durch das Bodygebiet in einer Breitenrichtung des Bodygebiets zu begrenzen, wobei das Randgebiet zwischen dem Kerngebiet und dem dielektrischen Gebiet eingerichtet ist; und eine Gatestruktur, die ausgelegt ist, das Bodygebiet zu steuern; Verarbeiten wenigstens eines von einem ersten Teil der Gatestruktur oder einem zweiten Teil der Gatestruktur, so dass eine erste Schwellenspannung für das Kerngebiet des Bodygebiets vorgesehen wird, und so dass und eine zweite Schwellenspannung für das Randgebiet des Bodygebiets vorgesehen wird, wobei die erste Schwellenspannung gleich der oder kleiner als die zweite Schwellenspannung ist.
  17. Verfahren nach Anspruch 16, bei welchem die Gatestruktur ein Gategebiet und eine dielektrische Schicht umfasst, die zwischen dem Gategebiet und dem Bodygebiet angeordnet ist, wobei das Gategebiet Halbleitermaterial umfasst; und bei welchem das Verarbeiten des wenigstens einen von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur umfasst: Dotieren wenigstens eines von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur, so dass sich der erste Teil der Gatestruktur von dem wenigstens einen zweiten Teil der Gatestruktur in wenigstens einem von dem Dotierungstyp oder der Dotierungskonzentration unterscheidet.
  18. Verfahren nach Anspruch 16 oder 17, bei welchem das Verarbeiten wenigstens eines von dem ersten Teil der Gatestruktur oder dem zweiten Teil der Gatestruktur umfasst: Bilden einer elektrisch leitfähigen Schicht, die mit dem ersten Teil der Gatestruktur in Kontakt steht, wobei der zweite Teil der Gatestruktur frei ist von der elektrisch leitfähigen Schicht und mit der elektrisch leitfähigen Schicht über den ersten Teil der Gatestruktur elektrisch leitfähig verbunden ist.
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