JPH01264265A

JPH01264265A - 半導体装置およびその製造方法

Info

Publication number: JPH01264265A
Application number: JP9154388A
Authority: JP
Inventors: Shoji Yadori; 章二宿利; Yoshifumi Kawamoto; 川本　佳史; Ryuichi Izawa; 井沢　龍一; Eiji Takeda; 英次武田; Yoshio Sakai; 芳男酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1989-10-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、新規なＭＯ３電界効果トランジスタ（以下、
ＭＯＳＦＥＴと略記）および複数個のＭＯ５Ｆ訂を有し
て成るＭＯ８集積回路（以下ＭＯ３ＩＣと略記）の構造
および製造方法に係り、特に、微小チヤネル長を持つ高
性能ＭＯ５ＦＦＴおよびＭＯＳＩＣに関する。

〔従来の技術〕

現在、ＭＯＳＩＣで多用されている高耐圧のＭＯＳＦＥ
ＴであるＬＤＤ（ライトリ−・ドープド・ドレイン；　
Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｊｎ）構造にらい
ては。

アイ・イー・イー・イー・トランザクション・オン・エ
レクトロン・デバイス特性・イー・デイ−２７号１３５
９〜１３６７頁（ＩＥＥＩＥ　Ｔｒａｎｓ。

Ｅｌｅｃｔ、ｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ−２７（
１９８０）　。

ｐｐ１３５９−１３６７）に記載されているように、ゲ
ート絶縁膜をマスクとして半導体基板の表面領域に不純
物を導入し、ゲート電極を自己整合的に低濃度ソース・
ドレイン領域を形成することによって、低濃度ドレイン
領域がドレイン電圧印加時のソース・ドレイン間横方向
の電界を緩和し、アバランシェ降伏、およびホットキャ
リアの発生を抑制できる構造を有している。ＭＯＳＦＥ
Ｔのさらなる微細化にともなって、上記ＬＤＤ構造での
電界緩和効果をさらに高めるために、低濃度ドレイン領
域を長くしたり、あるいは低濃度ドレイン領域の不純物
濃度を低下させろことが行なわれてきた。

ところが、上記低濃度ドレイン領域の不純物濃度の低下
によって、ホットキャリアの発生によるしきい値電圧の
変動等の特性劣化が顕著となり、デバイスの信頼性が低
下するといった問題があった。

上記従来のＬＤｒ）構造における問題点に対処して１本
発明者らは、先に、デバイス特性の数値計算を一種々の
ドレイン構造に関して詳細に行なうことから、低濃度ソ
ース・ドレイン領域とゲート電極とのオーバラップ量を
最適化すること、すなわち、従来のＬＤＤ構造における
ソース・ドレイン領域の空乏化領域のゲート絶縁膜と接
する領域をゲート電極で完全に覆う構造を提案しく特願
昭６ｌ−２６６５４３）　、上記の問題点を解消し得る
ことを示した。第４図は、上記提案ＭＯ３ＦＩＥＴの要
部構成の代表的−例を示した断面図であり、半導体基板
１゜ゲート絶縁膜３．低濃度ソース・ドレイン領域４゜
高濃度ソース・ドレイン領域５．第１ゲート電極７、該
第１ゲート電極７の側壁に設けられ、かつ、該第１のゲ
ート電極７と電気的に同電位となるように接続された第
２ゲート電極９．該第１および第２ゲート電極７および
９の周辺に設けられた絶縁膜６および第２ゲート電極周
辺絶縁膜１０から構成されている。第３図に示したＭＯ
３ＦＥＴ構造においては、上記第２ゲート電極９は、ソ
ース・ドレイン領域の空乏化領域のゲート絶縁膜と接す
る領域をオーバラップするように設けられており、ドレ
イン領域の空乏化領域にかかる横方向電界を緩和する働
きをする。また、上記第２ゲートｆ！極は。

上記空乏化領域での伝達コンダクタンスを高める働きも
する。さらに、従来のＬＤＤ構造で問題となっていたゲ
ート電極側壁の絶縁膜へのホットキャリア注入を防止し
、かつ、低濃度ドレイン領域の基板表面近傍の電位を第
２ゲート電極によって制御できるので、ＬＤｒ）構造に
見られるホットキャリアによる特性劣化を抑制できる。

〔発明が解決しようとする課題〕

上記提案の新構造ＭＯ３ＦＥＴは、以下に述べる製造上
の問題点があった。すなわち、第４図に示した給進を実
現する上においては、第１ゲート電極７と第２ゲートｆ
ｆ１ｊ＠９を電気的に同電位となるように接続せねばな
らず、そのため、第２ゲートｔＵ＋９を形成する際には
第１ゲート電極７の側壁にいかなる絶縁膜をも介在させ
ることは出来ない。しかしながら、実際の製造工程にお
いては、上記第１ゲート電極７を通常のドライエツチン
グ法等により加工する際、上記第２ゲート電極直下に設
けられるべきゲート絶縁膜３がエツチングされてしまう
ため、その部分のゲート絶縁膜の修復を目的とした追加
酸化工程が、良好なデバイス特性、特にグー１耐圧を維
持するために不可欠となり、該追加酸化工程において、
上記第１ゲート電極７の側壁にも絶縁膜が形成されてし
まう。したがって。

上記第１ゲート電極７の側壁にいかなる絶縁膜をも残存
させずに、かつ、上記第２ゲート電極９の直下に十分な
膜厚のゲート絶縁膜を形成することは不可能であり、第
４図に示したＭＯＳＦＥＴを実現する上で、大きな製造
上の問題点となる。

本発明の目的は、上記製造上の問題点を解決し、前記し
た新構造ＭＯＳＦＥＴの性能を損うことなく、その製造
工程を簡便にすることが可能な半導体装置およびその製
造方法を提案することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の半導体装置は、半導
体基板上にゲート絶縁膜を介して設けた第１ゲート電極
と、上記第１ゲート電極の側壁に設けられた第２ゲート
電極とが、上記ゲート絶縁膜上では絶縁膜を介して配置
され、かつ、素子分離領域上では接続されており、電気
的に同電位とすることができ、上記第２ゲートｉｔ極の
両側の上記半導体基板の表面領域に設けたソース・ドレ
イン領域を有し、少なくとも上記ソース・ドレイン領域
の空乏化領域のうち、少なくも上記ゲート絶縁膜と接触
する領域が上記第１ゲート電極、あるいは第２ゲート電
極のいずれかによって覆われていることを特徴とする。

また、上述の構成の半導体装置を製造するための、本発
明の半導体装置の製造方法は、半導体基板上に半導体素
子を形成すべき領域以外の領域に索子分離領域を形成す
る工程と、上記半導体素子を形成すべき領域にゲート絶
縁膜を介して第１ゲート電極を形成する工程と、上記第
１ゲート電極の加工時にエツチングされた上記ゲート絶
縁膜を修復する工程と、少なくとも上記素子分離領域上
の上記第１ゲート電極周辺の絶縁膜を除去する工程と、
上記第１ゲート電極の両側壁部に第２ゲート電極を形成
する工程と上記ゲート電極の両側の上「半導体基板の表
面領域に不純物をドープしてソース・ドレイン領域を形
成する工程とを具備することを特徴する。

〔作用〕

以上述べた本発明の半導体装置およびそのｔ５’ｔｔｔ
方法によれば、従来のＬＤＤＭｑ造ＭＯ８ＦＥＴの製造
工程に、索子分離領域上の第１ゲート電極周辺絶縁膜を
除去するためのホトリソグラフィ工程と、エツチング工
程とを付加かるだけで、第３図に示した新構造ＭＯ５Ｆ
ＥＴと等価な構造を形成することができ、しかも、ＭＯ
ＳＦＥＴのゲート耐圧の劣化、あるいは、ゲート・ドレ
イン間の短絡といった問題を生じることなく、新構造Ｍ
Ｏ８ＦＥＴの特性を維持できる。

その結果、高耐圧、高信頼度でかつ高速の微細ＭＯ５Ｆ
ＥＴを容易に＊ａすることが出来、その技術上の効果は
非常に大きい。

〔実施例〕

以下、本発明の実施例を第１図乃至第３図を用いて説明
する。

実施例１本発明の特徴を第１図に示したＭＯＳＦＥＴの平面図（
ａ）および断面図（ｂ）、（０）を用いて説明する。第
１図は、本発明の半導体装置の要部を示した平面図（ａ
）、およびＡ−Ａ’、Ｂ−Ｒ’断面図（ｂ）、（Ｑ）　
であり半導体基板１上に、ＭＯＳＦＥＴを形成すべき領
域以外の領域に素子分離領域２を形成し、上記素子分離
領域２以外の領域にゲート絶縁膜３を形成した後、第１
ゲート電極７を絶縁膜６をエツチングマスクとして加工
し、上記第１ゲートｆｌｌｊ＠７の加工中にオーバエツ
チングされたゲート絶縁膜３を追加成長して修復し、そ
の際上記ゲート電極７の側壁に形成された第１ゲート電
極周辺絶縁膜８のうち少なくとも上記素子分離領域２上
にあるものを選択的にエツチング除去した後、上記第１
ゲートｆｆｔ極７の側壁に第２ゲート電極９を形成し、
さらに、上記第２ゲート電極９の周辺に、第２ゲート電
極周辺絶Ｍｔ膜１ｏを形成した状態を示している。また
、低濃度ソース・ドレイン領域４．亮濃度ソース・ドレ
イン領域５は、それぞれ上記第１．第２ゲート電極をマ
スクとしたイ゛オン打込み法により形成している。上記
の第１ゲート電極７と第２ゲート電極９は、第１図（ｂ
）に示したＡ−Ａ’断面から見てとれるように、ＭＯＳ
ＦＥＴを形成すべき領域上においては、第１ゲート電極
周辺絶縁膜８によって電気的に絶縁されている。一方、
第１図（Ｃ）に示したＢ−Ｂ’断面の索子分離領域２上
においては、上記第１ゲート電極周辺絶縁膜８が介在せ
ずに、上記第１ゲート電極７と第２ゲート電極９が直接
接続されており、上記両ゲート電極は電気的に同電位と
することができる。

実施例２第２図は、本発明の半導体装置およびその製造方法の一
実施例を説明するための素子の平面図および断面図であ
り、各工程ごとに示しである６以下、順を追って各工程
ごとに説明する。

第２図（ａ）、（ｂ）、（ｃ）は、ｐ形（１００）面、
１０Ω・ｌのシリコン（Ｓｉ）基板１上全面に、１００
０℃、２０分間のドライ酸化によりＪ’（さ１０〜５０
μｍの表面酸化膜２１を成長させ。

さらに、化学気相成長法（ＣＶＩ）法）により堆積した
後ホトリソグラフィ法とドライエツチング法により厚さ
５０〜２００μｍのＳｉ窒化膜パターン２２を形成した
後、ウェット酸化により厚さ２００〜１０００μｍの素
子分離酸化膜１２を成長させた状態を示している。

次に、第２図（ｄ）、（ｅ）、（ｆ）に示すように、Ｓ
ｉ窒化膜パターン２２および表面酸化ＩＰＡ２１をウェ
ットエツチングにより除去した後、ドライ酸化により厚
さ１０〜５０μｍのゲート酸化Ｐａ３を成長し、さらに
、減圧ＣＶＤ法により堆積し熱拡散法がイオン打込み法
によりリン（Ｐ）やひ素（Ａｓ）をドープした、厚さ０
．１〜０．５μｍのポリＳｉ膜を成長した後、上記ポリ
Ｓｉ膜上に高温減圧ＣＶＤ法により厚さ０．１〜０．３
μｍの酸化膜から成る絶縁膜を成長し、上記ポリＳｉ膜
と絶縁膜の２層膜をホトリソグラフィ法とドライエツチ
ング法により加工し、第１ゲート電Ｆｉ”ｔと絶縁膜６
を形成し、さらに、上記第１ゲート電極７の加工時にオ
ーバエツチングされたゲート絶縁膜を熱酸化法により修
復し、同時に、上記ゲート電極７の側壁に厚さ５〜２Ｑ
／ｚｍ程度の第１ゲート電極周辺絶縁膜８を形成し、上
記第１ゲート屯極７をマスクとしてのＰやＡｓのｎ型不
純物イオンを打込み量１０１２〜１０”ｍ−”打込んで
低濃度ソース・ドレイン領域４を形成した状態を示して
いる。

その後、第２図（ｇ）、（ｈ）、い）に示すように、第
１図（ａ）に示したＳｉ窒化膜パターン２２の形成に用
いたホトマスクを使用してレジストパターン２３を形成
し、上記レジストパターンをマスクとしてウェットエツ
チング法により、前記素子分離酸化膜１２上の上記第１
ゲート電極周辺絶縁膜のみを除去した状態を示している
。

さらに、第２図（、ｊ）、（ｋ）、（Ｑ）に示したよう
に、ＣＶＤ法により堆積し、Ｐをドープした。

厚さ０．１〜０．５μｍのポリＳｉ膜を形成し、異方性
ドライエツチング法によりエツチングし、上記第１ゲー
ト電極７の側壁に第２ゲート電極９を形成し、上記第１
および第２ゲート電極をマスクとしてヒ素（Ａｓ）イオ
ンを打込み量１０１５〜１０１Ｂ＞−”打込んで高濃度
ソース・ドレイン領域５を形成した後、上記第２ゲート
電極９の周辺に第２ゲート電極周辺絶縁ＰＩＡｔｏを形
成し、本発明の製造方法によるＭＯＳＦＥＴの要部の製
造を完了した状態までを示している。さらに、素子の表
面保護用の絶縁膜を形成する工程、コンタクト穴をあけ
る工程、アルミニウム電極、配線を形成する工程をへて
、ＭＯＳＦＥＴを完成する。

上記工程により完成したＭＯＳＦＥＴは、ゲート耐圧を
劣化させることなく、かつ、同一の実効チャネル長を有
する従来のＬ　Ｌ）　Ｄ構造ＭＯ８ＦＥＴに比較して１
．３倍のドレイン耐圧を有し、さらに、約１．５倍の伝
達コンダクタンスを示した。本実施例により、微細チャ
ネル長を有する高耐圧、高信頼度のＭＯＳＦＥＴを信頼
性よく製造できることが分かり、本発明の有効性が確か
められた。

なお１本実施例では、ｎチャネルＭＯ５ＦＥＴを例にと
ったが、ｐチャネルＭＯ３ＦＥＴの場合においても同様
の効果が得られる。また１本実施例では、第２図（ｄ）
、（ｅ）、（ｆ）に示した工程においては、第１−ゲー
ト電極７の加工時にオーバエツチングされたゲート絶縁
膜を熱酸化法により修復を行ったが、−旦、上記ゲート
絶縁膜を完全にエツチング除去した後に上記の追加酸化
を行ってもよい。さらに、第２図（ｊ）、（ｋ）、（Ｑ
）に示した工程においては、１回のポリｓｉＭの形成と
異方性ドライエツチング法によって、第２ゲート電極９
を形成したが、複数回のポリＳｉ膜の形成と複数回の異
方性ドライエツチングを行うことによって、所望のゲー
ト長の第２ゲート電極を形成してもよい。

実施例３本実施例においては１本発明を相補形ＭＯＳインバータ
回路に適用した例を、第３図を用いて説明する。第３図
は、相補形ＭＯＳインバータ回路の平面図を示しており
、Ｓｉ基板上に、Ｎ形つェル領域およびＰ形つェル領域
を形成する工程の後、実施例１に述べた工程と同様の工
程により、ＮチャネルＭＯ３ＦＥＴおよびＰチャネルＭ
Ｏ５ＦＥＴを形成し、さらに１表面保護用の絶ａ膜を形
成する工程、コンタクト穴をあける工程、アルミニウム
配線を形成する工程をへてインバータ回路を完成した状
態を示している。本実施例のインバータ回路は、第３図
において第２ゲート電極９を酸化膜とした従来のＬＤＤ
構造ＭＯ３ＦＥＴの場合に比較すると、ＭＯＳＦＥＴの
伝達コンダククタンスが約１．５倍に増大したことによ
って、入力端子から出力端子への信号遅延時間が約０．
８　倍に短縮できた０本実施例により、高性能のインバ
ータ回路を信頼性よく’ａａできることが分かり、本発
明の有効性が確かめられた。

〔発明の効果〕

本発明によれば、従来のＬＤＤ構造ＭＯ５ＦＥＴの製造
工程に、１回のホトリソグラフィ工程とウェットエツチ
ング工程を付加することによって、高性能の新構造ＭＯ
３ＦＥＴを簡便に、かつ、信頼性よく製造することが可
能となり、その技術的効果は非常に大きいものがある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するための図面で
あり、第１図（ａ）はＭＯＳＦＥＴの平面図、第１−図
（ｂ）、（ｃ）はその断面図である。第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための製造工程断面図である。第３図′は、本発明の他の実施例を説明するための図で
ある。第４図は、従来ＭＯ５ＦＥＴの断面図である。１・・・半導体基板、２・・・素子分離領域、３・・・
ゲート絶縁膜、４・・・低濃度ソース・ドレイン領域、
５・・・高濃度ソース・ドレイン領域、６・・・絶縁膜
、７・・・第１ゲート電極、８・・・第１ゲート電極周
辺絶縁膜。９・・・第２ゲート電極、１０・・・第２ゲート電極周
辺絶縁膜、１１・・・Ｐ形Ｓｉ基板、１２・・・素子分
離酸化膜、２１・・・表面酸化膜、２２・・・Ｓｉ窒化
膜パターン、２３・・・レジストパターン、３１・・・
高濃度Ｎ形ソース・ドレイン領域、３２・・・高濃度Ｎ
影領域、３３・・・高濃度Ｐ形ソース・ドレイン領域、
３４・・・高濃度Ｐ影領域、３５・・・コンタクト穴、
３６・・・ア＄／圀（Ｃ１＄２　の２Ｉ（Ｃン茶　２　Ｑ（ｄ＞第２　図ｆ〕）に２３　レンスヒハ＃２−ン第２　呂＄３の χ４’図１０　？うλゲート電躊贋にシネ色秀傘に宍手続補正書
（方式）昭和６３　年特許願第　０９１５４３号発明の名称半導体装置詔よぴその製造方法補正をする者１１件とのｌ１ＩＩ係　特許出願人名　　称　　　＋５１０１株式会硅　　日　　立　製　
作　所代　　　理　　　人補正命令の日付　　昭和６３年　７月　２６日Ｍｉ　Ｔ
Ｅ　（７）　；ｔ−１象　明細書の図面の簡単な説明の
欄補正の内容

Claims

【特許請求の範囲】１、半導体基板上にゲート絶縁膜を介して設けた第１ゲ
ート電極と、上記第１ゲート電極の側壁に設けられた第
２ゲート電極とが、上記ゲート絶縁膜上では絶縁膜を介
して配置され、かつ、素子分離領域上では接続されてお
り、電気的に同電位とすることができ、上記第２ゲート
電極の両側の上記半導体基板の表面領域に設けたソース
・ドレイン領域を有し、少なくとも上記ソース・ドレイ
ン領域の空乏化領域のうち、少なくも上記ゲート絶縁膜
と接触する領域が上記第１ゲート電極あるいは第２ゲー
ト電極のいずれかによつて覆われていることを特徴とす
る半導体装置。２、上記ソース・ドレイン領域のうち少なくともドレイ
ン領域が、上記第１ゲート電極から離れる方向に低濃度
領域と高濃度領域とから成つていることを特徴とする特
許請求の範囲第１項記載の半導体装置。３、半導体基板上に素子を形成すべき領域以外の領域に
素子分離領域を形成する工程と、上記素子を形成すべき
領域にゲート絶縁膜を介して第１ゲート電極を形成する
工程と、それに引続く上記ゲート絶縁膜を追加成長する
工程と、上記素子分離領域上の上記第１ゲート電極周辺
の絶縁膜を除去する工程と、上記第１ゲート電極の側壁
に第２ゲート電極を形成する工程と、上記第２ゲート電
極の両側の上記半導体基板の表面領域に不純物をドープ
してソース・ドレイン領域を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。