JPH02144969A - 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ - Google Patents
絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタInfo
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- JPH02144969A JPH02144969A JP63299136A JP29913688A JPH02144969A JP H02144969 A JPH02144969 A JP H02144969A JP 63299136 A JP63299136 A JP 63299136A JP 29913688 A JP29913688 A JP 29913688A JP H02144969 A JPH02144969 A JP H02144969A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁体基板上の半導体層に形成されたＭＯＳ
（ｍｅｔａ １−ｏｘｉｄｅ−ｓｅｍｉｃ。
（ｍｅｔａ １−ｏｘｉｄｅ−ｓｅｍｉｃ。
ｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、ｒｓ
ｏ Ｉ−ＭＯＳＦＥＴＪと略称する）に関し、特に、ソ
ースとドレインとの間の耐電圧の改善のため、およびド
レイン電圧とドレイン電流に関係を表わす曲線における
キンク効果の防止のためのボディ領域に関するものであ
る。
ｏ Ｉ−ＭＯＳＦＥＴＪと略称する）に関し、特に、ソ
ースとドレインとの間の耐電圧の改善のため、およびド
レイン電圧とドレイン電流に関係を表わす曲線における
キンク効果の防止のためのボディ領域に関するものであ
る。
［従来の技術］
第１６図は従来のＳＯＩ−ＭＯＳＦＥＴの平面図であり
、第１７図および第１８図はそれぞれ第１６図中の線Ｉ
−１および線Ｊ−Ｊに沿った断面図である。これの図を
参照して、シリコン基板１上に絶縁体層２が形成されて
おり、絶縁体層２の上にシリコン膜３が形成されている
。分離酸化膜１０によって包囲されたシリコン層３内に
おいて、低いｐ型不純物濃度を有するチャンネル領域６
が形成されており、高いｎ型不純物濃度を有するソース
領域８とドレイン領域９がそれぞれチャンネル領域６の
一方側と他方側に接して形成されている。シリコン層３
内には、さらに、ソース領域８とドレイン領域９に挾ま
れた細長いチャンネル領域６の一方端に接して、高いｐ
型不純物濃度を有するボディ領域２７が形成されている
。
、第１７図および第１８図はそれぞれ第１６図中の線Ｉ
−１および線Ｊ−Ｊに沿った断面図である。これの図を
参照して、シリコン基板１上に絶縁体層２が形成されて
おり、絶縁体層２の上にシリコン膜３が形成されている
。分離酸化膜１０によって包囲されたシリコン層３内に
おいて、低いｐ型不純物濃度を有するチャンネル領域６
が形成されており、高いｎ型不純物濃度を有するソース
領域８とドレイン領域９がそれぞれチャンネル領域６の
一方側と他方側に接して形成されている。シリコン層３
内には、さらに、ソース領域８とドレイン領域９に挾ま
れた細長いチャンネル領域６の一方端に接して、高いｐ
型不純物濃度を有するボディ領域２７が形成されている
。
チャンネル領域６上には薄いゲート誘電体薄膜４が形成
されており、誘電体薄膜４上にゲート電極５が形成され
ている。シリコン層３とゲート電極５は層間絶縁膜１１
によって覆われている。層間絶縁膜１１にはコンタクト
ホール１３ａ、１３ｂ、１３ｃおよび１３ｄが開けられ
ており、それらのコンタクトホールを介して、導電体１
５ａ。
されており、誘電体薄膜４上にゲート電極５が形成され
ている。シリコン層３とゲート電極５は層間絶縁膜１１
によって覆われている。層間絶縁膜１１にはコンタクト
ホール１３ａ、１３ｂ、１３ｃおよび１３ｄが開けられ
ており、それらのコンタクトホールを介して、導電体１
５ａ。
１５ｂ、１５ｃおよび１５ｄがそれぞれソース領域８．
ゲート電極５．ドレイン領域９．およびボディ領域２７
に接続されている。
ゲート電極５．ドレイン領域９．およびボディ領域２７
に接続されている。
以上のように構成されたＳＯＩ−ＭＯＳＦＥＴにおいて
、ゲート電極５に正の電圧を印加するとき、ｎ導電型の
チャンネル領域６の上層部にｎ導電型のキャリア（電子
）が誘引され、その上層部はソース領域８およびドレイ
ン領域９と同じｎ導電型に反転させられる。したがって
、ソース領域８とドレイン領域９との間で電流が流れる
ことが可能となる。また、その上層部に誘引されるｎ型
キャリアの濃度はゲート電圧によって変化するので、チ
ャンネル領域６を流れる電流量をゲート電圧によって制
御することができる。これがＭＯＳＦＥＴの動作原理で
ある。
、ゲート電極５に正の電圧を印加するとき、ｎ導電型の
チャンネル領域６の上層部にｎ導電型のキャリア（電子
）が誘引され、その上層部はソース領域８およびドレイ
ン領域９と同じｎ導電型に反転させられる。したがって
、ソース領域８とドレイン領域９との間で電流が流れる
ことが可能となる。また、その上層部に誘引されるｎ型
キャリアの濃度はゲート電圧によって変化するので、チ
ャンネル領域６を流れる電流量をゲート電圧によって制
御することができる。これがＭＯＳＦＥＴの動作原理で
ある。
ソース領域８とドレイン領域９の間に印加される電圧が
高いとき、チャンネル領域６内でキャリアが高速に加速
される。チャンネル領域６内で加速されたキャリアは、
ドレイン領域９の近傍で衝突７ｔＳＭによる電子と正孔
のペアを発生させる。この発生した電子はｎ＋型のドレ
イン領域９に流れ込むが、正孔はチャンネル領域６より
高いｐ型の不純物濃度を有するボディ領域２７に流れ込
み、導電体１５ｄを通し引き抜かれる。すなわち、ボデ
ィ領域２７は、衝突電離によって発生した余剰の正孔を
チャンネル領域６から除去する役目を果たすのである。
高いとき、チャンネル領域６内でキャリアが高速に加速
される。チャンネル領域６内で加速されたキャリアは、
ドレイン領域９の近傍で衝突７ｔＳＭによる電子と正孔
のペアを発生させる。この発生した電子はｎ＋型のドレ
イン領域９に流れ込むが、正孔はチャンネル領域６より
高いｐ型の不純物濃度を有するボディ領域２７に流れ込
み、導電体１５ｄを通し引き抜かれる。すなわち、ボデ
ィ領域２７は、衝突電離によって発生した余剰の正孔を
チャンネル領域６から除去する役目を果たすのである。
ボディ領域２７が設けられていない場合、シリコン層３
が厚い（たとえば、約５０００Ａ）ときには、ドレイン
電圧とドレイン電流の関係を表わす曲線上に好ましくな
いキンク効果が生じる。このキンク効果は、たとえばＩ
ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒ、Ｖｏｌ。
が厚い（たとえば、約５０００Ａ）ときには、ドレイン
電圧とドレイン電流の関係を表わす曲線上に好ましくな
いキンク効果が生じる。このキンク効果は、たとえばＩ
ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒ、Ｖｏｌ。
９、Ｎｏ、２．ｐｐ、９７−９９．１９８８において述
べられている。
べられている。
一方、ゲート電圧の印加によってチャンネル領域６の全
体が空乏層になるほどに薄い（たとえば、５００Ａ〜１
５００Ａの厚さ）シリコン層３を有する薄膜Ｓｏｌ−Ｍ
ＯＳＦＥＴは、厚いシリコン層３を有するＳＯＩ−ＭＯ
ＳＦＥＴに競べて優れた特性を有している。たとえば、
薄膜Ｓｏｌ−ＭＯ５ＦＥＴにおいては、望ましくないシ
ョートチャンネル効果が低減され、ソース・ドレイン間
のリーク電流も低減される。
体が空乏層になるほどに薄い（たとえば、５００Ａ〜１
５００Ａの厚さ）シリコン層３を有する薄膜Ｓｏｌ−Ｍ
ＯＳＦＥＴは、厚いシリコン層３を有するＳＯＩ−ＭＯ
ＳＦＥＴに競べて優れた特性を有している。たとえば、
薄膜Ｓｏｌ−ＭＯ５ＦＥＴにおいては、望ましくないシ
ョートチャンネル効果が低減され、ソース・ドレイン間
のリーク電流も低減される。
しかし、薄膜ＳＯＩ−ＭＯ５ＦＥＴにおいてボディ領域
２７が設けられていない場合、完全に空乏層化されて高
いポテンシャルを有するチャンネル層６内に、衝突電離
によって生じた正孔が蓄積され、さらにそのポテンシャ
ルが高くなる。したがって、ソース領域８とチャンネル
領域６との間の電気的な障壁が低くなり、ソース領域８
からチャンネル領域６内への急激な電子の注入を誘発す
る。その結果、チャンネル電流が急激に増大する。
２７が設けられていない場合、完全に空乏層化されて高
いポテンシャルを有するチャンネル層６内に、衝突電離
によって生じた正孔が蓄積され、さらにそのポテンシャ
ルが高くなる。したがって、ソース領域８とチャンネル
領域６との間の電気的な障壁が低くなり、ソース領域８
からチャンネル領域６内への急激な電子の注入を誘発す
る。その結果、チャンネル電流が急激に増大する。
すなわち、薄膜Ｓｏｌ−ＭＯＳＦＥＴは、一般に、通常
のＳｏｌ−ＭＯＳＦＥＴに競べてかなり低いソース・ド
レイン間の耐電圧を有している。
のＳｏｌ−ＭＯＳＦＥＴに競べてかなり低いソース・ド
レイン間の耐電圧を有している。
薄膜Ｓｏｌ−ＭＯＳＦＥＴにボディ領域２７が設けられ
ている場合、チャンネル領域６内に蓄積される余剰の正
孔を除去することが可能なので、ソース・ドレイン間の
耐電圧が著しく改善されることになる。
ている場合、チャンネル領域６内に蓄積される余剰の正
孔を除去することが可能なので、ソース・ドレイン間の
耐電圧が著しく改善されることになる。
しかし、第１６図に示された従来のＳｏｌ−ＭＯＳＦＥ
Ｔにおいては、ボディ領域２７がシリコン層３のかなり
の平面積を占有している。すなわち、従来のボディ領域
２７はＳＯＩ−ＭＯＳＦＥＴ回路の集積度の向上を困難
にしている。
Ｔにおいては、ボディ領域２７がシリコン層３のかなり
の平面積を占有している。すなわち、従来のボディ領域
２７はＳＯＩ−ＭＯＳＦＥＴ回路の集積度の向上を困難
にしている。
第１９図と第２２図は第１６図のＳＯＩ−ＭＯＳＦＥＴ
の製造方法を説明するための平面図である。第２０図お
よび第２１図は、それぞれ第１９図中の線に−におよび
線Ｌ−Ｌに沿った断面図である。また、第２３図および
第２４図は、それぞれ第２２図中の線Ｍ−Ｍおよび線Ｎ
−Ｎに沿った断面図である。
の製造方法を説明するための平面図である。第２０図お
よび第２１図は、それぞれ第１９図中の線に−におよび
線Ｌ−Ｌに沿った断面図である。また、第２３図および
第２４図は、それぞれ第２２図中の線Ｍ−Ｍおよび線Ｎ
−Ｎに沿った断面図である。
まず、第１９図ないし第２１図を２照して、シリコン基
板１上に絶縁体層２が形成され、絶縁体層２上に低不純
物濃度のｐ型シリコン層３が形成される。ＳＯＩ−ＭＯ
ＳＦＥＴが形成されるべきシリコン層３は、分離酸化膜
１０を形成することによって、島状に分離される。その
後、シリコン層３上に誘電体薄膜および導電体層が堆積
され、フォトレジストパターン２０をマスクとしてエツ
チングすることよって、ゲート誘電体薄膜４とゲート電
極５が形成される。さらに半導体層３のうちボディ領域
２７が形成されるエリアがレジスト層２９によってマス
クされる。レジスト層２０と２９をマスクとして用いな
がら、選択的に砒素またはリンのイオン３０を高濃度（
たとえば、１０１９−１０２°ａｔｏｍｓ／ｃｍ”）に
注入することによって、ｎ＋型のソース領域８とドレイ
ン領域９が形成される。
板１上に絶縁体層２が形成され、絶縁体層２上に低不純
物濃度のｐ型シリコン層３が形成される。ＳＯＩ−ＭＯ
ＳＦＥＴが形成されるべきシリコン層３は、分離酸化膜
１０を形成することによって、島状に分離される。その
後、シリコン層３上に誘電体薄膜および導電体層が堆積
され、フォトレジストパターン２０をマスクとしてエツ
チングすることよって、ゲート誘電体薄膜４とゲート電
極５が形成される。さらに半導体層３のうちボディ領域
２７が形成されるエリアがレジスト層２９によってマス
クされる。レジスト層２０と２９をマスクとして用いな
がら、選択的に砒素またはリンのイオン３０を高濃度（
たとえば、１０１９−１０２°ａｔｏｍｓ／ｃｍ”）に
注入することによって、ｎ＋型のソース領域８とドレイ
ン領域９が形成される。
次に第２２図ないし第２４図を参照して、レジスト層２
０と２９を除去した後に、半導体層３はボディ領域２７
となるべきエリアのみを残して新たなレジスト層３１に
よって覆われる。このレジスト層３１をマスクとして用
いながら、選択的にボロンイオン３２を高濃度（たとえ
ば、１０１８１０２０ａ ｔ ｏｍｓ／ｃｍ’に注入す
ることよって、ｐ＋型のボディ領域２７が形成される。
０と２９を除去した後に、半導体層３はボディ領域２７
となるべきエリアのみを残して新たなレジスト層３１に
よって覆われる。このレジスト層３１をマスクとして用
いながら、選択的にボロンイオン３２を高濃度（たとえ
ば、１０１８１０２０ａ ｔ ｏｍｓ／ｃｍ’に注入す
ることよって、ｐ＋型のボディ領域２７が形成される。
その後、レジスト層３１が除去され、半導体層３は層間
絶縁膜１１によって覆われる。層間絶縁膜１１には、コ
ンタクトホール１３ａ、１３ｂ。
絶縁膜１１によって覆われる。層間絶縁膜１１には、コ
ンタクトホール１３ａ、１３ｂ。
１３ｃおよび１３ｄが開けられる。それらのコンタクト
ホールを介して、導電体１５ ａ ＊ １５ ｂ＋１
５ｃおよび１５ｄをそれぞれソース領域８．ゲート電極
５．ドレイン領域９およびボディ領域２７に接続するこ
とによって、第１６図ないし第１８図に示された従来の
Ｓｏｌ−ＭＯＳＦＥＴが完成する。
ホールを介して、導電体１５ ａ ＊ １５ ｂ＋１
５ｃおよび１５ｄをそれぞれソース領域８．ゲート電極
５．ドレイン領域９およびボディ領域２７に接続するこ
とによって、第１６図ないし第１８図に示された従来の
Ｓｏｌ−ＭＯＳＦＥＴが完成する。
以上述べたように、従来のＳＯＩ−ＭＯＳＦＥＴを製造
するとき、ボディ領域２７を形成するためにだけ必要な
いくつかの工程が含まれている。
するとき、ボディ領域２７を形成するためにだけ必要な
いくつかの工程が含まれている。
すなわち、従来のボディ領域２７はＳ ＯＩ −ＭＯＳ
ＦＥＴの製造方法を複雑にしている。
ＦＥＴの製造方法を複雑にしている。
［発明が解決しようとする課題］
上述のように、従来のＳｏｌ−ＭＯＳＦＥＴにおけるボ
ディ領域２７は、単一のＳＯＩ−ＭＯＳＦＥＴが占める
平面積を増大させており、Ｓｏｌ−ＭＯＳＦＥＴ回路の
集積度の向上を困難にしている。また、従来のＳｏｌ−
ＭＯＳＦＥＴにおけるボディ領域２７は、そのＳＯＩ−
ＭＯＳＦＥＴの製造工程を複雑にしている。
ディ領域２７は、単一のＳＯＩ−ＭＯＳＦＥＴが占める
平面積を増大させており、Ｓｏｌ−ＭＯＳＦＥＴ回路の
集積度の向上を困難にしている。また、従来のＳｏｌ−
ＭＯＳＦＥＴにおけるボディ領域２７は、そのＳＯＩ−
ＭＯＳＦＥＴの製造工程を複雑にしている。
これらの課題に鑑み、本発明の目的は、Ｓｏｌ−ＭＯＳ
ＦＥＴの占有平面積を増大させないボディ領域を備えた
Ｓｏｌ−ＭＯＳＦＥＴを提供することである。
ＦＥＴの占有平面積を増大させないボディ領域を備えた
Ｓｏｌ−ＭＯＳＦＥＴを提供することである。
本発明のもう１つの目的は、製造工程を複雑にすること
なく形成し得るボディ領域を備えた５０１−ＭＯＳＦＥ
Ｔを提供することである。
なく形成し得るボディ領域を備えた５０１−ＭＯＳＦＥ
Ｔを提供することである。
［課題を解決するための手段］
本発明によるＳｏｌ−ＭＯＳＦＥＴは、絶縁体基板と、
絶縁体基板上に形成された半導体層と、半導体層内に形
成された第１導電型のチャンネル領域と、半導体層内で
チャンネル領域の一方側に接して形成された第２導電型
のソース領域と、半導体層内でチャンネル領域の他方側
に接して形成された第２導電型のドレイン領域と、半導
体層内で少なくともチャンネル領域の一部および少なく
ともソース領域の周辺の一部に接して形成されかつチャ
ンネル領域より高い第１導電型の不純物濃度を有するボ
ディ領域と、チャンネル領域上に形成されたゲート誘電
体薄膜と、誘電体薄膜上に形成されたゲート電極と、ソ
ース領域およびボディ領域へ共通に接続された第１の導
電体と、ゲート電極に接続された第２の導電体と、ドレ
イン領域１辺接続された第３の導電体とを含んでいる。
絶縁体基板上に形成された半導体層と、半導体層内に形
成された第１導電型のチャンネル領域と、半導体層内で
チャンネル領域の一方側に接して形成された第２導電型
のソース領域と、半導体層内でチャンネル領域の他方側
に接して形成された第２導電型のドレイン領域と、半導
体層内で少なくともチャンネル領域の一部および少なく
ともソース領域の周辺の一部に接して形成されかつチャ
ンネル領域より高い第１導電型の不純物濃度を有するボ
ディ領域と、チャンネル領域上に形成されたゲート誘電
体薄膜と、誘電体薄膜上に形成されたゲート電極と、ソ
ース領域およびボディ領域へ共通に接続された第１の導
電体と、ゲート電極に接続された第２の導電体と、ドレ
イン領域１辺接続された第３の導電体とを含んでいる。
［作用］
本発明によるＳＯＩ−ＭＯＳＦＥＴにおいては、チャン
ネル領域と同一の導電型で高い不純物濃度を有するボデ
ィ領域が少なくともチャネル領域の一部および少なくと
もソース領域の周辺の一部に接して形成されているので
、そのボディ領域は５０１−ＭＯＳＦＥＴの占有平面積
をほとんど増大させずかつ製造工程を複雑にすることな
く形成し得る。
ネル領域と同一の導電型で高い不純物濃度を有するボデ
ィ領域が少なくともチャネル領域の一部および少なくと
もソース領域の周辺の一部に接して形成されているので
、そのボディ領域は５０１−ＭＯＳＦＥＴの占有平面積
をほとんど増大させずかつ製造工程を複雑にすることな
く形成し得る。
［実施例］
第１図は本発明の一実施例によるＳｏｌ−ＭＯＳＦＥＴ
を示す平面図であり、第２図、第３図および第４図はそ
れぞれ第１図中のＭＡ−Ａ、線Ｂ−Ｂおよび線Ｃ−Ｃに
沿った断面図である。これらの図を参照して、シリコン
基板１上に絶縁体層２が形成されており、絶縁体層２上
にシリコン膜３が形成されている。分離酸化膜１０によ
って包囲されたシリコン層３内において、低濃度（たと
えば、１０” −１０” ａｔｏｍｓ／ａｍ”）のｐ型
不純物（たとえばボロン）を含むチャンネル領域６が形
成されており、高濃度（たとえば、１０”−１０２１ａ
ｔｏｍｓ／ｃｍ”）のｎ型不純物（たとえば、砒素、リ
ンまたはアンチモン）を含むソース領域８とドレイン領
域９がそれぞれチャンネル領域６の一方側と他方側に接
して形成されている。シリコン層３の内周には、高濃度
（たとえば、１０” −” ａ ｔ ｏｍｓ／ａｍ’の
ｐ型不純物を含む細いボディ領域７が、ソース領域８．
チャンネル領域６およびドレイン領域９を包囲するよう
に形成されている。
を示す平面図であり、第２図、第３図および第４図はそ
れぞれ第１図中のＭＡ−Ａ、線Ｂ−Ｂおよび線Ｃ−Ｃに
沿った断面図である。これらの図を参照して、シリコン
基板１上に絶縁体層２が形成されており、絶縁体層２上
にシリコン膜３が形成されている。分離酸化膜１０によ
って包囲されたシリコン層３内において、低濃度（たと
えば、１０” −１０” ａｔｏｍｓ／ａｍ”）のｐ型
不純物（たとえばボロン）を含むチャンネル領域６が形
成されており、高濃度（たとえば、１０”−１０２１ａ
ｔｏｍｓ／ｃｍ”）のｎ型不純物（たとえば、砒素、リ
ンまたはアンチモン）を含むソース領域８とドレイン領
域９がそれぞれチャンネル領域６の一方側と他方側に接
して形成されている。シリコン層３の内周には、高濃度
（たとえば、１０” −” ａ ｔ ｏｍｓ／ａｍ’の
ｐ型不純物を含む細いボディ領域７が、ソース領域８．
チャンネル領域６およびドレイン領域９を包囲するよう
に形成されている。
チャンネル領域６上には薄いゲート誘電体膜４が形成さ
れており、誘電体薄膜４上にゲート電極５が形成されて
いる。シリコン層３とゲート電極５は層間絶縁膜１１に
よって覆われている。層間絶縁膜１１にはコンタクトホ
ール１２ａ、１２ｂおよび１２ｃが開けられている。導
電体１４ａは、コンタクトホール１２ａを介してソース
領域８とボディ領域７へ共通に接続されている。導電体
１４ｂと１４ｃは、それぞれ、コンタクトホール１２ｂ
と１２ｃを介してゲート電極５とドレイン領域９に接続
されている。
れており、誘電体薄膜４上にゲート電極５が形成されて
いる。シリコン層３とゲート電極５は層間絶縁膜１１に
よって覆われている。層間絶縁膜１１にはコンタクトホ
ール１２ａ、１２ｂおよび１２ｃが開けられている。導
電体１４ａは、コンタクトホール１２ａを介してソース
領域８とボディ領域７へ共通に接続されている。導電体
１４ｂと１４ｃは、それぞれ、コンタクトホール１２ｂ
と１２ｃを介してゲート電極５とドレイン領域９に接続
されている。
したがって、第１図のＳｏｌ−ＭＯＳＦＥＴにおいては
、衝突ｉ離によって余剰の正孔がチャンネル領域６内に
発生しても、ｐ型の高不純物濃度のボディ領域７内にそ
の余剰の正孔を吸収することができ、吸収された余剰の
正孔は導電体１２ａを介して除去することができる。
、衝突ｉ離によって余剰の正孔がチャンネル領域６内に
発生しても、ｐ型の高不純物濃度のボディ領域７内にそ
の余剰の正孔を吸収することができ、吸収された余剰の
正孔は導電体１２ａを介して除去することができる。
また、第１図のＳｏｌ−ＭＯＳＦＥＴにおいては、ソー
ス領域８．チャンネル領域６およびドレイン領域９を包
囲するように細いボディ領域７が設けられているので、
第１５図に示された従来のＳｏｌ−ＭＯＳＦＥＴにおけ
るようなボディ領域２７だけのためのエリアを付加的に
設ける必要がない。
ス領域８．チャンネル領域６およびドレイン領域９を包
囲するように細いボディ領域７が設けられているので、
第１５図に示された従来のＳｏｌ−ＭＯＳＦＥＴにおけ
るようなボディ領域２７だけのためのエリアを付加的に
設ける必要がない。
さらに、ソース領域８への接続導電体１４ａは、１のつ
コンタクトホール１２ａを介してボディ領域７への接続
導体をも兼ねることができる。したがって、第１図のＳ
ＯＩ−ＭＯＳＦＥＴは回路の集積度を改善することがで
きる。
コンタクトホール１２ａを介してボディ領域７への接続
導体をも兼ねることができる。したがって、第１図のＳ
ＯＩ−ＭＯＳＦＥＴは回路の集積度を改善することがで
きる。
第５Ａ図ないし第５Ｆ図は、第１図に示されたようなＳ
ｏｌ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。
ｏｌ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。
第５Ａ図を参照して、シリコン基板１上に絶縁体層２が
形成され、絶縁体層２上に低濃度のｐ型不純物を含むシ
リコン膜３が形成される。シリコン層３上にはシリコン
窒化膜１６が堆積され、写真製版技術によってレジスト
パターン１７が窒化膜１６上に形成される。
形成され、絶縁体層２上に低濃度のｐ型不純物を含むシ
リコン膜３が形成される。シリコン層３上にはシリコン
窒化膜１６が堆積され、写真製版技術によってレジスト
パターン１７が窒化膜１６上に形成される。
第５Ｂ図を参照して、窒化膜１６がレジストパターン１
７をマスクとしてエツチングされる。その後、レジスト
層１７と窒化膜１６をマスクとしてｐ型不純物をシリコ
ン層３内にイオン注入し、高不純物濃度のボディ領域７
を形成する。
７をマスクとしてエツチングされる。その後、レジスト
層１７と窒化膜１６をマスクとしてｐ型不純物をシリコ
ン層３内にイオン注入し、高不純物濃度のボディ領域７
を形成する。
第５Ｃ図を参照して、レジスト層１７が除去される。そ
して、シリコン窒化膜１６をマスクとしてシリコン層３
を選択的に熱酸化し、分離酸化膜１０を形成する。この
とき分離酸化膜１０の端部は鳥の嘴（バーズビーク）状
になる。また、この熱処理の間に、ボディ領域７内のｐ
型不純物は分離酸化膜１０に包囲されたシリコン層の内
側に拡散し、分離酸化膜１０の内周に沿って細いボディ
領域７が配置される。
して、シリコン窒化膜１６をマスクとしてシリコン層３
を選択的に熱酸化し、分離酸化膜１０を形成する。この
とき分離酸化膜１０の端部は鳥の嘴（バーズビーク）状
になる。また、この熱処理の間に、ボディ領域７内のｐ
型不純物は分離酸化膜１０に包囲されたシリコン層の内
側に拡散し、分離酸化膜１０の内周に沿って細いボディ
領域７が配置される。
第５Ｄ図を参照して、シリコン窒化膜６が除去された後
に、ゲート誘電体薄膜４とその上のゲート電極５がレジ
スト層２０を用いたバターニングによって形成される。
に、ゲート誘電体薄膜４とその上のゲート電極５がレジ
スト層２０を用いたバターニングによって形成される。
次に、レジスト層２０と分離酸化膜１０をマスクとして
、選択的にｎ型の不純物イオン１９を高濃度に注入する
ことによって、ソース領域８とドレイン領域９が同時に
形成される。このとき、分離酸化膜１０の端部のバーズ
ビーク下に細いボディ領域７が残る。
、選択的にｎ型の不純物イオン１９を高濃度に注入する
ことによって、ソース領域８とドレイン領域９が同時に
形成される。このとき、分離酸化膜１０の端部のバーズ
ビーク下に細いボディ領域７が残る。
第５Ｅ図を参照して、レジスト層２０が除去された後に
、シリコン層３とゲート電極５が層間絶縁膜１１によっ
て覆われる。層間絶縁膜１１にはコンタクトホール１２
ａ、１２Ｃなどが開けられ、導電体１４ａ、１４ｃなど
が形成される。
、シリコン層３とゲート電極５が層間絶縁膜１１によっ
て覆われる。層間絶縁膜１１にはコンタクトホール１２
ａ、１２Ｃなどが開けられ、導電体１４ａ、１４ｃなど
が形成される。
第５Ｆ図は第５Ｅ図中の線Ｄ−Ｄに沿った断面図である
。この図かられかるように、コンタクトホール１２ａは
分離酸化膜１０のバーズビークをも除去するように開け
られ、導電体１４ａはソース領域８のみならずボディ領
域７にも接続される。
。この図かられかるように、コンタクトホール１２ａは
分離酸化膜１０のバーズビークをも除去するように開け
られ、導電体１４ａはソース領域８のみならずボディ領
域７にも接続される。
第６Ａ図ないし第６Ｃ図は、第５Ａ図ないし第５Ｆ図に
示された製造方法を一部変更した例を示す断面図である
。
示された製造方法を一部変更した例を示す断面図である
。
第６Ａ図を参照して、第５Ｄ図に示された工程の一部が
変更されている。すなわち、第６Ａ図においては、熱拡
散によって分離酸化膜のバーズビークの先端より少し先
に延びたボディ領域を覆うように、第２のレジストパタ
ーン２１が付加的に形成される。そして、第１と第２の
レジストパターン２０と２１をマスクとして、選択的に
ｎ型の不純物イオン１９を高濃度に注入することによっ
てソース領域８とドレイン領域９が形成される。
変更されている。すなわち、第６Ａ図においては、熱拡
散によって分離酸化膜のバーズビークの先端より少し先
に延びたボディ領域を覆うように、第２のレジストパタ
ーン２１が付加的に形成される。そして、第１と第２の
レジストパターン２０と２１をマスクとして、選択的に
ｎ型の不純物イオン１９を高濃度に注入することによっ
てソース領域８とドレイン領域９が形成される。
第６Ａ図の工程によれば、第５Ｄ図の工程によるよりも
、ボディ領域７の幅を広く残すことができる。
、ボディ領域７の幅を広く残すことができる。
第６Ｂ図を参照して、その後、層間絶縁膜１１゜導電体
１４ａ、１４ｃなどが形成されてＳ０１ＭＯＳＦＥＴが
完成する。
１４ａ、１４ｃなどが形成されてＳ０１ＭＯＳＦＥＴが
完成する。
第６Ｃ図は第６Ｂ図中の線Ｅ−Ｈに沿った断面図である
。この図から明らかなように、ボディ領域７は分離酸化
膜のバーズビークの先端より先に延びているので、コン
タクトホール１２ａはそのバーズビークを除去する必要
がない。
。この図から明らかなように、ボディ領域７は分離酸化
膜のバーズビークの先端より先に延びているので、コン
タクトホール１２ａはそのバーズビークを除去する必要
がない。
第７図は本発明のもう１つの実施例による５０１−ＭＯ
ＳＦＥＴを示す断面図である。第７図のＳｏｌ−ＭＯＳ
ＦＥＴは第２図のものに類似しているが、分離酸化膜１
０が設けられていない。すなわち、シリコン層３自体が
島状にパターニングされており、層間絶縁膜１１が分離
酸化膜の役目をも兼ねている。
ＳＦＥＴを示す断面図である。第７図のＳｏｌ−ＭＯＳ
ＦＥＴは第２図のものに類似しているが、分離酸化膜１
０が設けられていない。すなわち、シリコン層３自体が
島状にパターニングされており、層間絶縁膜１１が分離
酸化膜の役目をも兼ねている。
第８Ａ図ないし第８Ｄ図は第７図に示されたようなＳＯ
Ｉ−ＭＯＳＦＥＴの製造方法を説明するための断面図で
ある。
Ｉ−ＭＯＳＦＥＴの製造方法を説明するための断面図で
ある。
第８Ａ図を参照して、シリコン層３上に形成されている
のは、パターン化されたシリコン酸化膜２２である。酸
化膜２２をパターン化するときに用いられたレジスト層
（図示せず）をそのままマスクとして用いながら、ｐ型
不純物のイオンを高濃度に注入してボディ領域７を形成
する。そして、レジスト層を除去した後に、不活性ガス
中での熱拡散処理によって、ボディ領域７を酸化膜２２
の周辺部下まで拡げる。
のは、パターン化されたシリコン酸化膜２２である。酸
化膜２２をパターン化するときに用いられたレジスト層
（図示せず）をそのままマスクとして用いながら、ｐ型
不純物のイオンを高濃度に注入してボディ領域７を形成
する。そして、レジスト層を除去した後に、不活性ガス
中での熱拡散処理によって、ボディ領域７を酸化膜２２
の周辺部下まで拡げる。
第８Ｂ図を参照して、シリコン酸化膜２２をマスクとし
てシリコン層３が島状に残るようにエツチングされる。
てシリコン層３が島状に残るようにエツチングされる。
その後、第６Ａ図に示されたのと類似の工程を経て、第
８Ｃ図のＳｏｌ−ＭＯＳＦＥＴが完成する。
８Ｃ図のＳｏｌ−ＭＯＳＦＥＴが完成する。
第８Ｄ図は、第８０図中の線Ｆ−Ｆに沿った断面図であ
る。この場合も、層間絶縁膜１１にあけられたコンタク
トホール１２ａを介して、導電体１４ａがソース領域８
とボディ領域７へ共通に接続される。
る。この場合も、層間絶縁膜１１にあけられたコンタク
トホール１２ａを介して、導電体１４ａがソース領域８
とボディ領域７へ共通に接続される。
第９図は本発明のさらにもう１つの実施例によるＳＯＩ
−ＭＯＳＦＥＴを示す平面図であり、第１０図は第９図
中の線Ｇ−Ｇに沿った断面図である。第９図と第１０図
に示されたＳｏｌ−ＭＯＳＦＥＴは第１図と第２図に示
されたものに類似しているが、第９図と第１０図に示さ
れたＳＯＩ−ＭＯＳＦＥＴにおいては第１のボディ領域
７に接続された第２のボディ領域７ａが付加的に設けら
れている。第２ボデイ領域７ａは、ソース領域８の境界
に近接して沿いかつチャンネル領域６の下層部に形成さ
れている。そして、第２ボデイ領域７ａの長手方向の両
端は第１ボデイ領域７と合体している。
−ＭＯＳＦＥＴを示す平面図であり、第１０図は第９図
中の線Ｇ−Ｇに沿った断面図である。第９図と第１０図
に示されたＳｏｌ−ＭＯＳＦＥＴは第１図と第２図に示
されたものに類似しているが、第９図と第１０図に示さ
れたＳＯＩ−ＭＯＳＦＥＴにおいては第１のボディ領域
７に接続された第２のボディ領域７ａが付加的に設けら
れている。第２ボデイ領域７ａは、ソース領域８の境界
に近接して沿いかつチャンネル領域６の下層部に形成さ
れている。そして、第２ボデイ領域７ａの長手方向の両
端は第１ボデイ領域７と合体している。
第２ボデイ領域７ａは、衝突電離によってチャンネル層
６内で発生した余剰の正孔を迅速に吸収して第１ボデイ
領域に送り込むことができる。すなわち、第９図と第１
０に示されたＳ ＯＩ −ＭＯＳＦＥＴでは、チャンネ
ル層６内の余剰の正孔がさらに迅速に除去され得るので
ある。
６内で発生した余剰の正孔を迅速に吸収して第１ボデイ
領域に送り込むことができる。すなわち、第９図と第１
０に示されたＳ ＯＩ −ＭＯＳＦＥＴでは、チャンネ
ル層６内の余剰の正孔がさらに迅速に除去され得るので
ある。
第２ボデイ領域７ａがソース界面の近傍にのみ設けられ
るのは、次の理由による。すなわち、もしｎ十型のドレ
イン領域９の境界にも近接してｐ＋型の第２ボデイ領域
を形成すれば、ドレイン領域の接合耐電圧が低下し、そ
れに伴ってソース・ドレイン間の耐電圧も低下するから
である。また、もしチャンネル領域６の下層部全域に第
２ボデイ領域を形成すれば、チャンネル領域全体をゲー
ト電圧によって空乏層化させることができず、トランジ
スタ特性の改善を図ることができないからである。
るのは、次の理由による。すなわち、もしｎ十型のドレ
イン領域９の境界にも近接してｐ＋型の第２ボデイ領域
を形成すれば、ドレイン領域の接合耐電圧が低下し、そ
れに伴ってソース・ドレイン間の耐電圧も低下するから
である。また、もしチャンネル領域６の下層部全域に第
２ボデイ領域を形成すれば、チャンネル領域全体をゲー
ト電圧によって空乏層化させることができず、トランジ
スタ特性の改善を図ることができないからである。
第１１Ａ図と第１１Ｂ図は、第１０図に示されたような
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面
図である。
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面
図である。
第１１Ａ図を参照して、第５八図ないし第５Ｃ図に示さ
れた工程の後に、シリコン窒化膜１６が除去される。そ
して、半導体層３は、ドレイン領域となるべきエリアと
チャンネル領域となるべきエリアの一部がレジストパタ
ーン２４ａによって覆われる。このレジストパターン２
４ａをマスクとして半導体層３の下層部７ａにｎ型不純
物２５が高濃度（たとえば、１０” −” ａｔｏｍｓ
／Ｃｍ” ）にイオン注入される。
れた工程の後に、シリコン窒化膜１６が除去される。そ
して、半導体層３は、ドレイン領域となるべきエリアと
チャンネル領域となるべきエリアの一部がレジストパタ
ーン２４ａによって覆われる。このレジストパターン２
４ａをマスクとして半導体層３の下層部７ａにｎ型不純
物２５が高濃度（たとえば、１０” −” ａｔｏｍｓ
／Ｃｍ” ）にイオン注入される。
第１１Ｂ図を参照して、第６Ａ図と同様にレジスト層２
０と２１をマスクとしてｎ型不純物１９が半導体層３内
にイオン注入され、ソース領域８およびドレイン領域９
が形成される。そして、レジスト層２０および２１が除
去された後に、層間絶縁膜１１および導電体１２ａ、１
２ｃなどが形成されて第１０図のＳｏｌ−ＭＯＳＦＥＴ
が完成する。
０と２１をマスクとしてｎ型不純物１９が半導体層３内
にイオン注入され、ソース領域８およびドレイン領域９
が形成される。そして、レジスト層２０および２１が除
去された後に、層間絶縁膜１１および導電体１２ａ、１
２ｃなどが形成されて第１０図のＳｏｌ−ＭＯＳＦＥＴ
が完成する。
第１２Ａ図と第１２Ｂ図は第１０図に示されたようなＳ
ｏｌ−ＭＯＳＦＥＴの製造方法の変更例を説明するため
の断面図である。
ｏｌ−ＭＯＳＦＥＴの製造方法の変更例を説明するため
の断面図である。
第１２Ａ図を参照して、第５Ｄ図の工程の後に、ソース
領域９がレジストパターン２４ｂによって覆われる。そ
して、レジストパターン２４ｂをマスクとして、ソース
領域８の下層部にボロンイオン２５ａが注入される。
領域９がレジストパターン２４ｂによって覆われる。そ
して、レジストパターン２４ｂをマスクとして、ソース
領域８の下層部にボロンイオン２５ａが注入される。
第１２Ｂ図に示されているように、ボロンはｎ型不純物
に競べてシリコン中の拡散係数が非常に多きいので、熱
処理によって、ソース領域８の下層部からチャンネル領
域６内に延び込んだ第２ボデイ領域７ａを形成すること
ができる。
に競べてシリコン中の拡散係数が非常に多きいので、熱
処理によって、ソース領域８の下層部からチャンネル領
域６内に延び込んだ第２ボデイ領域７ａを形成すること
ができる。
その後、層間絶縁膜１１および導電体１２８゜１２ｃな
どが形成されて、第１０図に示されたようなＳＯＩ−Ｍ
ＯＳＦＥＴが完成する。
どが形成されて、第１０図に示されたようなＳＯＩ−Ｍ
ＯＳＦＥＴが完成する。
第１３Ａ図ないし第１３Ｄ図は第２ボデイ領域を備えた
もう１つのＳｏｌ−ＭＯＳＦＥＴの構造とその製造方法
を説明するための断面図である。
もう１つのＳｏｌ−ＭＯＳＦＥＴの構造とその製造方法
を説明するための断面図である。
第１３Ａ図を参照して、第５Ｃ図の工程の後にゲート誘
電体薄膜４とゲート電極５が形成され、シリコン層３の
うちドレイン領域となるべきエリアがレジストパターン
２４ｃで覆われる。レジストパターン２４ｃをマスクと
して、シリコン層３のうちソース領域となるべきエリア
の下層部７ａにボロン２５ａがイオン注入される。
電体薄膜４とゲート電極５が形成され、シリコン層３の
うちドレイン領域となるべきエリアがレジストパターン
２４ｃで覆われる。レジストパターン２４ｃをマスクと
して、シリコン層３のうちソース領域となるべきエリア
の下層部７ａにボロン２５ａがイオン注入される。
第１３Ｂ図を参照して、レジストパターン２４Ｃを除去
した後に、第１ボデイ領域７をレジストパターン２１ａ
で覆い、リン１９ａをイオン注入することによって、低
不純物濃度（たとえば、１０” −１０” ａ ｔ ｏ
ｍｓ／ａｍ３）の付加的ソース領域８ａと付加的ドレイ
ン領域９ａが形成される。
した後に、第１ボデイ領域７をレジストパターン２１ａ
で覆い、リン１９ａをイオン注入することによって、低
不純物濃度（たとえば、１０” −１０” ａ ｔ ｏ
ｍｓ／ａｍ３）の付加的ソース領域８ａと付加的ドレイ
ン領域９ａが形成される。
第１３Ｃ図を参照して、レジストパターン２１ａを除去
した後に、シリコン層３とゲート電極を覆うようにＣＶ
Ｄ法で酸化膜（図示せず）を堆積する。その堆積された
酸化膜に反応性イオンエツチングを施して、ゲート電極
５の側壁に絶縁体壁５０が残される。
した後に、シリコン層３とゲート電極を覆うようにＣＶ
Ｄ法で酸化膜（図示せず）を堆積する。その堆積された
酸化膜に反応性イオンエツチングを施して、ゲート電極
５の側壁に絶縁体壁５０が残される。
第１３Ｄ図を参照して、第１ボデイ領域７が再度レジス
トパターン２１ｂによって覆われる。レジストパターン
２１ｂ、絶縁壁５０およびゲート電極５をマスクとして
砒素イオン１９ｂを注入することによって、ソース領域
８とドレイン領域９が形成される。このようにして形成
されたＳｏｌ−ＭＯＳＦＥＴは、第２ボデイ領域７ａを
備えているのみならず、付加的なＬＤＤ （ｌｉｇｈｔ
１ｙ ｄｏｐｅｄ ｄｒａｉｎ）９ａをも備えて
いる。ＬＤＤ９ａは、ドレイン近傍の電界を緩和するの
で、チャンネル領域６内に余剰の正孔を発生させる衝突
電離自体を減少させるように寄与する。
トパターン２１ｂによって覆われる。レジストパターン
２１ｂ、絶縁壁５０およびゲート電極５をマスクとして
砒素イオン１９ｂを注入することによって、ソース領域
８とドレイン領域９が形成される。このようにして形成
されたＳｏｌ−ＭＯＳＦＥＴは、第２ボデイ領域７ａを
備えているのみならず、付加的なＬＤＤ （ｌｉｇｈｔ
１ｙ ｄｏｐｅｄ ｄｒａｉｎ）９ａをも備えて
いる。ＬＤＤ９ａは、ドレイン近傍の電界を緩和するの
で、チャンネル領域６内に余剰の正孔を発生させる衝突
電離自体を減少させるように寄与する。
第１４図は本発明のさらにもう１つの実施例によるＳｏ
ｌ−ＭＯＳＦＥＴを示す平面図であり、第１５図は第１
４図中の線Ｈ−Ｈに沿った断面図である。このＳｏ Ｉ
−ＭＯＳＦＥＴにおいては、ボディ領域７はシリコン層
３の全周には設けられておらず、ドレイン領域９とは接
触していない。
ｌ−ＭＯＳＦＥＴを示す平面図であり、第１５図は第１
４図中の線Ｈ−Ｈに沿った断面図である。このＳｏ Ｉ
−ＭＯＳＦＥＴにおいては、ボディ領域７はシリコン層
３の全周には設けられておらず、ドレイン領域９とは接
触していない。
すなわち、高いｎ型不純物濃度のドレイン領域９と高い
ｐ型不純物濃度のボディ領域７が接触しないので、ドイ
レン９の接合耐電圧の劣化に起因してソース・ドレイン
間の耐電圧が劣化するおそれがない。
ｐ型不純物濃度のボディ領域７が接触しないので、ドイ
レン９の接合耐電圧の劣化に起因してソース・ドレイン
間の耐電圧が劣化するおそれがない。
なお、以上の種々の実施例は、ｎチャンネル型のＳＯＩ
−ＭＯＳＦＥＴについて説明したが、本発明はｐチャン
ネル型ＳＯＩ−ＭＯＳＦＥＴについても適用し得ること
が当業者にとって明らかであろう。
−ＭＯＳＦＥＴについて説明したが、本発明はｐチャン
ネル型ＳＯＩ−ＭＯＳＦＥＴについても適用し得ること
が当業者にとって明らかであろう。
また、シリコン層３は他の半導体層であってもよいこと
も明らかであろう。
も明らかであろう。
さらに、以上の実施例において、イオン注入はレジスト
パターンを用いて、および／または自己整合的に行なわ
れたが、高いイオン注入精度が望まれる場合には、ＦＩ
Ｂ （ｆｏｃｕｓｅｄ ｔ。
パターンを用いて、および／または自己整合的に行なわ
れたが、高いイオン注入精度が望まれる場合には、ＦＩ
Ｂ （ｆｏｃｕｓｅｄ ｔ。
ｎ ｂｅａｍ）法を用いてもよい。
さらにまた、ボディ領域７とソース領域８への電気的接
続は、必ずしも共通で単一のコンタクトホールを介する
必要はなく、それぞれのための個別のコンタクトホール
を介して行なわれてもよいことが明らかであろう。
続は、必ずしも共通で単一のコンタクトホールを介する
必要はなく、それぞれのための個別のコンタクトホール
を介して行なわれてもよいことが明らかであろう。
さらにまた、ボディ領域の不純物濃度が金属導体とオー
ミックコンタクトを形成するのに不十分な場合には、コ
ンタクト形成領域においてのみその不純物濃度を高める
ことが当業者にとって極めて容易になされ得るであろう
。
ミックコンタクトを形成するのに不十分な場合には、コ
ンタクト形成領域においてのみその不純物濃度を高める
ことが当業者にとって極めて容易になされ得るであろう
。
［発明の効果］
以上のように、本発明によるＳｏｌ−ＭＯＳＦＥＴにお
いては、チャンネル領域と同一の導電型で高い不純物濃
度を有するボディ領域が少なくともチャンネル領域の一
部および少なくともソース領域の周辺の一部に接して形
成されているので、そのボディ領域はＳｏｌ−ＭＯＳＦ
ＥＴの占有面積をほとんど増大させずかつ製造工程を複
雑にすることなく形成し得る。
いては、チャンネル領域と同一の導電型で高い不純物濃
度を有するボディ領域が少なくともチャンネル領域の一
部および少なくともソース領域の周辺の一部に接して形
成されているので、そのボディ領域はＳｏｌ−ＭＯＳＦ
ＥＴの占有面積をほとんど増大させずかつ製造工程を複
雑にすることなく形成し得る。
【図面の簡単な説明】
第１図は、本発明の一実施例によるＳＯＩ−ＭＯＳＦＥ
Ｔを示す平面図である。 第２図、第３図および第４図は、それぞれ第１図中の線
Ａ−Ａ、線Ｂ−Ｂおよび線Ｃ−Ｃに沿った断面図である
。 第５Ａ図ないし第５Ｆ図は、第１図に示されたようなＳ
ｏｌ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。 第６Ａ図ないし第６Ｃ図は、第５八図ないし第５Ｆ図に
示された製造方法の変更例を説明するための断面図であ
る。 第７図は、本発明のもう１つの実施例によるＳＯｆ−Ｍ
ＯＳＦＥＴを示す断面図である。 第８Ａ図ないし第８Ｄ図は、第７図に示されたようなＳ
ＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。 第９図は、本発明のさらにもう１つの実施例によるＳＯ
Ｉ−ＭＯＳＦＥＴを示す平面図である。 第１０図は、第９図中の線Ｇ−Ｇに沿った断面図である
。 第１１Ａ図と第１１Ｂ図は、第１０図に示されたような
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面
図である。 第１２Ａ図と第１２Ｂ図は、第１０図に示されたような
Ｓｏｌ−ＭＯＳＦＥＴの製造方法の変更例を説明するた
めの断面図である。 第１３Ａ図ないし第１３Ｄ図は、本発明のさらにもう１
つのＳｏｌ−ＭＯＳＦＥＴの構造と製造方法を説明する
ための断面図である。 第１４図は、本発明のさらにもう１つの実施例によるＳ
ｏｌ−ＭＯＳＦＥＴを示す平面図である。 第１５図は、第１４図中の線Ｈ−Ｈに沿った断面図であ
る。 第１６図は、従来のＳＯＩ−ＭＯＳＦＥＴを示す平面図
である。 第１７図および第１８図は、それぞれ第１６図中の線１
−１および線Ｊ−Ｊに沿った断面図である。 第１９図および第２２図は、第１６図に示された従来の
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための平面
図である。 第２０図および第２１図は、それぞれ第１９図中の線に
−におよび［Ｌ−Ｌに沿った断面図である。 第２３図および第２４図は、それぞれ第２２図中の線Ｍ
−Ｍおよび線Ｎ−Ｎに沿った断面図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はゲート誘電体薄膜、５はゲート電極、６
はチャンネル領域、７はボディ領域、８はソース領域、
９はドレイン領域、１０は分離酸化膜、１１は層間絶縁
膜、１２ａ、１２ｂおよび１２ｃはコンタクトホール、
そして１４ａ、 １４ｂおよび１４ｃは導電体を示す
。 なお、各図において、同一符号は同一内容または相当部
分を示す。 第１図 第３図 ５：ケート電訃毛 ９：１−″レイン々脚ユ或 第２図 第４図 ４：リーユ１−８秀ｔｌ苓簿月灸 正 り：４＞Ｍａｔ乙績 １１；漫開紀邊膜第５Ａ図 第５Ｂ図 第５Ｃ図 第６Ａ図 第５０図 第５Ｆ図 第７ 図 正 第８Ａ図 第８Ｂ図 第８Ｃ図 第８Ｄ図 第１１Ａ図 第１１Ｂ図 第９図 第１０図 ／ａ 第１２Ａ図 第１２Ｂ図 第１３Ａ図 第１３Ｂ図 第１４図 第１５図 第１３Ｃ図 第１３Ｄ図 第１６図 ヤ 、−、ｌ 第１７図 第１８図 第１９図 り一 第２２図 ｉ 第２３図 第２０図 第２１図 第２４図 ψニー、−シ
Ｔを示す平面図である。 第２図、第３図および第４図は、それぞれ第１図中の線
Ａ−Ａ、線Ｂ−Ｂおよび線Ｃ−Ｃに沿った断面図である
。 第５Ａ図ないし第５Ｆ図は、第１図に示されたようなＳ
ｏｌ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。 第６Ａ図ないし第６Ｃ図は、第５八図ないし第５Ｆ図に
示された製造方法の変更例を説明するための断面図であ
る。 第７図は、本発明のもう１つの実施例によるＳＯｆ−Ｍ
ＯＳＦＥＴを示す断面図である。 第８Ａ図ないし第８Ｄ図は、第７図に示されたようなＳ
ＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面図
である。 第９図は、本発明のさらにもう１つの実施例によるＳＯ
Ｉ−ＭＯＳＦＥＴを示す平面図である。 第１０図は、第９図中の線Ｇ−Ｇに沿った断面図である
。 第１１Ａ図と第１１Ｂ図は、第１０図に示されたような
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための断面
図である。 第１２Ａ図と第１２Ｂ図は、第１０図に示されたような
Ｓｏｌ−ＭＯＳＦＥＴの製造方法の変更例を説明するた
めの断面図である。 第１３Ａ図ないし第１３Ｄ図は、本発明のさらにもう１
つのＳｏｌ−ＭＯＳＦＥＴの構造と製造方法を説明する
ための断面図である。 第１４図は、本発明のさらにもう１つの実施例によるＳ
ｏｌ−ＭＯＳＦＥＴを示す平面図である。 第１５図は、第１４図中の線Ｈ−Ｈに沿った断面図であ
る。 第１６図は、従来のＳＯＩ−ＭＯＳＦＥＴを示す平面図
である。 第１７図および第１８図は、それぞれ第１６図中の線１
−１および線Ｊ−Ｊに沿った断面図である。 第１９図および第２２図は、第１６図に示された従来の
ＳＯＩ−ＭＯＳＦＥＴの製造方法を説明するための平面
図である。 第２０図および第２１図は、それぞれ第１９図中の線に
−におよび［Ｌ−Ｌに沿った断面図である。 第２３図および第２４図は、それぞれ第２２図中の線Ｍ
−Ｍおよび線Ｎ−Ｎに沿った断面図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はゲート誘電体薄膜、５はゲート電極、６
はチャンネル領域、７はボディ領域、８はソース領域、
９はドレイン領域、１０は分離酸化膜、１１は層間絶縁
膜、１２ａ、１２ｂおよび１２ｃはコンタクトホール、
そして１４ａ、 １４ｂおよび１４ｃは導電体を示す
。 なお、各図において、同一符号は同一内容または相当部
分を示す。 第１図 第３図 ５：ケート電訃毛 ９：１−″レイン々脚ユ或 第２図 第４図 ４：リーユ１−８秀ｔｌ苓簿月灸 正 り：４＞Ｍａｔ乙績 １１；漫開紀邊膜第５Ａ図 第５Ｂ図 第５Ｃ図 第６Ａ図 第５０図 第５Ｆ図 第７ 図 正 第８Ａ図 第８Ｂ図 第８Ｃ図 第８Ｄ図 第１１Ａ図 第１１Ｂ図 第９図 第１０図 ／ａ 第１２Ａ図 第１２Ｂ図 第１３Ａ図 第１３Ｂ図 第１４図 第１５図 第１３Ｃ図 第１３Ｄ図 第１６図 ヤ 、−、ｌ 第１７図 第１８図 第１９図 り一 第２２図 ｉ 第２３図 第２０図 第２１図 第２４図 ψニー、−シ
Claims (1)
- 【特許請求の範囲】 絶縁体基板と、 前記絶縁体基板上に形成された半導体層と、前記半導体
層内に形成された第１導電型のチャンネル領域と、 前記半導体層内で前記チャンネル領域の一方側に接して
形成された第２導電型のソース領域と、前記半導体層内
で前記チャンネル領域の他方側に接して形成された第２
導電型のドレイン領域と、前記半導体層内で少なくとも
前記チャンネル領域の一部および少なくとも前記ソース
領域の周辺の一部に接して形成されかつ前記チャンネル
領域より高い第１導電型の不純物濃度を有するボディ領
域と、 前記チャンネル領域上に形成されたゲート誘電体薄膜と
、 前記誘電体薄膜上に形成されたゲート電極と、前記ソー
ス領域および前記ボディ領域へ共通に接続された第１の
導電体と、 前記ゲート電極に接続された第２の導電体と、前記ドレ
イン領域に接続された第３の導電体とを含むことを特徴
とする絶縁体基板上の半導体層に形成されたＭＯＳ型電
界効果トランジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299136A JP2507567B2 (ja) | 1988-11-25 | 1988-11-25 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US07/439,680 US5125007A (en) | 1988-11-25 | 1989-11-22 | Thin-film soi-mosfet with a body region |
| DE68913444T DE68913444T2 (de) | 1988-11-25 | 1989-11-23 | Dünnfilm-SOI-MOSFET und Verfahren zur Herstellung. |
| EP89312166A EP0370809B1 (en) | 1988-11-25 | 1989-11-23 | Thin-film soi mosfet and method of manufacturing thereof |
| US08/058,814 US5343051A (en) | 1988-11-25 | 1993-05-10 | Thin-film SOI MOSFET |
| US08/269,287 US5424225A (en) | 1988-11-25 | 1994-06-30 | Method of manufacturing a thin film SOI MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299136A JP2507567B2 (ja) | 1988-11-25 | 1988-11-25 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144969A true JPH02144969A (ja) | 1990-06-04 |
| JP2507567B2 JP2507567B2 (ja) | 1996-06-12 |
Family
ID=17868589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299136A Expired - Fee Related JP2507567B2 (ja) | 1988-11-25 | 1988-11-25 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5125007A (ja) |
| EP (1) | EP0370809B1 (ja) |
| JP (1) | JP2507567B2 (ja) |
| DE (1) | DE68913444T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225356A (en) * | 1991-01-14 | 1993-07-06 | Nippon Telegraph & Telephone Corporation | Method of making field-effect semiconductor device on sot |
| US5721444A (en) * | 1994-12-22 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor having a buried impurity region and method of fabricating the same |
| US6225663B1 (en) | 1996-06-14 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and method of fabricating the same |
| JP2003031811A (ja) | 2001-07-13 | 2003-01-31 | Mitsubishi Heavy Ind Ltd | トランジスタ及び半導体装置 |
| KR100393218B1 (ko) * | 2001-03-12 | 2003-07-31 | 삼성전자주식회사 | 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법 |
| US7138684B2 (en) | 1993-12-03 | 2006-11-21 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
| US7176527B2 (en) | 2003-04-10 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating same |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH07123138B2 (ja) * | 1990-07-13 | 1995-12-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2547663B2 (ja) * | 1990-10-03 | 1996-10-23 | 三菱電機株式会社 | 半導体装置 |
| JP2660451B2 (ja) | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5185280A (en) * | 1991-01-29 | 1993-02-09 | Texas Instruments Incorporated | Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact |
| US5459347A (en) * | 1991-12-30 | 1995-10-17 | Nippon Telegraph And Telephone Corporation | Method of making field-effect semiconductor device on SOI |
| JP2924395B2 (ja) * | 1992-01-09 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5293052A (en) * | 1992-03-23 | 1994-03-08 | Harris Corporation | SOT CMOS device having differentially doped body extension for providing improved backside leakage channel stop |
| JP3272517B2 (ja) * | 1993-12-01 | 2002-04-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5508211A (en) * | 1994-02-17 | 1996-04-16 | Lsi Logic Corporation | Method of making integrated circuit structure with vertical isolation from single crystal substrate comprising isolation layer formed by implantation and annealing of noble gas atoms in substrate |
| US5401982A (en) * | 1994-03-03 | 1995-03-28 | Xerox Corporation | Reducing leakage current in a thin-film transistor with charge carrier densities that vary in two dimensions |
| US5698885A (en) * | 1994-03-17 | 1997-12-16 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| JPH08130295A (ja) * | 1994-09-08 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JP3304635B2 (ja) | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| DE4441901C2 (de) * | 1994-11-24 | 1998-07-02 | Siemens Ag | MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5656845A (en) * | 1995-03-08 | 1997-08-12 | Atmel Corporation | EEPROM on insulator |
| US5700699A (en) * | 1995-03-16 | 1997-12-23 | Lg Electronics Inc. | Method for fabricating a polycrystal silicon thin film transistor |
| US5619053A (en) * | 1995-05-31 | 1997-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an SOI structure |
| KR0172548B1 (ko) * | 1995-06-30 | 1999-02-01 | 김주용 | 반도체 소자 및 그 제조방법 |
| US5573961A (en) * | 1995-11-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contact for a MOSFET device fabricated in an SOI layer |
| US5567631A (en) * | 1995-11-13 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company | Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology |
| KR100209937B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| JP3529220B2 (ja) * | 1996-04-26 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| JP3634086B2 (ja) | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| KR100223901B1 (ko) * | 1996-10-11 | 1999-10-15 | 구자홍 | 액정 표시장치 및 제조방법 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP0948057B1 (en) * | 1996-11-15 | 2002-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and process for manufacturing the same |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| US6147362A (en) * | 1997-03-17 | 2000-11-14 | Honeywell International Inc. | High performance display pixel for electronics displays |
| JP4104701B2 (ja) | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3859821B2 (ja) * | 1997-07-04 | 2006-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW432545B (en) * | 1998-08-07 | 2001-05-01 | Ibm | Method and improved SOI body contact structure for transistors |
| US5959335A (en) * | 1998-09-23 | 1999-09-28 | International Business Machines Corporation | Device design for enhanced avalanche SOI CMOS |
| JP4540146B2 (ja) * | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000208614A (ja) * | 1999-01-14 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US6368903B1 (en) | 2000-03-17 | 2002-04-09 | International Business Machines Corporation | SOI low capacitance body contact |
| JP2002110972A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | 半導体装置およびその製造方法 |
| US6670683B2 (en) * | 2001-01-04 | 2003-12-30 | International Business Machines Corporation | Composite transistor having a slew-rate control |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| TW523939B (en) * | 2001-11-07 | 2003-03-11 | Nat Univ Chung Hsing | High-efficient light emitting diode and its manufacturing method |
| US6677645B2 (en) * | 2002-01-31 | 2004-01-13 | International Business Machines Corporation | Body contact MOSFET |
| US7102201B2 (en) * | 2004-07-15 | 2006-09-05 | International Business Machines Corporation | Strained semiconductor device structures |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7890891B2 (en) * | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| CN101533775B (zh) * | 2008-03-14 | 2010-12-01 | 中华映管股份有限公司 | 薄膜晶体管及其制作方法 |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US8921188B2 (en) | 2013-02-07 | 2014-12-30 | Globalfoundries Inc. | Methods of forming a transistor device on a bulk substrate and the resulting device |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| KR20200035420A (ko) * | 2017-08-07 | 2020-04-03 | 타워재즈 파나소닉 세미컨덕터 컴퍼니 리미티드 | 반도체 장치 |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61231764A (ja) * | 1985-04-08 | 1986-10-16 | Hitachi Ltd | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
| JPS51147186A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Semiconductor device |
| US4053916A (en) * | 1975-09-04 | 1977-10-11 | Westinghouse Electric Corporation | Silicon on sapphire MOS transistor |
| US4054895A (en) * | 1976-12-27 | 1977-10-18 | Rca Corporation | Silicon-on-sapphire mesa transistor having doped edges |
| JPS5898969A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置 |
| JPS5898968A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置 |
| JPS58170067A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US4999691A (en) * | 1985-08-26 | 1991-03-12 | General Electric Company | Integrated circuit with stacked MOS field effect transistors |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| SE461490B (sv) * | 1987-08-24 | 1990-02-19 | Asea Ab | Mos-transistor utbildad paa ett isolerande underlag |
| JPH06101563B2 (ja) * | 1988-07-19 | 1994-12-12 | 工業技術院長 | 薄膜電界効果トランジスタとその製造方法 |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
-
1988
- 1988-11-25 JP JP63299136A patent/JP2507567B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-22 US US07/439,680 patent/US5125007A/en not_active Expired - Lifetime
- 1989-11-23 DE DE68913444T patent/DE68913444T2/de not_active Expired - Fee Related
- 1989-11-23 EP EP89312166A patent/EP0370809B1/en not_active Expired - Lifetime
-
1993
- 1993-05-10 US US08/058,814 patent/US5343051A/en not_active Expired - Lifetime
-
1994
- 1994-06-30 US US08/269,287 patent/US5424225A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61231764A (ja) * | 1985-04-08 | 1986-10-16 | Hitachi Ltd | 半導体装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225356A (en) * | 1991-01-14 | 1993-07-06 | Nippon Telegraph & Telephone Corporation | Method of making field-effect semiconductor device on sot |
| US7138684B2 (en) | 1993-12-03 | 2006-11-21 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
| US7242060B2 (en) | 1993-12-03 | 2007-07-10 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
| US5721444A (en) * | 1994-12-22 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor having a buried impurity region and method of fabricating the same |
| US6225663B1 (en) | 1996-06-14 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and method of fabricating the same |
| US6509211B2 (en) | 1996-06-14 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and method of fabricating the same |
| KR100393218B1 (ko) * | 2001-03-12 | 2003-07-31 | 삼성전자주식회사 | 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법 |
| JP2003031811A (ja) | 2001-07-13 | 2003-01-31 | Mitsubishi Heavy Ind Ltd | トランジスタ及び半導体装置 |
| US7176527B2 (en) | 2003-04-10 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68913444T2 (de) | 1994-07-14 |
| US5343051A (en) | 1994-08-30 |
| EP0370809A3 (en) | 1990-07-11 |
| EP0370809A2 (en) | 1990-05-30 |
| US5424225A (en) | 1995-06-13 |
| EP0370809B1 (en) | 1994-03-02 |
| US5125007A (en) | 1992-06-23 |
| DE68913444D1 (de) | 1994-04-07 |
| JP2507567B2 (ja) | 1996-06-12 |
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