JPH07123138B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07123138B2 JPH07123138B2 JP2186878A JP18687890A JPH07123138B2 JP H07123138 B2 JPH07123138 B2 JP H07123138B2 JP 2186878 A JP2186878 A JP 2186878A JP 18687890 A JP18687890 A JP 18687890A JP H07123138 B2 JPH07123138 B2 JP H07123138B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置に関し、例えばMOS型等の絶縁型
ゲートを有する半導体装置に係わる。
ゲートを有する半導体装置に係わる。
（従来の技術） 絶縁型ゲートを有する半導体装置においては、その構造
上、その製造工程中に電気的に孤立した導体膜が形成さ
れる。例えば、通常使用されているシリコンゲートMOS
型トランジスタでは、ゲート電極形成の際、これを構成
するポリシリコンのパターニング工程以後、ソース／ド
レイン形成工程、コンタクト孔の開孔工程（該ゲート電
極に対して、及び該ゲート電極に接続される配線に対し
ての双方を含む）…最終配線工程までは、基板に対して
電気的に孤立した状態となっている。一般にコンタクト
孔の開孔工程は、RIE法が用いられる。RIE法は、エッチ
ングする膜に対してイオンを照射するため、エッチング
がゲート電極（孤立した導体膜）に達したとき、該ゲー
ト電極は荷電粒子にさらされ、ゲート電極は帯電状態と
なる。この帯電量をＱ、ゲート容量をＣと仮定した時、
ゲート絶縁膜に印加される電圧Ｖは、 Ｖ＝Q/C …（１） と表される。（１）式より帯電量Ｑが増加すると電圧Ｖ
は大となることが判る。電圧Ｖが大となるとゲート絶縁
膜に過大な電界がかかり、ゲート絶縁膜の破壊、あるい
はゲート絶縁膜に損傷、あるいはトランジスタの特性変
化等の問題を生じる。
上、その製造工程中に電気的に孤立した導体膜が形成さ
れる。例えば、通常使用されているシリコンゲートMOS
型トランジスタでは、ゲート電極形成の際、これを構成
するポリシリコンのパターニング工程以後、ソース／ド
レイン形成工程、コンタクト孔の開孔工程（該ゲート電
極に対して、及び該ゲート電極に接続される配線に対し
ての双方を含む）…最終配線工程までは、基板に対して
電気的に孤立した状態となっている。一般にコンタクト
孔の開孔工程は、RIE法が用いられる。RIE法は、エッチ
ングする膜に対してイオンを照射するため、エッチング
がゲート電極（孤立した導体膜）に達したとき、該ゲー
ト電極は荷電粒子にさらされ、ゲート電極は帯電状態と
なる。この帯電量をＱ、ゲート容量をＣと仮定した時、
ゲート絶縁膜に印加される電圧Ｖは、 Ｖ＝Q/C …（１） と表される。（１）式より帯電量Ｑが増加すると電圧Ｖ
は大となることが判る。電圧Ｖが大となるとゲート絶縁
膜に過大な電界がかかり、ゲート絶縁膜の破壊、あるい
はゲート絶縁膜に損傷、あるいはトランジスタの特性変
化等の問題を生じる。
この点について、さらに具体的に説明する。絶縁膜破壊
は、ゲート絶縁膜にかかる電界Ｅが臨界EB（一般には10
［MV/cm］程度）を超えた場合に発生する。帯電量Ｑは
コンタクト孔の面積Scに比例すると考えられるため、 Ｑ＝Q0・Sc …（２） である。（２）式において、Q0は単位面積当りに照射さ
れるインオの全電荷量、Scはコンタクト孔面積である。
は、ゲート絶縁膜にかかる電界Ｅが臨界EB（一般には10
［MV/cm］程度）を超えた場合に発生する。帯電量Ｑは
コンタクト孔の面積Scに比例すると考えられるため、 Ｑ＝Q0・Sc …（２） である。（２）式において、Q0は単位面積当りに照射さ
れるインオの全電荷量、Scはコンタクト孔面積である。
又、（１）式より、 Ｑ＝Ｃ・Ｖ …（３） が導かれ、（３）式を変形すると、 Ｑ＝Ｃ・Ｖ Ｑ＝Ｃ・Ｅ・ｄ Ｑ＝｛εＩ・Sg/d｝・Ｅ・ｄ Ｑ＝εＩ・Sg・Ｅ Ｅ＝Q/（εＩ・Sg） …（４） が得られる。尚、Ｅはゲート絶縁膜にかかる電界であ
り、ｄはゲート絶縁膜の厚さ（誘電体の厚さ）である。
（４）式に（２）式を代入すると、 Ｅ＝Q0・Sc/εＩ・sg Ｅ＝（Q0/εＩ｝・｛Sc/sg｝…（５） が導かれる。
り、ｄはゲート絶縁膜の厚さ（誘電体の厚さ）である。
（４）式に（２）式を代入すると、 Ｅ＝Q0・Sc/εＩ・sg Ｅ＝（Q0/εＩ｝・｛Sc/sg｝…（５） が導かれる。
（５）式において、εＩはゲート絶縁膜の誘電率、Sgは
ゲート面積である。
ゲート面積である。
現在の絶縁ゲート型半導体装置は高集積化の一途を辿っ
ており、Scの面積は増加傾向、Sgは減少傾向にある。こ
のため、相対的にSc/Sgの比率が高まっており、ゲート
絶縁膜にかかる電界Ｅが臨界値EBを超えてしまうことが
しばしばである。
ており、Scの面積は増加傾向、Sgは減少傾向にある。こ
のため、相対的にSc/Sgの比率が高まっており、ゲート
絶縁膜にかかる電界Ｅが臨界値EBを超えてしまうことが
しばしばである。
（発明が解決しようとする課題） 以上のように従来の絶縁型ゲートを有する半導体装置で
は、反応性イオンエッチングのような荷電粒子を使用す
るエッチング法によりゲート電極等の孤立した導体膜に
対して直接にコンタクト孔開孔、あるいはゲート電極に
対し配線を介して間接にコンタクト孔を開孔する。この
ために、その工程でゲート電極が帯電状態となり、ゲー
ト絶縁膜の破壊ないし損傷、あるいはトランジスタ特性
の変化を引き起こすといった問題があった。
は、反応性イオンエッチングのような荷電粒子を使用す
るエッチング法によりゲート電極等の孤立した導体膜に
対して直接にコンタクト孔開孔、あるいはゲート電極に
対し配線を介して間接にコンタクト孔を開孔する。この
ために、その工程でゲート電極が帯電状態となり、ゲー
ト絶縁膜の破壊ないし損傷、あるいはトランジスタ特性
の変化を引き起こすといった問題があった。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、反応性イオンエッチングのような荷電粒子を
使用するエッチング法によりゲート電極等の孤立した導
体膜に対して直接、あるいは間接にコンタクト孔を開孔
する際、ゲート電極への帯電量を低減し、ゲート絶縁膜
の破壊ないし損傷、トランジスタの特性変化が少ない高
い信頼性を保てる半導体装置の製造方法を提供すること
にある。
の目的は、反応性イオンエッチングのような荷電粒子を
使用するエッチング法によりゲート電極等の孤立した導
体膜に対して直接、あるいは間接にコンタクト孔を開孔
する際、ゲート電極への帯電量を低減し、ゲート絶縁膜
の破壊ないし損傷、トランジスタの特性変化が少ない高
い信頼性を保てる半導体装置の製造方法を提供すること
にある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体装置
の製造方法では、半導体集積回路形成領域を含む半導体
ウェーハを準備し、前記半導体集積回路形成領域上に、
半導体集積回路を構成するための複数の絶縁ゲート型FE
Tのゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前
記複数の絶縁ゲート型FETのゲート電極を形成し、前記
半導体集積回路形成領域上に、少なくとも前記ゲート電
極どうしを絶縁するするための第１の層間絶縁膜を形成
し、少なくとも荷電粒子が用いられるエッチングを用い
て、前記第１の層間絶縁膜に、前記ゲート電極に通じ
る、半導体集積回路を構成するための第１の開孔部を複
数形成し、前記第１の層間絶縁膜上に、前記第１の開孔
部を介して前記ゲート電極に電気的に通じる、半導体集
積回路を構成するための第１の内部配線を複数形成し、
前記半導体集積回路形成領域上に、少なくとも前記第１
の内部配線どうしを絶縁するための第２の層間絶縁膜を
形成し、少なくとも荷電粒子が用いられるエッチングを
用いて、前記第２の層間絶縁膜に、前記第１の内部配線
に通じる、半導体集積回路を構成するための第２の開孔
部を複数形成し、前記第２の層間絶縁膜上に、前記第２
の開孔部を介して前記ゲート電極に電気的に通じる、半
導体集積回路を構成するための半導体集積回路の第２の
内部配線を複数形成し、前記半導体集積回路形成領域上
に、少なくとも前記第１の内部配線どうしを絶縁するた
めの第３の層間絶縁膜を形成し、化学エッチングを用い
て、前記第３の層間絶縁膜に、前記第２の内部配線に通
じ、前記第１、第２の開孔部の開孔面積より大きい開孔
面積を持つ、半導体集積回路を構成するための第３の開
孔部を複数形成する。そして、前記第１の開孔部の開孔
面積をSc1、前記第２の開孔部の開孔面積をSc2、前記第
１の開孔部に通じたゲート電極を持つ絶縁ゲート型FET
のゲート面積をSg1、前記第１の開孔部および第２の開
孔部に通じたゲート電極を持つ絶縁ゲート型FETのゲー
ト面積をSg2としたとき、前記開孔面積Sc1とゲート面積
Sg1との関係をSc1/Sg1≦1.8とし、前記開孔面積Sc1とゲ
ート面積Sg2との関係をSc1/Sg2≦1.8とし、前記開孔面
積Sc2とゲート面積Sg2との関係をSc2/Sg2≦1.8とする。
さらに、上記の関係を少なくとも前記半導体集積回路内
全てに及んで守ることを特徴としている。
の製造方法では、半導体集積回路形成領域を含む半導体
ウェーハを準備し、前記半導体集積回路形成領域上に、
半導体集積回路を構成するための複数の絶縁ゲート型FE
Tのゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前
記複数の絶縁ゲート型FETのゲート電極を形成し、前記
半導体集積回路形成領域上に、少なくとも前記ゲート電
極どうしを絶縁するするための第１の層間絶縁膜を形成
し、少なくとも荷電粒子が用いられるエッチングを用い
て、前記第１の層間絶縁膜に、前記ゲート電極に通じ
る、半導体集積回路を構成するための第１の開孔部を複
数形成し、前記第１の層間絶縁膜上に、前記第１の開孔
部を介して前記ゲート電極に電気的に通じる、半導体集
積回路を構成するための第１の内部配線を複数形成し、
前記半導体集積回路形成領域上に、少なくとも前記第１
の内部配線どうしを絶縁するための第２の層間絶縁膜を
形成し、少なくとも荷電粒子が用いられるエッチングを
用いて、前記第２の層間絶縁膜に、前記第１の内部配線
に通じる、半導体集積回路を構成するための第２の開孔
部を複数形成し、前記第２の層間絶縁膜上に、前記第２
の開孔部を介して前記ゲート電極に電気的に通じる、半
導体集積回路を構成するための半導体集積回路の第２の
内部配線を複数形成し、前記半導体集積回路形成領域上
に、少なくとも前記第１の内部配線どうしを絶縁するた
めの第３の層間絶縁膜を形成し、化学エッチングを用い
て、前記第３の層間絶縁膜に、前記第２の内部配線に通
じ、前記第１、第２の開孔部の開孔面積より大きい開孔
面積を持つ、半導体集積回路を構成するための第３の開
孔部を複数形成する。そして、前記第１の開孔部の開孔
面積をSc1、前記第２の開孔部の開孔面積をSc2、前記第
１の開孔部に通じたゲート電極を持つ絶縁ゲート型FET
のゲート面積をSg1、前記第１の開孔部および第２の開
孔部に通じたゲート電極を持つ絶縁ゲート型FETのゲー
ト面積をSg2としたとき、前記開孔面積Sc1とゲート面積
Sg1との関係をSc1/Sg1≦1.8とし、前記開孔面積Sc1とゲ
ート面積Sg2との関係をSc1/Sg2≦1.8とし、前記開孔面
積Sc2とゲート面積Sg2との関係をSc2/Sg2≦1.8とする。
さらに、上記の関係を少なくとも前記半導体集積回路内
全てに及んで守ることを特徴としている。
（作用） 上記構成を有する半導体装置であると、上記の関係を少
なくとも前記半導体集積回路内全てに及んで守ることに
より、荷電粒子が用いられるエッチングを用いて、層間
絶縁膜に開孔部を形成しても、半導体集積回路を構成す
るための複数の絶縁ゲート型FETの、全てのゲート絶縁
膜にかかる電界が低下する。全てのゲート絶縁膜にかか
る電界が低下すると、全てのゲート絶縁膜の破壊や損傷
を防ぐことができる。さらに全ての絶縁ゲート型FETの
特性の変動も低減できる。
なくとも前記半導体集積回路内全てに及んで守ることに
より、荷電粒子が用いられるエッチングを用いて、層間
絶縁膜に開孔部を形成しても、半導体集積回路を構成す
るための複数の絶縁ゲート型FETの、全てのゲート絶縁
膜にかかる電界が低下する。全てのゲート絶縁膜にかか
る電界が低下すると、全てのゲート絶縁膜の破壊や損傷
を防ぐことができる。さらに全ての絶縁ゲート型FETの
特性の変動も低減できる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図は、この発明の第１の実施例に係わる半導体装置
の製造方法により製造されたシリコンMOSトランジスタ
の平面図、第２図は第１図中の２−２線に沿う断面図、
第３図は第１図中の３−３線に沿う断面図である。第４
図はこの発明の第１の実施例に係わるシリコンMOSトラ
ンジスタを内蔵するチップの概略的な斜視図である。第
１図乃至第３図に示すMOSトランジスタは、例えば第４
図中の円Ａ内に形成される。
の製造方法により製造されたシリコンMOSトランジスタ
の平面図、第２図は第１図中の２−２線に沿う断面図、
第３図は第１図中の３−３線に沿う断面図である。第４
図はこの発明の第１の実施例に係わるシリコンMOSトラ
ンジスタを内蔵するチップの概略的な斜視図である。第
１図乃至第３図に示すMOSトランジスタは、例えば第４
図中の円Ａ内に形成される。
第１図乃至第３図に示すように、例えばシリコン基板10
の表面領域にはフィールド酸化膜11が形成され、素子分
離が行なわれており、分離された素子領域には、基板10
と反対導電型のソース／ドレイン領域12が形成されてい
る。ソース／ドレイン領域12の間のチャネル領域14上に
はゲート酸化膜16を介してゲート電極18A及び18Bが形成
されている。ゲート電極18A及び18Bの周囲には、第１層
間絶縁膜20が形成されており、この第１層間絶縁膜20に
はゲート電極18A及び18Bそれぞれに対して第１コンタク
ト孔22A及び22Bが開孔されている。第１層間絶縁膜20上
には、第１層アルミニウム層による第１層金属配線24A
が形成され、コンタクト孔22A及び22Bを介してゲート電
極18A及び18Bに接続されている。第１層金属配線24Aの
周囲には第２層間絶縁膜26が形成されており、この第２
層間絶縁膜26には第１層金属配線24Aに対して第２のコ
ンタクト孔28が開孔されている。第２層間絶縁膜26上に
は第２層アルミニウム膜による第２層金属配線30Aが形
成されている。
の表面領域にはフィールド酸化膜11が形成され、素子分
離が行なわれており、分離された素子領域には、基板10
と反対導電型のソース／ドレイン領域12が形成されてい
る。ソース／ドレイン領域12の間のチャネル領域14上に
はゲート酸化膜16を介してゲート電極18A及び18Bが形成
されている。ゲート電極18A及び18Bの周囲には、第１層
間絶縁膜20が形成されており、この第１層間絶縁膜20に
はゲート電極18A及び18Bそれぞれに対して第１コンタク
ト孔22A及び22Bが開孔されている。第１層間絶縁膜20上
には、第１層アルミニウム層による第１層金属配線24A
が形成され、コンタクト孔22A及び22Bを介してゲート電
極18A及び18Bに接続されている。第１層金属配線24Aの
周囲には第２層間絶縁膜26が形成されており、この第２
層間絶縁膜26には第１層金属配線24Aに対して第２のコ
ンタクト孔28が開孔されている。第２層間絶縁膜26上に
は第２層アルミニウム膜による第２層金属配線30Aが形
成されている。
上記構成の半導体装置において、第１のMOSトランジス
タTr1のゲート面積をSg1とし、第２のMOSトランジスタT
r2のゲート面積をSg2とそれぞれ仮定する。
タTr1のゲート面積をSg1とし、第２のMOSトランジスタT
r2のゲート面積をSg2とそれぞれ仮定する。
この時、ゲート電極18Aに対して開孔されるコンタクト
孔22Aのコンタクト面積をSc1とすると、Sg1とSc1との関
係を次のように設定する。
孔22Aのコンタクト面積をSc1とすると、Sg1とSc1との関
係を次のように設定する。
Sc1/Sg1≦1.8 同様に、ゲート電極18Bに対して開孔されるコンタクト
孔22Bのコンタクト面積をSc2とすると、Sg2とSc2との関
係を次のように設定する。
孔22Bのコンタクト面積をSc2とすると、Sg2とSc2との関
係を次のように設定する。
Sc2/Sg2≦1.8 又、第１層金属配線層24Aに対して開孔されるコンタク
ト孔28のコンタクト面積をSc3とすると、Sc3と、Sg1及
びSg2との関係を次のように設定する。
ト孔28のコンタクト面積をSc3とすると、Sc3と、Sg1及
びSg2との関係を次のように設定する。
Sc3/（Sg1＋Sg2）≦1.8 ゲート面積とコンタクト面積との関係を、上記のように
設定することにより、RIE法のような荷電粒子を使用し
たエッチング法によってゲート電極等の孤立した導体膜
に対して直接コンタクト孔を開孔しても、ゲート電極へ
の帯電量を低減させることができる。これにより、ゲー
ト絶縁膜の破壊ないし損傷、トランジスタの特性変化を
少なくできる。
設定することにより、RIE法のような荷電粒子を使用し
たエッチング法によってゲート電極等の孤立した導体膜
に対して直接コンタクト孔を開孔しても、ゲート電極へ
の帯電量を低減させることができる。これにより、ゲー
ト絶縁膜の破壊ないし損傷、トランジスタの特性変化を
少なくできる。
このような条件は、第５図に示すコンタクト面積とゲー
ト面積との比率（Sc/Sg）としきい値変化ΔVthとの関係
を示す図より設定される。
ト面積との比率（Sc/Sg）としきい値変化ΔVthとの関係
を示す図より設定される。
同図に示すように、MOSトランジスタのしきい値変化ΔV
thは、比率（Sc/Sg）の上昇とともに大きくなってい
る。それぞれの測定点を直線Ｉにより結ぶと、比率（Sc
/Sg）が1.8において、しきい値変化ΔVthが限りなくゼ
ロに近い10-4まで低下することが明確となる。しきい値
変化ΔVthが10-4程度であれば、トランジスタの特性変
化を実使用上、差し支えない程度まで引き下げたことに
相当する。即ち、ゲート絶縁膜にかかる電界を、実使用
上許容できる範囲まで緩和できたことを意味し、ゲート
絶縁膜等の破壊ないし損傷もない。
thは、比率（Sc/Sg）の上昇とともに大きくなってい
る。それぞれの測定点を直線Ｉにより結ぶと、比率（Sc
/Sg）が1.8において、しきい値変化ΔVthが限りなくゼ
ロに近い10-4まで低下することが明確となる。しきい値
変化ΔVthが10-4程度であれば、トランジスタの特性変
化を実使用上、差し支えない程度まで引き下げたことに
相当する。即ち、ゲート絶縁膜にかかる電界を、実使用
上許容できる範囲まで緩和できたことを意味し、ゲート
絶縁膜等の破壊ないし損傷もない。
尚、第１の実施例では、Sc1/Sg1、Sc2/Sg2、及びSc3/
（Sg1＋Sg2）を各々0.2とし、ゲート面積に対するコン
タクト孔のコンタクト面積の比率（Sc/Sg）を充分に小
さくした結果、ゲート酸化膜16の破壊ないし損傷、トラ
ンジスタの特性変化等がほとんどない、高信頼性の半導
体装置が得られた。
（Sg1＋Sg2）を各々0.2とし、ゲート面積に対するコン
タクト孔のコンタクト面積の比率（Sc/Sg）を充分に小
さくした結果、ゲート酸化膜16の破壊ないし損傷、トラ
ンジスタの特性変化等がほとんどない、高信頼性の半導
体装置が得られた。
又、上記のような比率の関係を、第１図に示したチップ
内全てで守ることにより、チップ内の全ての素子等でゲ
ート酸化膜の破壊ないし損傷、特性変化等が無くなり、
より高信頼性の半導体装置となる。
内全てで守ることにより、チップ内の全ての素子等でゲ
ート酸化膜の破壊ないし損傷、特性変化等が無くなり、
より高信頼性の半導体装置となる。
次に、第６図（ａ）乃至第６図（ｊ）、第７図（ａ）乃
至第７図（ｊ）を参照して第１の実施例に係わる半導体
装置の製造方法について説明する。
至第７図（ｊ）を参照して第１の実施例に係わる半導体
装置の製造方法について説明する。
第６図（ａ）乃至第６図（ｊ）は第２図に相当する断面
を示し、第７図（ａ）乃至第７図（ｊ）は第３図に相当
する断面をそれぞれ工程順に示す断面図である。第６図
（ａ）乃至第６図（ｊ）、第７図（ａ）乃至第７図
（ｊ）において、第１図乃至第３図と同一の部分につい
ては同一の参照符号を付す。
を示し、第７図（ａ）乃至第７図（ｊ）は第３図に相当
する断面をそれぞれ工程順に示す断面図である。第６図
（ａ）乃至第６図（ｊ）、第７図（ａ）乃至第７図
（ｊ）において、第１図乃至第３図と同一の部分につい
ては同一の参照符号を付す。
先ず、第６図（ａ）、第７図（ａ）に示すように、例え
ばシリコン基板10の表面領域に、例えば選択酸化技術に
よりフィールド酸化膜11を形成する。次いで、分離され
た素子領域の表面に、ゲート酸化膜16を形成する。次い
で、例えばCVD法によりポリシリコン膜18を全面に形成
する。
ばシリコン基板10の表面領域に、例えば選択酸化技術に
よりフィールド酸化膜11を形成する。次いで、分離され
た素子領域の表面に、ゲート酸化膜16を形成する。次い
で、例えばCVD法によりポリシリコン膜18を全面に形成
する。
次いで、第６図（ｂ）、第７図（ｂ）に示すように、写
真蝕刻技術を用いてポリシリコン膜18を選択的にRIE法
によりエッチングし、ゲート電極18A,18Bを形成する。
真蝕刻技術を用いてポリシリコン膜18を選択的にRIE法
によりエッチングし、ゲート電極18A,18Bを形成する。
この後、図示されない箇所にて、ゲート電極18A及び18B
をマスクとしてソース／ドレイン領域12形成用不純物の
イオン注入を行う。
をマスクとしてソース／ドレイン領域12形成用不純物の
イオン注入を行う。
次いで、第６図（ｃ）、第７図（ｃ）に示すように、例
えばCVD法により第１層層間絶縁膜20を全面に形成す
る。
えばCVD法により第１層層間絶縁膜20を全面に形成す
る。
次いで、第６図（ｄ）、第７図（ｄ）に示すように、写
真蝕刻技術を用いて第１層層間絶縁膜20を選択にRIE法
によりエッチングし、第１コンタクト孔22A,22Bを形成
する。
真蝕刻技術を用いて第１層層間絶縁膜20を選択にRIE法
によりエッチングし、第１コンタクト孔22A,22Bを形成
する。
この際、ゲート酸化膜16に対応するゲート電極18Aの面
積、即ちゲート面積Sg1と、コンタクト孔22Aのコンタク
ト面積Sc1との関係を、 Sc1/Sg1≦1.8 と設定して第１コンタクト孔22Aを形成する。
積、即ちゲート面積Sg1と、コンタクト孔22Aのコンタク
ト面積Sc1との関係を、 Sc1/Sg1≦1.8 と設定して第１コンタクト孔22Aを形成する。
又、同様に、ゲート酸化膜16に対応するゲート電極18B
の面積、即ちゲート面積Sg2と、コンタクト孔22Bのコン
タクト面積Sc2との関係を、 Sc2/Sg2≦1.8 と設定して第１コンタクト孔22Bを形成する。
の面積、即ちゲート面積Sg2と、コンタクト孔22Bのコン
タクト面積Sc2との関係を、 Sc2/Sg2≦1.8 と設定して第１コンタクト孔22Bを形成する。
次いで、第６図（ｅ）、第７図（ｅ）に示すように、例
えばスパッタ法により、例えば第１層アルミニウム膜24
を全面に形成する。
えばスパッタ法により、例えば第１層アルミニウム膜24
を全面に形成する。
次いで、第６図（ｆ）、第７図（ｆ）に示すように、写
真蝕刻技術を用いて第１層アルミニウム膜24を選択的に
RIE法によりエッチングし、第１層金属配線層24Aを形成
する。
真蝕刻技術を用いて第１層アルミニウム膜24を選択的に
RIE法によりエッチングし、第１層金属配線層24Aを形成
する。
次いで、第６図（ｇ）、第７図（ｇ）に示すように、例
えばCVD法により第２層層間絶縁膜26を全面に形成す
る。
えばCVD法により第２層層間絶縁膜26を全面に形成す
る。
次いで、第６図（ｈ）、第７図（ｈ）に示すように、写
真蝕刻技術を用いて第２層層膜絶縁膜26を選択的にRIE
法によりエッチングし、第２コンタクト孔28を形成す
る。
真蝕刻技術を用いて第２層層膜絶縁膜26を選択的にRIE
法によりエッチングし、第２コンタクト孔28を形成す
る。
この際、上記ゲート面積Sg1及びSg2と、第２コンタクト
孔28のコンタクト面積Sc3との関係を、 Sc3/（Sg1＋Sg2）≦1.8 と設定して第２コンタクト孔28を形成する。
孔28のコンタクト面積Sc3との関係を、 Sc3/（Sg1＋Sg2）≦1.8 と設定して第２コンタクト孔28を形成する。
尚、ゲート面積Sg1とSg2との和で、コンタクト面積Sc3
を割るのは、第１層金属配線層24Aが、ゲート電極18A,1
8Bの双方に電気的に接続されているためである。
を割るのは、第１層金属配線層24Aが、ゲート電極18A,1
8Bの双方に電気的に接続されているためである。
次いで、第６図（ｉ）、第７図（ｉ）に示すように、例
えばスパッタ法により、例えば第２層アルミニウム膜30
を全面に形成する。
えばスパッタ法により、例えば第２層アルミニウム膜30
を全面に形成する。
次いで、第６図（ｊ）、第７図（ｊ）に示すように、写
真蝕刻技術を用いて第２層アルミニウム膜30を選択的に
RIE法によりエッチングし、第２層金属配線層30Aを形成
する。
真蝕刻技術を用いて第２層アルミニウム膜30を選択的に
RIE法によりエッチングし、第２層金属配線層30Aを形成
する。
以上のような工程によって、この発明の第１の実施例に
係わるシリコンMOSトランジスタが製造される。
係わるシリコンMOSトランジスタが製造される。
第８図はこの発明の第２の実施例に係わる半導体装置を
内蔵するウェーハの概略的な斜視図である。
内蔵するウェーハの概略的な斜視図である。
同図において、参照符号48は第４図に示したようなチッ
プとなる領域であり、参照符号50はダイシングラインで
ある。ウェーハをチップ48に分割するには、このダイシ
ングライン50に沿って例えばブレードダイサー等により
切り込みを入れ切断する。
プとなる領域であり、参照符号50はダイシングラインで
ある。ウェーハをチップ48に分割するには、このダイシ
ングライン50に沿って例えばブレードダイサー等により
切り込みを入れ切断する。
第９図はこの発明の第２の実施例に係わる半導体装置の
製造方法により製造されたシリコンMOSトランジスタの
平面図、第10図は第９図中の10−10線に沿う断面図であ
る。第９図、第10図において、第１図及び第２図と同一
の部分については同一の参照符号を付し、異なる部分に
ついてのみ説明する。
製造方法により製造されたシリコンMOSトランジスタの
平面図、第10図は第９図中の10−10線に沿う断面図であ
る。第９図、第10図において、第１図及び第２図と同一
の部分については同一の参照符号を付し、異なる部分に
ついてのみ説明する。
第９図および第10図に示すMOSトランジスタは、例えば
第８図中の円Ｂ内、即ちダイシングラインに形成、若し
くはチップ内に形成される。即ち、集積回路チップのダ
イシングライン上等には、回路内の素子特性をモニター
するテストパターンを構成するトランジスタTr3等が組
み込まれることもある。トランジスタTr3は、第１層金
属配線24C、第２層金属配線層30B等を介してプローピン
グ用パッドＰに電気的に接続される。プローピング用パ
ッドＰはダイシングライン上に形成されている。
第８図中の円Ｂ内、即ちダイシングラインに形成、若し
くはチップ内に形成される。即ち、集積回路チップのダ
イシングライン上等には、回路内の素子特性をモニター
するテストパターンを構成するトランジスタTr3等が組
み込まれることもある。トランジスタTr3は、第１層金
属配線24C、第２層金属配線層30B等を介してプローピン
グ用パッドＰに電気的に接続される。プローピング用パ
ッドＰはダイシングライン上に形成されている。
尚、上記構成を持つ従来のシリコンMOSトランジスタの
平面図を第11図に、第11図中の12−12線に沿う断面を第
12図に示す。第11図及び第12図において、第９図及び第
10図と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。
平面図を第11図に、第11図中の12−12線に沿う断面を第
12図に示す。第11図及び第12図において、第９図及び第
10図と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。
第11図及び第12図に示すように、従来では、プローピン
グ用パッドＰと第１層金属配線層24Cとを互いに電気的
に接続するためのスルーホール100の面積が、トランジ
スタTr3のゲート面積Sg3の約10倍程の面積がある。この
ため、スルーホール100をRIE法により開孔すると、ゲー
ト酸化膜16に対して多大な電界がかかり、素子特性変化
や、ゲート酸化膜16の破壊ないし損傷を引き起こす。
グ用パッドＰと第１層金属配線層24Cとを互いに電気的
に接続するためのスルーホール100の面積が、トランジ
スタTr3のゲート面積Sg3の約10倍程の面積がある。この
ため、スルーホール100をRIE法により開孔すると、ゲー
ト酸化膜16に対して多大な電界がかかり、素子特性変化
や、ゲート酸化膜16の破壊ないし損傷を引き起こす。
そこで、第２の実施例では、上記構成の半導体装置にお
いて、第１の実施例で説明したゲート面積とコンタクト
面積との関係を適用する。
いて、第１の実施例で説明したゲート面積とコンタクト
面積との関係を適用する。
即ち、MOSトランジスタTr3のゲート面積をSg3、トラン
ジスタTr3のゲート電極18Cに対して開孔されるコンタク
ト孔22Cのコンタクト面積をSc4とした時、Sg3とSc4との
関係が次のように設定される。
ジスタTr3のゲート電極18Cに対して開孔されるコンタク
ト孔22Cのコンタクト面積をSc4とした時、Sg3とSc4との
関係が次のように設定される。
Sc4/Sg3≦1.8 同様に、第１層金属配線層24Cに対して開孔されるスル
ーホール28Aのコンタクト面積をSc5とした時、Sg3とSc5
との関係を、 Sc5/Sg3≦1.8 と設定する。
ーホール28Aのコンタクト面積をSc5とした時、Sg3とSc5
との関係を、 Sc5/Sg3≦1.8 と設定する。
上記のように、プローピング用パッドを半導体装置に設
ける際、プローピング用パッドと金属配線層との間に形
成されるスルーホールにおいても、ゲート面積に対する
スルーホールのコンタクト面積の比率（Sc/Sg）を充分
に小さくする、即ち1.8以下とすることにより、ゲート
酸化膜16の破壊ないし損傷、トランジスタの特性変化等
を第１の実施例同様、略皆無とできる。
ける際、プローピング用パッドと金属配線層との間に形
成されるスルーホールにおいても、ゲート面積に対する
スルーホールのコンタクト面積の比率（Sc/Sg）を充分
に小さくする、即ち1.8以下とすることにより、ゲート
酸化膜16の破壊ないし損傷、トランジスタの特性変化等
を第１の実施例同様、略皆無とできる。
又、上記のような比率の関係を、第８図に示したウェー
ハ内全てで守ることにより、ウェーハ内の全ての素子等
でゲート酸化膜の破壊ないし損傷、特性変化等を無くす
ことができる。
ハ内全てで守ることにより、ウェーハ内の全ての素子等
でゲート酸化膜の破壊ないし損傷、特性変化等を無くす
ことができる。
又、第２の実施例では、スルーホール28Aの寸法が小さ
くなるため、プローピング用パッドＰに対応して従来ど
おりスルーホール28Aを形成すると段差ができ、図示せ
ぬテスト用プローブの接触に難が生ずる。この点を改善
すべく、スルーホール28Aの形成箇所をプローピング用
パッドＰに対応する箇所から外す。これにより、プロー
ピング用パッドＰを極力平坦とでき、テスト用プローブ
の接触を確実に行えるようになる。
くなるため、プローピング用パッドＰに対応して従来ど
おりスルーホール28Aを形成すると段差ができ、図示せ
ぬテスト用プローブの接触に難が生ずる。この点を改善
すべく、スルーホール28Aの形成箇所をプローピング用
パッドＰに対応する箇所から外す。これにより、プロー
ピング用パッドＰを極力平坦とでき、テスト用プローブ
の接触を確実に行えるようになる。
又、プローピング用パッドＰ上は保護膜60により覆われ
ており、保護膜60にはプローピング用パッドＰに通じる
開孔部62が形成されている。開孔部62はテスト用プロー
ブをプローピング用パッドＰに接触させるため、かなり
広い面積を持つ。このため、開孔部62の形成をRIE法の
ような荷電粒子を用いるエッチング法で行うとゲート酸
化膜16に影響を与える。従って、この実施例では、開孔
部62の開孔を、例えばCDE法のような化学的に膜をエッ
チングする方法で行う。
ており、保護膜60にはプローピング用パッドＰに通じる
開孔部62が形成されている。開孔部62はテスト用プロー
ブをプローピング用パッドＰに接触させるため、かなり
広い面積を持つ。このため、開孔部62の形成をRIE法の
ような荷電粒子を用いるエッチング法で行うとゲート酸
化膜16に影響を与える。従って、この実施例では、開孔
部62の開孔を、例えばCDE法のような化学的に膜をエッ
チングする方法で行う。
尚、この発明は、上記のようなポリシリコン膜、第１層
アルミニウム膜、第２層アルミニウム膜のような３層の
導体層により形成された装置ばかりでなく、４層、５層
……といった多層の導体層により形成された装置にも適
用可能である。このような多層導体層装置にあっても、
配線層が接続されるMOSトランジスタのゲート面積Sgと
配線層に対して開孔されるコンタクト孔のコンタクト面
積Scとの比率（Sc/Sg）を充分に小さく、即ち1.8以下と
することにより、ゲート酸化膜の破壊ないし損傷、トラ
ンジスタの特性変化等がほとんどない高信頼性の半導体
装置を得ることができる。
アルミニウム膜、第２層アルミニウム膜のような３層の
導体層により形成された装置ばかりでなく、４層、５層
……といった多層の導体層により形成された装置にも適
用可能である。このような多層導体層装置にあっても、
配線層が接続されるMOSトランジスタのゲート面積Sgと
配線層に対して開孔されるコンタクト孔のコンタクト面
積Scとの比率（Sc/Sg）を充分に小さく、即ち1.8以下と
することにより、ゲート酸化膜の破壊ないし損傷、トラ
ンジスタの特性変化等がほとんどない高信頼性の半導体
装置を得ることができる。
［発明の効果］ 以上説明したようにこの発明によれば、反応性イオンエ
ッチングのような荷電粒子を使用するエッチング法によ
りゲート電極等の孤立した導体膜に対して直接、あるい
は間接にコンタクト孔を開孔しても、ゲート電極への帯
電量が低減され、ゲート絶縁膜の破壊ないし損傷、トラ
ンジスタの特性変化が少ない高い信頼性を保てる半導体
装置の製造方法を提供できる。
ッチングのような荷電粒子を使用するエッチング法によ
りゲート電極等の孤立した導体膜に対して直接、あるい
は間接にコンタクト孔を開孔しても、ゲート電極への帯
電量が低減され、ゲート絶縁膜の破壊ないし損傷、トラ
ンジスタの特性変化が少ない高い信頼性を保てる半導体
装置の製造方法を提供できる。
第１図はこの発明の第１の実施例に係わるシリコンMOS
トランジスタの平面図、第２図は第１図中の２−２線に
沿う断面図、第３図は第１図中の３−３線に沿う断面
図、第４図はこの発明の第１の実施例に係わるシリコン
MOSトラジンスタを内蔵するチップの概略的な斜視図、
第５図はコンタクト面積とゲート面積との比率（Sc/S
g）としきい値変化ΔVthとの関係を示す図、第５図、第
６図（ａ）乃至第６図（ｊ）は第２図に相当する断面を
製造工程順に示した断面図、第７図（ａ）乃至第７図
（ｊ）は第３図に相当する断面を工程順に示した断面
図、第８図はこの発明の第２の実施例に係わる半導体装
置を内蔵するウェーハの概略的な斜視図、第９図はこの
発明の第２の実施例に係わるシリコンMOSトランジスタ
の平面図、第10図は第９図中の10−10線に沿う断面図、
第11図は従来のシリコンMOSトランジスタの平面図、第1
2図は第11図中の12−12線に沿う断面図である。 10……シリコン基板、11……フィールド酸化膜、16……
ゲート酸化膜、18A,18B,18C……ゲート電極、20……第
１層層間絶縁膜、22A,22B,22C……コンタクト孔、24A,2
4C……第１層金属配線層、26……第２層層間絶縁膜、28
……コンタクト孔、28A……スルーホール、30A,30B……
第２層金属配線層。
トランジスタの平面図、第２図は第１図中の２−２線に
沿う断面図、第３図は第１図中の３−３線に沿う断面
図、第４図はこの発明の第１の実施例に係わるシリコン
MOSトラジンスタを内蔵するチップの概略的な斜視図、
第５図はコンタクト面積とゲート面積との比率（Sc/S
g）としきい値変化ΔVthとの関係を示す図、第５図、第
６図（ａ）乃至第６図（ｊ）は第２図に相当する断面を
製造工程順に示した断面図、第７図（ａ）乃至第７図
（ｊ）は第３図に相当する断面を工程順に示した断面
図、第８図はこの発明の第２の実施例に係わる半導体装
置を内蔵するウェーハの概略的な斜視図、第９図はこの
発明の第２の実施例に係わるシリコンMOSトランジスタ
の平面図、第10図は第９図中の10−10線に沿う断面図、
第11図は従来のシリコンMOSトランジスタの平面図、第1
2図は第11図中の12−12線に沿う断面図である。 10……シリコン基板、11……フィールド酸化膜、16……
ゲート酸化膜、18A,18B,18C……ゲート電極、20……第
１層層間絶縁膜、22A,22B,22C……コンタクト孔、24A,2
4C……第１層金属配線層、26……第２層層間絶縁膜、28
……コンタクト孔、28A……スルーホール、30A,30B……
第２層金属配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (4)
- 【請求項１】半導体集積回路形成領域を含む半導体ウェ
ーハを準備する工程と、 前記半導体集積回路形成領域上に、半導体集積回路を構
成するための複数の絶縁ゲート型FETのゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に、前記複数の絶縁ゲート型FETの
ゲート電極を形成する工程と、 前記半導体集積回路形成領域上に、少なくとも前記ゲー
ト電極どうしを絶縁するための第１の層間絶縁膜を形成
する工程と、 少なくとも荷電粒子が用いられるエッチングを用いて、
前記第１の層間絶縁膜に、前記ゲート電極に通じる、半
導体集積回路を構成するための第１の開孔部を複数形成
する工程と、 前記第１の層間絶縁膜上に、前記第１の開孔部を介して
前記ゲート電極に電気的に通じる、半導体集積回路を構
成するための第１の内部配線を複数形成する工程と、 前記半導体集積回路形成領域上に、少なくとも前記第１
の内部配線どうしを絶縁するための第２の層間絶縁膜を
形成する工程と、 少なくとも荷電粒子が用いられるエッチングを用いて、
前記第２の層間絶縁膜に、前記第１の内部配線に通じ
る、半導体集積回路を構成するための第２の開孔部を複
数形成する工程と、 前記第２の層間絶縁膜上に、前記第２の開孔部を介して
前記ゲート電極に電気的に通じる、半導体集積回路を構
成するための半導体集積回路の第２の内部配線を複数形
成する工程と、 前記半導体集積回路形成領域上に、少なくとも前記第１
の内部配線どうしを絶縁するための第３の層間絶縁膜を
形成する工程と、 化学エッチングを用いて、前記第３の層間絶縁膜に、前
記第２の内部配線に通じ、前記第１、第２の開孔部の開
孔面積より大きい開孔面積を持つ、半導体集積回路を構
成するための第３の開孔部を複数形成する工程とを具備
し、 前記第１の開孔部の開孔面積をSc1、前記第２の開孔部
の開孔面積をSc2、前記第１の開孔部に通じたゲート電
極を持つ絶縁ゲート型FETのゲート面積をSg1、前記第１
の開孔部および第２の開孔部に通じたゲート電極を持つ
絶縁ゲート型FETのゲート面積をSg2としたとき、 前記開孔面積Sc1とゲート面積Sg1との関係をSc1/Sg1≦
1.8とし、 前記開孔面積Sc1とゲート面積Sg2との関係をSc1/Sg2≦
1.8とし、 前記開孔面積Sc2とゲート面積Sg2との関係をSc2/Sg2≦
1.8とし、 上記の関係を少なくとも前記半導体集積回路内全てに及
んで守ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２の内部配線は、半導体集積回路の
パッドとなる内部配線を含み、前記第３の開孔部は、半
導体集積回路のパッドに通じるパッド開孔部であること
を特徴とする請求項（１）に記載の半導体装置の製造方
法。 - 【請求項３】前記第２の開孔部は、前記パッドとなる内
部配線と前記第１の内部配線とを接続するためのパッド
接続用の開孔部を含み、前記パッド接続用の開孔部を、
前記パッド開孔部から外れた位置に設けることを特徴と
する請求項（２）に記載の半導体装置の製造方法。 - 【請求項４】前記パッドは、プロービング用のパッドで
あることを特徴とする請求項（２）および（３）いずれ
かに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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