KR940008730B1 - 반도체장치 - Google Patents

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KR940008730B1
KR940008730B1 KR1019910011835A KR910011835A KR940008730B1 KR 940008730 B1 KR940008730 B1 KR 940008730B1 KR 1019910011835 A KR1019910011835 A KR 1019910011835A KR 910011835 A KR910011835 A KR 910011835A KR 940008730 B1 KR940008730 B1 KR 940008730B1
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이치로 요시이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 제1실시예에 따른 실리콘 MOS트랜지스터의 평면도.
제2도는 제1도중 2-2선에 따른 단면도.
제3도는 제1도중 3-3선에 따른 단면도.
제4도는 본 발명의 제1실시예에 따른 실리콘 MOS트랜지스터의 내장한 칩의 개략적인 사시도.
제5도는 접속면적과 게이트면적의 비율(Sc/Sg)과, 임계치변화(ΔVth)의 관계를 나타낸 도면.
제6도(a) 내지 제6도(j)는 제2도에 상당하는 단면을 재조공정순으로 도시한 단면도.
제7도(a) 내지 제7도(j)는 제3도에 상당하는 단면을 공정순으로 도시한 단면도.
제8도는 본 발명의 제2실시예에 따른 반도체장치를 내장한 웨이퍼의 개략적인 사시도.
제9도는 본 발명의 제2실시예 따른 실리콘 MOS트랜지스터의 평면도.
제10도는 제9도중 10-10선에 따른 단면도.
제11도는 종래의 실리콘 MOS트랜지스터의 평면도.
제12도는 제11도중 12-12선에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 11 : 필드산화막
16 : 게이트산화막 18A,18B,18C : 게이트전극
20 : 제1층 층간절연막 22A,22B,22C : 접속구멍
24A,24C : 제1층 금속배선층 26 : 제2층 층간절연막
28 : 접속구멍 28A : 관통구멍
30A,30B : 제2층 금속배선층
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 예컨대 MOS형 등의 절연형 게이트를 구비한 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
절연형 게이트를 구비한 반도체장치에 있어서는, 그 구조상 제조공정중에 전기적으로 고립된 도체막이 형성되게 된다. 예컨대, 통상 사용되고 있는 실리콘게이트 MOS형 트랜지스터에서는, 게이트전극형성시 이것을 구성하는 다결정실리콘의 패터닝공정후, 소오스/드레인형성공정, 접속구멍의 개공공정(해당 게이트전극 및 해당 게이트전극에 접속되는 배선에 대한 쌍방을 포함함) 및 최종 배선공정까지는 기판에 대해 전기적으로 고립된 상태로 되어 있다.
일반적으로 접속구멍의 개공공정에는 RIE법이 이용되는 바, 이 RIE법은 에칭하는 막에 대해 이온을 조사하기 때문에 애칭이 게이트전극(고립된 도체막)에 도달하게 되면, 그 게이트전극은 하전입자(荷電粒子)로 쏘여져 게이트전극은 대전상태로 된다. 이 대전량을 Q, 게이트용량을 C라 가정하면, 게이트절연막에 인가되는 전압 V는,
V=Q/C …………………………………………………………………………… (1)
로 표시된다. (1)식으로부터 대전량(Q)이 증가되면 전압(V)이 커지는 것을 알 수가 있다. 전압(V)이 커지게 되면, 게이트절연막에 과대한 전계가 걸리게 되어 게이트절연막의 파괴 혹은 게이트절연막에 손상, 또는 트랜지스터의 특성변화 등의 문제를 유발하게 된다. 이점에 대해 좀 더 구체적으로 설명하면 다음과 같다.
절연막파괴는 게이트절연막에 걸리는 전계(E)가 임계치(EB ; 일반적으로는 10[MV/cm]정도)를 초과하는 경우에 발생하게 된다. 대전량(Q)은 접속구멍의 면적 (Sc)에 비례하기 때문에
Q=Q0·SC ……………………………………………………………………… (2)
이다. (2)식에 있어서, Q0는 단위면적당 조사되는 이온의 전체전하량이고, Sc는 접속구멍면적이다.
또, (1)식으로부터
Q=C·V ………………………………………………………………………… (3)
이 유도되고, (3)식을 변경시키면,
Q=C·V
Q=C·E·d
Q={εI·Sg/d}·E·d
Q=εI·Sg·E
E=Q/(εI·Sg) ………………………………………………………………… (4)
을 얻을 수 있다. 여기서 E는 게이트절연막에 걸리는 전계이고, d는 게이트절연막의 두께(유전체의 두께)이다. (4)식에 (2)식을 대입하면,
E=Q0·Sc/εI·Sg
E={Q0/εI}·{Sc/Sg} ……………………………………………………… (5)
가 유도된다.
(5)식에 있어서, εI는 게이트절연막의 유전율이고, Sg는 게이트면적이다.
현재의 절연게이트형 반도체장치는 고집적화를 추진하고 있으며, Sc의 면적은 증가경향에 있고, Sg의 면적은 감소경향에 있다. 이 때문에, 상대적으로 Sc/Sg의 비율이 높아지게 되어 게이트절연막에 걸리는 전계(E)가 임계치(EB)를 초과하는 일이 자주 발생하게 된다.
상기와 같이 종래의 절연형 게이트를 구비한 반도체장치에서는, 반응성 이온에칭과 같은 하전입자를 사용하는 에칭법에 의해 게이트전극 등의 고립된 도체막에 대해 직접 접속구멍을 개공하거나, 혹은 게이트전극에 대해 배선을 매개해서 간접으로 접속구멍을 개공하게 된다. 이 때문에, 그 공정에서 게이트전극이 대전 상태로 되어 게이트절연막의 파괴 내지 손상, 혹은 트랜지스터특성의 변화를 초래한다고 하는 문제가 있었 다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 반응성 이온에칭과 같은 하전입자를 사용하는 에칭법에 의해 게이트전극 등의 고립된 도체막에 대해 직접, 혹은 간접으로 접속구멍을 개공할 때, 게이트전극에 대한 대전량을 절감시키고, 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변화가 적은 높은 신뢰성을 유지할 수 있는 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 반도체기판상에 제1절연막을 매개해서 형성되고, 주위를 제2절연막으로 에워싼 도체막을 구비한 반도체장치에 있어서, 상기 제1절연막은 제1의 막두께를 갖는 제1영역과 제1의 막두께보다 얇은 제2의 막두께를 갖는 제2영역을 갖추고서 상기 제2절연막에 형성되며 상기 도체막에 접해 개공된 적어도 하나의 개공부를 구비하고 있고, 상기 개공부의 전면적(S1)과 상기 제2영역에 대응하는 상기 도체막의 면적(S2)의 관계가 S1/S2≤1.8인 것을 특징으로 한다.
또 상기 제2영역은 게이트절연막인 것을 특징으로 한다.
또 상기 관계는, 반도체 칩내 전체에 걸쳐 유지되는 것을 특징으로 한다.
또 상기 관계는, 반도체웨이퍼내 전체에 걸쳐 유지되는 것을 특징으로 한다.
(작용)
상기와 같이 구성된 반도체장치에 있어서는, 상기 개공부의 전면적(S1)과 상기 제2영역에 대응하는 상기 도체막의 면적(S2)의 관계를 S1/S2≤1.8로 함으로써, 개공부를 하전입자를 사용하여 형성하더라도 막두께가 얇은 제2영역에 걸리는 전계를 저하시킬 수 있게 된다.
상기 제2영역이 게이트절연막이므로, 특히 절연형 게이트를 구비한 반도체장치에 있어서, 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변동 등을 절감시킬 수 있게 된다.
또 상기 관계를 반도체칩내 전체에 걸쳐 유지시킴으로써, 반도체 칩에 집적되는 모든 소자 등의 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변동 등을 절감시킬 수 있게 된다.
또 상기 관계를 반도체웨이퍼 전체에 걸쳐 유지시킴으로써, 예컨대 반도체웨이퍼의 다이싱라인 형성되는 테스트패턴을 구성하는 소자 있어서도 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변동 등을 절감시킬 수 있게 된다
[실시예]
이하, 예시도면을 참조하여 본 발명은 실시예에 따라 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 실리콘 MOS트랜지스터의 평면도이고, 제 2도는 제1도중 2-2선에 따른 단면도이며, 제3도는 제1도중 3-3선에 따른 단면도이다. 제4도는 본 발명의 제1실시예에 따른 실리콘 MOS트랜지스터를 내장한 칩의 개략적인 사시도이다. 제1도 내지 제3도에 도시한 MOS트랜지스터는, 예컨대 제4도중 원(A)내에 형성되게 된다.
제1도 내지 제3도에 도시된 바와 같이, 예컨대 실리콘기판(10)의 표면영역에는 필드산화막(11)이 형성되어 소자분리가 실행되어 있고, 분리된 소자영역에는 기판(10)과 반대 도전형의 소오스/드레인영역(12)이 형성되어 있다. 소오스/드레인영역(12)사이의 챈널영역 (14)상에는 게이트산화막(16)을 매개해서 게이트전극(18A,18B)이 형성되어 있고, 이 게이트전극(18A,18B)의 주위에는 제1층간절연막(20)이 형성되어 있으며, 이 제1층간절연막(20)에는 게이트전극(18A,18B)각각에 대해 제1접속구멍(22A,22B)이 개공되어 있다. 제1층간절연막(20)상에는 제1층 알루미늄층에 의한 제1층 금속배선(24A)이 형성되어 접속구멍(22A,22B)을 매개해서 게이트전극(18A,18B)에 접속되어 있으며, 제1층 금속배선(24A)의 주위에는 제2층간 절연막(26)이 형성되어 있고, 이 제2층간절연막(26)에는 제1층 금속배선(24A)에 대해 제2접속구멍(28)이 개공되어 있다. 즉 2층간절연막(26)상에는 제2층 알루미늄층에 의한 제2층 금속배선(30A)이 형성되어있다.
상기 구성의 반도체장치에 있어서, 제1MOS트랜지스터(Tr1)의 게이트 면적을 Sg1으로 하고, 제2MOS트랜지스터(Tr2)의 게이트면적을 Sg2라 각각 가정한다.
이때, 게이트전극(18A)에 대해 개공된 접속구멍(22A)의 접속면적을 Sc1이라 하면, Sg1과 Sc1의 관계는 다음과 같이 설정된다.
Sc1/Sg1≤1.8
마찬가지로 게이트전극(18B)에 대해 개공된 접속구멍(22B)의 접속면적을 Sr2라 하면, Sg2와 Sc2의 관계는 다음과 같이 설정된다.
Sc2/Sg2≤1.8
또, 제1층 금속배선층(24A)에 대해 개공된 접속구멍(28)의 접속면적을 Sc3라 하면, Sc3와 Sg1 및 Sg2의 관계는 다음과 같이 설정된다.
Sc3/ (Sg1+Sg2)≤1.8
게이트면적과 접속면적의 관계를 상기와 같이 설정함으로써, RIE법과 같은 하전입자를 사용한 에칭법에 의해 게이트전극 등의 고립된 도체막에 대해 직접 접속구멍을 개공하더라도 게이트전극에 대한 대전량을 절감시킬 수 있게 된다. 그에 따라, 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변화를 적게 할 수 있게 된다.
이와 같은 조건은, 제5도에 도시된 접속면적과 게이트면적의 비율(Sc/Sg)과 임계치변화(△Vth)의 관계에 의해 설정되게 된다.
제5도에 도시된 바와 같이, MOS트랜지스터의 임계치변화(△Vth)는 접속구멍과 게이트면적의 비율(Sc/Sg)의 상승에 따라 커지게 된다. 각각의 측정점을 직선(I)으로 연결하면, 비율(Sc/Sg)이 1.8에 있어서 임계치변화(△Vth)가 제로(0)에 가까운 10-4까지 저하하는 것이 명확해지게 된다. 임계치변화(△VtH)가 1024정도라면, 트랜지스터의 특성변화를 실사용상 지장없는 정도까지 인하시킨 것에 상당한다. 즉 게이트절연막에 걸리는 전계를 실사용상 허용가능한 범위까지 완화할 수 있는 것을 의미하고, 게이트절연막 등의 파괴 내지 손상도 없게 된다.
또한 제1실시예에서는 Sc1/Sg1, Sc2/Sg2, 및 Sc3/(Sg1+Sg2)를 각각 0.2로 하고, 게이트면적에 대한 접속구멍의 접속면적의 비율(Sc/Sg)을 충분히 작게 한 결과, 게이트산화막(16)의 파괴 내지 손상, 트랜지스터의 특성변화 등이 거의 없는 고신뢰성의 반도체장치를 얻을 수 있었다.
또, 상기와 같은 비율의 관계를 제1도에 도시한 칩내 전체에서 유지시킴으로써, 칩내의 모든 소자 서 게이트산화막의 파괴 내지 손상, 특성변화 등이 없어지게 되어 보다 신뢰성이 높은 반도체장치로 되게 된다.
다음으로 제6도(a) 내지 제6도(j), 제7도(a) 내지 제7도(j)를 참조하여 제1실시예에 따른 실리콘 MOS트랜지스터의 적당한 제조방법에 대해 설명한다.
제6도(a) 내지 제6도(j)는 제2도에 상당하는 단면을 나타내고, 제7도(a) 내지 제7도(j)는 제3도에 상당하는 단면을 각각 공정순으로 나타낸 단면도이다. 제6도(a) 내지 제6도(j), 제7도(a) 내지 제 7도(j)에 있어서, 제1도 내지 제3도와 동일한 부분에 대해서는 동일한 참조부호를 붙인다.
먼저, 제6도(a) 및 제7도(a)에 도시된 바와 같이, 예컨대 실리콘기판(10)의 표면영역에, 예컨대 선택 산화기술에 의해 필드산화막(11)을 형성한다. 이어서 분리된 소자영역의 표면에 게이트산화막(16)을 형성한 다음 예컨대 CVD법에 의해 다결정실리콘막(18)을 전면에 형성한다.
계속해서 제6도(b) 및 제7도(b)에 도시된 바와 같이, 사진식각기술을 이용하여 다결정실리콘막(18)을 선택적으로 RIE법에 의해 에칭하여 게이트전극(18A,18B)을 형성한다.
그후, 도시되지 않은 부분에서 게이트전극(18A,18B)을 마스크로 하여 소오스/드레인영역(12)형성용 불순물의 이온주입을 실행한다.
이어서 제6도(c) 및 제7도(c)에 도시된 바와 같이, 예컨대 CVD법에 의해 제1층 층간절연막(20)을 전면에 형성한다.
다음에는 제6도(d) 및 제7도(d)에 도시된 바와 같이, 사진식각법을 이용하여 제1층 층간절연막(20)을 선택적으로 RIE법에 의해 에칭하여 제1접속구멍(22A,22B)을 형성하게 되는 바, 이때 게이트산화막(16)에 대응되는 게이트전극(18A)의 면적, 즉 게이트면적(Sg1)과 접속구멍(22A)의 접속면적(Sc1)의 관계를,
Sc1/Sg1≤1.8
로 설정하여 제1접속구멍(22A)을 형성한다.
또 마찬가지로, 게이트산화막(16)에 대응하는 게이트전극(185)의 면적, 즉 게이트면적(Sg2)과 접속구멍(22B)의 접속면적(Sc2)의 관계를,
Sc2/Sg2≤1.8
로 설정하여 제1접속구멍(22B)을 형성한다.
이어서 제6도(e) 및 제7도(e)에 도시된 바와 같이, 예컨대 스퍼터법에 의해 예컨대 제1층 알루미늄막(24)을 전면에 형성한다.
다음으로 제6도(f) 및 제7도(f)에 도시된 바와 같이, 사진식각법을 이용하여 제 1층 알루미늄층(24)을 선택적으로 RIE법에 의해 에칭하여 제1층 금속배선층(24A)을 형성한다.
이어 제6도(g) 및 제7도(g)에 도시된 바와 같이, 예컨대 CVD법에 의해 제2층 층간절연층(26)을 전면에 형성된다.
계속하여 제6도(h) 및 제7도(h)에 도시된 바와 같이, 사진식각법을 이용하여 제2층 층간절연층(26)을 선택적으로 RIE법에 의해 에칭하여 제2접속구멍(28)을 형성하게 되는 바, 이때 상기 게이트면적(Sg1, Sg2)과 제2접속구멍(28)의 접속면적(Sc3)의 관계를,
Sc3/(Sg1+Sg2)≤1.8
로 설정하여 제2접속구멍(28)을 형성한다.
또한, 게이트면적(Sg1,Sg2)의 합으로 접속면적(Sc3)을 나누는 것은 제1층 금속배선층(24A)이 게이트전극(18A,18B)의 쌍방에 전기적으로 접속되어 있기 때문이다.
다음으로 제6도(i) 및 제7도(i)에 로시된 바와 같이, 예컨대 스퍼터법에 의해 제2층 알루미늄(30)을 전면에 형성한다.
이어 제6도(j) 및 제7도(j)에 도시된 바와 같이, 사진식각기술을 이용하여 제2층 알루미늄층(30)을 선택적으로 RIE법에 의해 에칭하여 제2층 금속배선층(30A)을 형성한다.
상기와 같은 공정에 의해 본 발명의 제1실시예에 따른 실리콘 MOS트랜지스터가 제조되게 된다.
제8도는 본 발명의 제2실시예에 따른 반도체장치를 내장한 웨이퍼의 개략적인 사시도이다.
제8도에 있어서, 참조부호 48은 제4도에 도시한 바와 같은 칩으로 되는 영역이고, 참조부호 50은 다이싱라인이다. 웨이퍼를 칩(48)으로 분할하기 위해서는, 이 다이싱라인(50)에 따라 예컨대 블레이드다이서(blade dicer) 의해 홈을 파서 절단한다.
제9도는 본 발명의 제2실시예에 따른 실리콘 MOS트랜지스터의 평면도이고, 제10도는 제9도중 10-10선에 따는 단면도인 바, 제9도 및 제10도에 있어서, 제1도 및 제2도와 동일한 부분에 대해서는 동일한 참조부호를 붙이되 다른 부분에 대해서만 설명하기로 한다.
제9도 및 제10도에 도시한 MOS트랜지스터는, 예컨대 제8도중 원(B)내, 즉 다이싱라인에 형성되거나 칩내에 형성되게 된다. 즉, 집적회로칩의 다이싱라인상는 회로내의 소자특성을 모니터하는 테스트패턴을 구성하는 트랜지스터(Tr3) 등이 조립되는 경우도 있다. 트랜지스터(Tr3)는 제1층 금속배선층(24c) 및 제2층 금속배선층(30B) 등을 매개해서 받침용(propping 用) 패드(P)에 전기적으로 접속되는데, 받침용 패드(P)는 다이싱라인상에 형성되어 있다.
또한 상기 구성을 갖춘 종래의 실리콘 MOS트랜지스터의 평면도를 제1도에 도시하고, 제11도중 12-12선에 따른 단면을 제12도에 도시한다. 제11도 및 제12도에 있어서, 제9도 및 제10도와 동일한 부분에 대해서는 동일한 참조부호를 붙이고, 다른 부분에 대해서만 설명한다.
제11도 및 제12도에 도시된 바와 같이, 종래에는 받침용 패드(P)와 제1층 금속배선층(24c)을 서로 전기적으로 접속시키기 위한 관통구멍(100)의 면적이 트랜지스터 (Tr3)의 게이트면적(Sg3)의 약 10배 정도의 면적이다. 이 때문에, 관통구멍(100)을 RIE법에 의해 개공하면, 게이트산화막(16)에 대해 큰 전계가 걸리게 되어 소자특성변화나 게이트산화막(16)의 파괴 내지 손상을 일으키게 된다.
그래서, 제2실시예에서는 상기 구성의 반도체장치에 있어서, 제1실시예에서는 설명한 게이트면적과 접속면적의 관계를 적용한다.
즉, MOS트랜지스터(Tr3)의 게이트면적을 Sg3, 트랜지스터(Tr3)의 게이트전극(18C)에 대해 개공되는 접속구멍(22C)의 접속면적을 Sc4라 했을때, Sg3와 Sc4의 관계가 다음과 같이 설정된다.
Sc4/Sg3≤1.8
마찬가지로, 제1층 금속배선층(24C)에 대해 개공되는 관통구멍(28A)의 접속면적을 Sc5라 했을 때, Sg3와 Sc5의 관계를,
Sc4/Sg3≤1.8
로 설정한다.
상기와 같이 받침용 패드를 반도체장치에 설치할 때, 받침용 패드와 금속배선층 사이에 형성되는 관통구멍에 있어서도, 게이트면적에 대한 관통구멍의 접속면적의 비율(Sc/Sg)을 충분히 작게 하는, 즉 1.8이하로 함으로써 게이트산화막(16)의 파괴 내지 손상, 트랜지스터의 특성변화 등을 제1실시예와 마찬가지로 거의 없앨 수 있게 된다.
또, 상기한 바와 같은 비율의 관계를 제8도에 도시한 웨이퍼내에서 유지시킴으로써, 웨이퍼내의 모든 소자 등에서 게이트산화막의 파괴 내지 손상, 특성변화 등을 없앨 수 있게 된다.
또한 제2실시예에서는, 관통구멍(28A)의 칫수가 작아지기 때문에, 받침용 패드(P)에 대응하여 종래와 같이 관통구멍(28A)을 형성하게 되면 단차가 발생하여 도시되지 않은 테스트용 프로브(probe)의 접촉이 곤란하게 된다. 이점을 개선하기 위해 관통구멍 (28A)의 형성부분을 받침용 패드(P)에 대응하는 부분으로부터 분리시키게 된다. 그에 따라, 받침용 패드(P)를 극히 평탄하게 할 수 있게 되어 테스트용 프로브의 접촉을 확실하게 실행할 수 있게 된다.
또, 받침용 패드(P)위는 보호막(60)에 의해 덮여져 있고, 보호막(60)에는 받침용 패드(P)에 통하는 개공부(62)가 형성되어 있다. 개공부(62)는 테스트용 프로브를 받침용 패드(P)에 접촉시키기 때문에 꽤 넓은 면적을 갖게 된다. 이 때문에, 개공부(62)의 형성을 RIE법과 같은 하전입자를 사용하는 에칭법으로 수행하게 되면 게이트산화막(16)에 영향을 끼치게 된다. 따라서, 이 실시예에서는 개공부(62)의 개공을 예컨대 CDE법과 같은 화학적으로 막을 에칭하는 방법으로 실행하게 된다.
또한 본 발명은 상기와 같은 다결정실리콘막, 제1층 알루미늄층, 제2층 알루미늄층과 같은 3층의 도체층에 의해 형성된 장치뿐만 아니라, 4층, 5층 …과 같은 다층의 도체층에 의해 형성된 장치에도 적용할 수 있다. 이와 같은 다층 도체층장치에 있어서도 배선층이 접속되는 MOS트랜지스터의 게이트면적(Sg)과 배선층에 대해 개공된 접속구멍의 접속면적(Sc)의 비율(Sc/Sg)을 충분히 작게, 즉 1.8이하로 함으로써 게이트산화막의 파괴 내지 손상, 트랜지스터의 특성변화 등이 거의 없는 고신뢰성의 반도체장치를 얻을 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 반응성 이온에칭과 같은 하전입자를 사용하는 에칭법에 의해 게이트전극 등의 고립된 도체막에 대해 직접, 혹은 간접적으로 접속구멍을 개공하더라도 게이트전극에 대한 대전량이 절감되어 게이트절연막의 파괴 내지 손상, 트랜지스터의 특성변화가 적은 높은 신뢰성을 유지하는 반도체장치를 제공할 수 있게 된다.

Claims (4)

  1. 반도체기판(10)상에 제1절연막(11,16)을 매개해서 형성되고, 주위를 제2절연막(20)으로 에워싼 도체막(18A)을 구비한 반도체장치에 있어서, 상기 제1절연막(11,16)은 제1의 막두께를 갖는 제1영역(11)과 제1의 막두께보다 얇은 제2의 막두께를 갖는 제2영역(16)을 갖추고서, 상기 제2절연막(20)에 형성되되 상기 도체막(18A)에 접해 개공된 적어도 1개의 개공부(22A)를 구비하고 있고, 상기 개공부(22A)의 전면적(S1)과 제2영역(16)에 대응하는 상기 도체막(18A)의 면적(S2)의 관계가,
    S1/S2≤1.8
    인 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2영역(16)은 게이트절연막인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 관계는 반도체칩내 전체에 걸쳐 유지되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 관계는 반도체웨이퍼내 전체에 걸쳐 유지되는 것을 특징으로 하는 반도체장치.
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