JP2696283B2

JP2696283B2 - 半導体装置及びその製造方法

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Publication number: JP2696283B2
Application number: JP3280081A
Authority: JP
Inventors: 寿昭村尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-25
Filing date: 1991-10-25
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: JPH05121668A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、ＭＯＳトランジスタを有
する半導体装置及びその製造方法に関する。

【０００２】半導体の製造プロセスではその制御性に対
する要求により、不純物導入の際にはイオン注入装置を
使用し、また、パターン形成においてはプラズマエッチ
ングプロセスを適用し、さらにレジスト剥離工程におい
てはプラズマ照射を行っている。しかし、高集積化によ
る微細化、低段差化により層間絶縁膜の膜厚は次第に薄
膜化の方向に進んでいる。その影響により、ますますチ
ャージアップによる絶縁膜の信頼性がクローズアップさ
れるため、その対策が必要となる。

【０００３】

【従来の技術】例えばＭＯＳトランジスタを用いてイン
バーターを形成する場合には、ＭＯＳトランジスタのゲ
ート電極、層間絶縁膜を形成した後に、アルミニウム配
線電極を形成することが一般的である。

【０００４】ここで、図８に示すようなＭＯＳインバー
タを２段接続したものの平面図を示すと、例えば図９の
ような構造となる。ただし、層間絶縁膜は省略してあ
る。図９において、半導体基板101 の表面のうち選択酸
化膜102 に囲まれたｎ型活性領域103 とｐ型活性領域10
4 の上には、これらの領域に連続的に渡された２本のゲ
ート電極105,106 が間隔をおいて配置されている。な
お、ゲート電極105,106 と半導体基板101 の間にはゲー
ト絶縁膜（不図示）が設けられている。

【０００５】また、ｎ型活性領域103 にはゲート電極10
5,106をマスクにしてｐ型不純物が導入され、ゲート電
極105,106 の間はソース層107 となり、その外側はドレ
イン層109,110 となっている。

【０００６】一方、ｐ型活性領域104 にはゲート電極10
5,106をマスクにしてｎ型不純物が導入され、そのうち
２つのゲート電極105,106 の間はソース層108 となり、
その外側はドレイン層111,112 となっている。

【０００７】これによりソース層107,108 を共通にする
２つのＭＯＳトランジスタが２組構成され、しかも、各
ゲート電極105,106 に沿って形成される２つのＭＯＳト
ランジスタにより２組のインバータIV₁、IV₂が構成さ
れている。そして、それらの上には図示しない層間絶縁
膜が積層されている。

【０００８】さらに、ｎ型活性領域103 のソース層107
には電圧Ｖccを印加するためのアルミニウム配線電極11
3 が、他方のソース層108 には電極Ｖssを印加するため
のアルミニウム配線電極114 がそれぞれコンタクトホー
ル115,116 を通して接続されている。

【０００９】また、ｎ型活性領域103 にある２つのドレ
イン層109,110 は、２本のドレイン引出電極117,118 を
介してｐ型活性領域104 の２つのドレイン層111,112 に
別々に接続されている。

【００１０】これらのドレイン引出電極117,118 は配線
電極113,114 と同じように、層間絶縁膜（不図示）の上
のアルミニウム膜により形成され、コンタクトホール11
9 〜122 を通してドレイン層109 〜112 に接続されてい
る。また、一方のドレイン引出電極117 は、他方のドレ
イン引出電極118 に近いゲート電極106 にコンタクトホ
ール123 を通して接続されており、これにより前段のイ
ンバータIV₁の出力端を後段のインバータIV₂の入力端
に接続した状態となっている。

【００１１】なお、前段のインバータIV₁のゲート電極
105 も層間絶縁膜上の配線電極123に接続されている。
また、各配線電極113,114,124 、ドレイン引出電極109
〜112 はスパイク防止用の多結晶シリコン膜141 〜146
を介して各ソース層107,108、ドレイン層109 〜112 に
接続されている。

【００１２】次に、ＭＯＳトランジスタのゲート引出電
極106 にドレイン引出電極117 を接続する工程を図１０
に基づいて簡単に説明する。図において右側は、ＭＯＳ
トランジスタの一部のＸ−Ｘ線断面図を示し、左側は、
選択酸化膜102 上のゲート電極106 のＹ−Ｙ線断面図を
示している。

【００１３】図１０(a) において、シリコン基板101 の
表面の選択酸化膜102 に囲まれたｎ型活性領域103 の上
には、ゲート絶縁膜125 を介してゲート電極106 が形成
され、その両側にはドレイン層110 とソース層107 が形
成されている。また、それらの表面全体には薄いSiO₂膜
126 が形成され、そのうちのドレイン層110 の上にはそ
の表面を露出するコンタクトホール127が形成され、ド
レイン層110 の露出面とその周辺はスパイク防止用の多
結晶シリコン膜128 により覆われている。

【００１４】このような状態において、同図(b) に示す
ように、全体に層間絶縁膜129 を積層し、ついで、フォ
トレジスト130 を塗布してこれを露光、現像し、ソース
層110 の上方とゲート電極106 の延長部分（図中左側）
の上方に窓131,132 を設ける。

【００１５】次に、窓131,132 から露出する層間絶縁膜
129 とSiO₂膜126 をプラズマエッチングにより除去して
コンタクトホール120,123 を開口する（図１０(c))。つ
いで、フォトレジスト130 を酸素プラズマにより灰化し
た後に、図９に示すようなドレイン引出電極117,118 を
形成するが、このとき、活性領域103 の外に延在したゲ
ート電極106 （図中左側）にはコンタクトホール123 を
通して前段のソース引出電極117 が接続される。この段
階で始めてゲート電極106 とシリコン基板101 が前段の
ドレイン引出電極117 により導通することになる。

【００１６】

【発明が解決しようとする課題】しかし、このような構
造や製造プロセスによれば、ドレイン引出電極117 を形
成する以前まではゲート電極106 がフローティング状態
にあるため、ゲート電極106 を形成した後のプラズエッ
チングや酸素プラズマ等によって電荷がゲート電極106
に入って電気的ストレスを与えたり、電荷蓄積によって
その下の薄いゲート絶縁膜125 が劣化したり、最悪の場
合にはゲート絶縁膜125 が絶縁破壊に到るといった問題
がある。

【００１７】本発明はこのような問題に鑑みてなされた
ものであって、ゲート電極のプラズマダメージを抑制す
るとともに、ゲート絶縁膜のプラズマに起因する破壊を
防止することができる半導体装置及びその製造方法を提
供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の課題は、図１〜
図３に例示するように、半導体基板１の上にゲート絶縁
膜６ａを介して形成されたゲート電極６、及び該ゲート
電極６の両側に形成された第一、第二の導電層７，９か
らなるＭＯＳトランジスタと、前記半導体基板１内に形
成された不純物含有層８と、前記ＭＯＳトランジスタと
前記不純物含有層８を覆う第一の絶縁膜１７と、前記不
純物含有層８の上で前記第一の絶縁膜１７に形成された
第一のコンタクトホール２０と、前記ゲート電極６の上
で前記第一の絶縁膜１７に形成された第二のコンタクト
ホール２５と、前記第一の絶縁膜１７の上を通り、前記
第一のコンタクトホール２０を介して前記不純物含有層
８に接続され且つ前記第二のコンタクトホールを２５介
して前記ゲート電極６に接続する導電性膜２６と、前記
導電性膜２６を覆う第二の絶縁膜４８と、前記第二の絶
縁膜４８上で、前記導電性膜２６に沿った経路に形成さ
れ且つ前記第一、第二のコンタクトホール２０，２５の
上方で前記導電性膜２６に接触するアルミニウム配線３
６とを有することを特徴とする半導体装置によって解決
する。また、上記した半導体装置は、図７に例示するよ
うに、前記アルミニウム配線が、前記第一の絶縁膜に設
けた第三のコンタクトホールを直接通して又は多結晶シ
リコン膜を介して下層の電極配線に接続されていること
を特徴とする。上記した課題は、図２〜図５に例示する
ように、半導体基板１表面のゲート絶縁膜６ａの上にＭ
ＯＳトランジスタ用のゲート電極６を形成した後に、該
ゲート電極６の両側に不純物を導入して該ＭＯＳトラン
ジスタ用の第一、第二の導電層７，９を形成する工程
と、前記半導体基板に不純物含有層８を設ける工程と、
前記ＭＯＳトランジスタと前記不純物含有層８を覆う第
一の絶縁膜１７を積層する工程と、前記第一の絶縁膜１
７をパターニングして前記ゲート電極６と前記不純物含
有層８のそれぞれの上に第一、第二のコンタクトホール
２０，２５を形成する工程と、前記第一、第二のコンタ
クトホール２０，２５内に接触する導電性膜２６を前記
第一の絶縁膜１７の上に形成する工程と、プラズマ処理
を含む工程と、前記導電性膜２６を覆う第二の絶縁膜４
８を形成する工程と、前記第二の絶縁膜４８上で、前記
導電性膜２６に沿った経路にアルミニウム配線３６を形
成するとともに、前記アルミニウム配線３６を前記第
一、第二のコンタクトホール２０，２５の上方で前記導
電性膜２６に接触させる工程とを有することを特徴とす
る半導体装置の製造方法によって解決する。

【００１９】または、前記アルミニウム電極３６が、前
記層間絶縁膜１７に設けた第三のコンタクトホールを直
接通して又は前記多結晶シリコン膜を介して下層の電極
配線に接続されていることを特徴とする前記半導体装置
によって達成する。例えば、図７(b) に示すような構造
のものがある。

【００２０】または、図２〜５に例示するように、半導
体基板１表面のゲート絶縁膜６ａの上にＭＯＳトランジ
スタ用のゲート電極６を形成した後に、該ゲート電極６
の両側に不純物を導入して該ＭＯＳトランジスタ用の第
一、第二の導電層７，９を形成する工程と、前記半導体
基板１に不純物含有層８を設ける工程と、前記ＭＯＳト
ランジスタと前記不純物含有層８を一体的に覆う層間絶
縁膜１７を積層する工程と、前記ゲート電極６及び前記
不純物含有層８の上の前記層間絶縁膜１７に第一、第二
のコンタクトホール２０、２５を形成する工程と、前記
第一、第二のコンタクトホール２０、２５内に接触する
導電性膜２６を前記層間絶縁膜１７の上に形成する工程
と、プラズマ処理を含む工程と、前記第一、第二のコン
タクトホール２０、２５の上の前記導電性膜２６を通る
経路にアルミニウム配線電極３６を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成する。

【００２１】

【作用】第１の発明によれば、アルミニウム配線電極
３６の下の層に、ゲート電極６と半導体基板１とを繋ぐ
導電性膜２６を設けている。

【００２２】このため、パターニングの際にチャージア
ップが大きくなるアルミニウム配線３６を形成する位置
よりも下層に導電性膜２６を形成し、この導電性膜２６
を介してゲート電極６と不純物拡散層８を電気的に予め
接続しておくことによって、アルミニウム配線３６を形
成する際に、或いはゲート電極を覆う絶縁膜４８をパタ
ーニングする際にゲート電極６に流れる電荷を不純物拡
散層８に放出することによってゲート絶縁膜６ａの破壊
が未然に防止される。しかも、ゲート電極６に接続され
るアルミニウム配線３６は、ゲート電極６の上と不純物
拡散層８の上で導電性膜２６を介してゲート電極６及び
不純物拡散層８に接続され、さらにアルミニウム配線３
６は導電性膜２６に沿って配置されるので、パターレイ
アウトが適正化され、配線層は密にレイアウトされ、集
積度が向上する。また、アルミニウム配線３６は導電性
膜８に沿って形成されるので、導電性膜８を設けること
によって生じる寄生容量を無視できることになり、導電
性膜８が半導体装置の高速動作に悪影響を及ぼすことは
ない。さらに、導電性膜８は、アルミニウム配線３６に
沿ってゲート電極・不純物拡散層間で互いに並列に接続
されているために、ゲート電極６と不純物拡散層８を接
続する導電経路の抵抗は従来のアルミニウム配線だけの
場合よりも低減することになる。

【００２３】また、第２の発明によれば、ゲート電極と
半導体基板とを導電性膜で導通する場合に、例えば図７
に例示するように、ゲート電極７７を覆う層間絶縁膜８
１の上を通して、同層にあるゲート電極７７と電極配線
（WL２）とを接続させている。

【００２４】このため、プラズマプロセスにより電極配
線（WL２）内に入り込んだ電荷は、ゲート電極７７に集
中せずに半導体基板に放出されることになり、ゲート電
極が受けるダメージを低減し、ゲート絶縁膜の絶縁破壊
が未然に防止される。

【００２５】さらに、第３の発明によれば、ゲート電極
６と半導体基板１を接続する導電性膜２６を形成した後
に、プラズマ処理工程を入れているため、ゲート電極６
がフローティング状態にならず、プラズマによるゲート
電極６のダメージや、その下のゲート絶縁膜６ａの絶縁
破壊が防止される。

【００２６】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（ａ）本発明の第１実施例の説明図１は、本発明の第１実施例装置を示す平面図であり、
図８に示すインバータ回路を構成している。

【００２７】図において符号１は、シリコンよりなる半
導体基板で、その表面には、ｎ型活性領域２とｐ型活性
領域３を囲むSiO₂膜４が選択酸化法により形成されてい
る。また、ｎ型活性領域２とｐ型活性領域３には２つの
ゲート電極５，６が間隔をおいて平行に配置されてお
り、その下には図示しないゲート絶縁膜が形成されてい
る。

【００２８】さらに、ｎ型活性領域２のゲート電極５，
６の両側方にはｐ型不純物が導入され、２つのゲート電
極５，６の間はｐ型ソース層７、その両外側はｐ型ドレ
イン層８，９となっており、これらにより共通なソース
層７を有する２つのｐＭＯＳトランジスタ１０，１１が
構成されている。一方、ｐ型活性領域３を通るゲート電
極５，６の両側にはｎ型不純物が導入され、２つのゲー
ト電極５，６の間はｎ型ソース層１２、両外側がｎ型ド
レイン層１３，１４となり、これらによりソース層１２
を共通にする２つのｎＭＯＳトランジスタ１５，１６が
形成されている。

【００２９】そして、ゲート電極５，６によって接続さ
れるｐＭＯＳトランジスタ１０，１１とｎＭＯＳトラン
ジスタ１５，１６の組合せによって図８に示す２つのイ
ンバータIV₁、IV₂が構成される。

【００３０】各ＭＯＳトランジスタ１０、１１、１５、
１６を構成する層の上の全体には後述する薄い第一の層
間絶縁膜１７が積層され、そのうちのソース層７、１
２、ドレイン層８、９、１３、１４及びゲート電極５，
６の上にはそれぞれコンタクトホール１８〜２５が形成
されている。

【００３１】そして、一方のゲート電極５の側方にある
２つの領域２，３のドレイン層８，１３と他方のゲート
電極６の上のコンタクトホール２０、２２、２５を結ぶ
経路の第一の層間絶縁膜１７の上には低抵抗の多結晶シ
リコン膜２６が帯状に形成されている。また、一方のゲ
ート電極５の上に形成されたコンタクトホール２４から
外方に向けても帯状の多結晶シリコン膜２７が設けられ
ている。

【００３２】さらに、他方のゲート電極６の脇にある２
つの領域２，３のドレイン層９，１４の上のコンタクト
ホール２１，２３を結ぶ経路の第一の層間絶縁膜１７の
上には、低抵抗の多結晶シリコン膜２８が帯状に形成さ
れており、その一部は分岐して他の方向に延在してイン
バータIV₂の出力端となっている。

【００３３】３６は、３つの帯状の多結晶シリコン膜２
６〜２８を覆う第二の層間絶縁膜（不図示）の上に形成
された第一のアルミニウム配線電極で、前記した第一の
多結晶シリコン膜２６に沿って形成され、ドレイン層
８，１３とゲート電極６の上のコンタクトホール３０，
３２，３５を通して第一の多結晶シリコン膜２６と接触
するように構成されている。これにより、前段のインバ
ータIV₁の出力端となるドレイン層８，１３を、後段の
インバータIV₂の入力端となるゲート電極６に接続する
ようになっている。

【００３４】３７は、第二の層間絶縁膜（不図示）の上
に形成された第二のアルミニウム配線電極で、第二の多
結晶シリコン膜２７と同一経路に形成され、コンタクト
ホール３４を通して前段のインバータＩＶ_１の入力端と
なるゲート電極５に接続されている。なお、不純物を含
む多結晶シリコンは、アルミニウムよりも抵抗率が高い
ので第一及び第二の多結晶シリコン膜２６，２７を通し
てゲート絶縁膜を破壊するような電荷がゲート絶縁膜上
に移動することはない。

【００３５】３８は、第二の層間絶縁膜（不図示）の上
を這う第三のアルミニウム配線電極で、第三の多結晶シ
リコン膜２８に沿って形成されるとともに、コンタクト
ホール３１，３３を通して後段のインバータを構成する
２つのドレイン層９，１４を短絡して出力端となるよう
に構成されている。

【００３６】なお、図中符号３９は、ｎ型活性領域２の
ソース層７の上にある第一の層間絶縁膜１７に形成され
たコンタクトホール１８を覆うスパイク防止用の第四の
多結晶シリコン膜、４０は、第二の層間絶縁膜（不図
示）に形成されたコンタクトホール４１を通して第四の
多結晶シリコン膜３９に接続される第一のアルミニウム
電源電極、４２は、ｎ型活性領域３のソース層１２の上
で第一の層間絶縁膜１７に設けられたコンタクトホール
１９を覆うスパイク防止用の第五の多結晶シリコン膜、
４３は、第二の層間絶縁膜（不図示）に設けられたコン
タクトホール４４を通して第五の多結晶シリコン膜４２
に接続される第二のアルミニウム電源電極を示してい
る。

【００３７】以上述べたような実施例装置によれば、ド
レイン層８の上に形成するスパイク防止用の多結晶シリ
コン膜は、層間絶縁膜１７の上を通してゲート電極６に
延在されて接続している。

【００３８】したがって、その上の厚い層間絶縁膜やア
ルミニウム膜をパターニングする際のプラズマ処理にお
いて、ゲート電極６に侵入した電荷は低抵抗の多結晶シ
リコン膜２６を通してドレイン層８に放出されることに
なる。

【００３９】この結果、ゲート電極６のプラズマによる
ダメージは抑制され、しかも電荷蓄積によるゲート絶縁
膜の破壊は未然に防止される。次に、上記した第二のＭ
ＯＳトランジスタ１１とそのゲート電極６に接続される
第一の多結晶シリコン膜２６の形成工程を、図２〜図５
に基づいて説明する。なお、図の右側は、ＭＯＳトラン
ジスタのＡ−Ａ線断面図を示し、左側は、ｎ型活性領域
２から出た選択酸化膜４上のゲート電極６のＢ−Ｂ線断
面図を示している。

【００４０】図２(a) 、図４(a) において、シリコン基
板１の表面の選択酸化膜４に囲まれたｎ型活性領域２の
上にはゲート絶縁膜６ａを介してゲート電極６が設けら
れ、また、その側方にはSiO₂よりなるサイドウォール６
ｂが形成されている。さらに、ゲート電極６の両側には
ＬＤＤ構造のｐ型ソース層７とｐ型ドレイン層９が形成
されている。

【００４１】一方、選択酸化膜４の上にあるゲート電極
６は、図中左側に示すような状態となっている。このよ
うな状態において、まず、ＣＶＤ法によって全体にSiO₂
よりなる第一の層間絶縁膜１７を成長した後に、図２
(b) に示すように、フォトリソグラフィー法によってド
レイン層９の上、およびｎ型活性領域２外のゲート電極
６の上にぞれぞれコンタクトホール２１、２５を形成
し、ついで、全体にｐ型不純物を含む多結晶シリコン膜
４６を成長する。

【００４２】この後に、フォトレジスト４７を塗布し、
これを露光、現像してコンタクトホール２１の上からゲ
ート電極６のコンタクトホール２５につながる経路にフ
ォトレジスト４７を残す（図２(c))。

【００４３】そして、フォトレジスト４７をマスクにし
て多結晶シリコン膜４６をエッチングすると、図４(b)
に示すような帯状のパターン２６、２８が形成される。
この多結晶シリコン膜のパターン２６、２８は、この上
に形成されるアルミニウム膜のスパイクを防止するため
にコンタクトホール２１の内部に残されるとともに、第
二のＭＯＳトランジスタ１１のゲート電極６と第一のＭ
ＯＳトランジスタ１０のドレイン層８とを導通させる範
囲まで延在されており、後のプラズマプロセスの際にゲ
ート電極６に電荷が蓄積することを低減するものであ
る。

【００４４】例えば、多結晶シリコン膜４６をパターニ
ングした後に、フォトレジスト４７を酸素プラズマで灰
化しても、このときにゲート電極６に入った電荷が多結
晶シリコン膜２６を通して半導体基板１に流れることに
なり、ゲート電極６のダメージや電荷蓄積によるゲート
絶縁膜６ａの破壊が防止される。

【００４５】この後に、ＣＶＤ法によってＰＳＧよりな
る第二の層間絶縁膜４８を成長した後に、この上にフォ
トレジスト４９を塗布してこれを露光、現像し、前の工
程で形成したコンタクトホール２１、２５の上に重なる
ような窓５０、５１を設ける（図３(e))。

【００４６】そして、窓５０、５１から露出した第二の
層間絶縁膜４９を、多結晶シリコン膜２６、２８が露出
するまでエッチングしてコンタクトホール３１、３５を
形成する（図３(f),図５(c))。

【００４７】この場合、コンタクトホール３１、３５を
設けた後にフォトレジスト４９を酸素プラズマ等により
灰化するが、この場合にもゲート電極６に入った電荷
は、多結晶シリコン膜２６を通して半導体基板１に放出
されることになる。

【００４８】この後に、スパッタ法等によりアルミニウ
ム膜を積層してから、全体にフォトレジスト（不図示）
を塗布し、これを露光、現像してソース層７、ドレイン
層９を通る配線パターンや、ゲート電極６を通る配線パ
ターン３６等を形成する。

【００４９】そして、そのフォトレジストをマスクにし
てアルミニウム膜をプラズマエッチングして図３(g) 、
図５(d) に示すようなアルミニウム配線電極３６〜３
８、４０を形成する。この場合のプラズマ処理によって
ゲート電極６に入る電荷は多結晶シリコン膜２６を通し
て半導体基板１に流れるためにゲート電極６のダメージ
やゲート絶縁膜６ａの破壊は未然に防止されることはい
うまでもない。

【００５０】（ｂ）本発明の第２実施例の説明上記した実施例はインバータを２段接続した回路を構成
する装置について説明したが、ＭＯＳトランジスタを使
用するその他の回路においても、スパイク防止用の多結
晶シリコン膜を予めゲート電極まで延在させて繋いでも
よい。

【００５１】例えば、図６に示すような256 KBitのセル
６１の配列となる半導体記憶装置等におけるワード線間
のクランプ回路にも同様に適用することができる。即
ち、あるワード線WL１、WL２の選択をする場合に、多重
選択を回避する必要があり、図７(a) に示すようなクラ
ンプ回路が用いられる。この回路は一方のＭＯＳトラン
ジスタ７１がＯＮ状態になると、強制的に他のＭＯＳト
ランジスタ７２がＯＦＦするように構成されている。こ
の回路は、例えば、ノード１（Ｎ１）の電圧が高レベル
となれば、ノード６（Ｎ６）の電圧も高レベルとなり、
第２のＭＯＳトランジスタ７２がＯＮとなる。その影響
でＮ４、Ｎ５が低レベルとなって、第１のＭＯＳトラン
ジスタ７１がＯＦＦとなる。

【００５２】このクランプ回路の平面は図７(b) に示す
ようになり、半導体基板７３の表面の選択酸化膜７４の
上には帯状のワード線が複数本配列され、ある２本のワ
ード線WL１、WL２の間に形成さた２つのｐ型活性領域７
５、７６にはゲート絶縁膜を介してゲート電極７７、７
８が形成されている。また、ゲート電極７７、７８の両
側の活性領域７５、７６にはｎ型不純物が導入されてソ
ース層７９、８０とドレイン層８１、８２が形成されて
おり、これらにより２つのＭＯＳトランジスタ７１、７
２が構成されている。

【００５３】そして、ＭＯＳトランジスタ７１，７２、
ワード線WL１，WL２等の上には第一の層間絶縁膜８１が
形成されており、第１のワード線WL１、第１のＭＯＳト
ランジスタ７１のドレイン層８１、第２のＭＯＳトラン
ジスタ７２のゲート電極７８の上の第一の層間絶縁膜８
１にはコンタクトホール８２〜８４がそれぞれ形成さ
れ、各コンタクトホール８２〜８４内とそれらを結ぶ経
路には３つに分岐された低抵抗の多結晶シリコン膜８５
が形成されている。

【００５４】また、第２のワード線WL２、第２のＭＯＳ
トランジスタ７２のドレイン層８２、第１のＭＯＳトラ
ンジスタ７１のゲート電極７７の上にも、同様にコンタ
クトホール８６〜８８が設けられており、それらを結ぶ
経路に低抵抗の多結晶シリコン膜８９が形成されてい
る。

【００５５】さらに、それらの上には第二の層間絶縁膜
９０が積層され、この層間絶縁膜９０には上記したコン
タクトホール８２〜８４，８６〜８８と同じ位置に別の
コンタクトホールが形成されている。そして、２つの多
結晶シリコン膜８５、８９と同じ位置を結ぶ２つのアル
ミニウム配線９１、９２が、その層間絶縁膜９０の上に
形成され、これにより２つのワード線WL１、WL２と２つ
のＭＯＳトランジスタ７１、７２が接続されて図７(a)
に示すような回路が構成される。

【００５６】なお、ソース層７９、８０は特に接続状態
を示してはいないが、バルク配線等を介して接地されて
いる。また、この装置は、図２、３に示すと同様な製造
工程を経ることになるので、省略する。

【００５７】

【発明の効果】以上述べたように第１の発明によれば、
アルミニウム配線電極の下の層に、ゲート電極と半導体
基板を繋ぐ導電性膜を設けているので、絶縁層の上に形
成したアルミニウム層をエッチング加工してゲート電極
と不純物拡散層とを接続する配線を形成する場合でも、
アルミニウム層の下方の導電性膜によってゲート電極が
フローティング状態にはならず、アルミニウムエッチン
グなどの電荷量の覆いプラズマプロセスにおいてゲート
電極が大きなチャージアップによるダメージを受けるこ
とを回避でき、ゲート絶縁膜の絶縁破壊を未然に防止す
ることができる。しかも、ゲート電極に接続されるアル
ミニウム配線は、ゲート電極の上と不純物拡散層の上で
導電性膜を介してゲート電極及び不純物拡散層に接続さ
れ、さらにアルミニウム配線は導電性膜に沿って配置さ
れるので、パターレイアウトが適正化され、配線層を密
にレイアウトでき、集積度を向上することができる。ま
た、アルミニウム配線は導電性膜に沿って形成されるの
で、導電性膜によって生じる寄生容量は無視できること
になり、導電性膜を設けることによって半導体装置の高
速動作への悪影響を防止できる。しかも、導電性膜は、
アルミニウム配線に沿って互いに並列に接続されること
になるために、ゲート電極と不純物拡散層を接続する導
電経路の抵抗を従来のアルミニウム配線だけの場合に比
べて低減することができる。

【００５８】また、第２の発明によれば、ゲート電極と
半導体基板とを導電性膜で導通する場合に、ゲート電極
を覆う層間絶縁膜の上を通して、同層にあるゲート電極
と電極配線とを接続させているので、プラズマプロセス
により電極配線内に入り込んだ電荷は、ゲート電極に集
中せずに半導体基板に放出されることになり、ゲート電
極が受けるダメージを低減し、ゲート絶縁膜の絶縁破壊
を未然に防止することができる。

【００５９】さらに、第３の発明によれば、ゲート電極
と半導体基板を接続する導電性膜を形成した後に、プラ
ズマ処理工程を入れているので、ゲート電極がフローテ
ィング状態にならず、プラズマによるゲート電極のダメ
ージを低減し、その下のゲート絶縁膜の絶縁破壊を防止
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す平面図である。

【図２】本発明の第１実施例の製造工程を示す断面図
（その１）である。

【図３】本発明の第１実施例の製造工程を示す断面図
（その２）である。

【図４】本発明の第１実施例の製造工程を示す平面図
（その１）である。

【図５】本発明の第１実施例の製造工程を示す平面図
（その２）である。

【図６】本発明の第２実施例装置のセル配置を示す平面
図である。

【図７】本発明の第２実施例装置のクランプ回路の回路
図及びその平面図である。

【図８】ＭＯＳインバータの一例を示す回路図である。

【図９】従来装置の一例を示す平面図である。

【図１０】従来の製造工程を示す断面図である。

【符号の説明】

１半導体基板２ｎ型活性領域３ｐ型活性領域４選択酸化膜５、６ゲート電極６ａゲート絶縁膜７、１２ソース層８、９、１３、１４ドレイン層１０、１１ｐＭＯＳトランジスタ１５、１６ｎＭＯＳトランジスタ１７層間絶縁膜１８〜２５、３０〜３５コンタクトホール２６〜２８多結晶シリコン膜３６〜３８アルミニウム配線電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の上にゲート絶縁膜を介して形
成されたゲート電極、及び該ゲート電極の両側に形成さ
れた第一、第二の導電層からなるＭＯＳトランジスタ
と、前記半導体基板内に形成された不純物含有層と、前記ＭＯＳトランジスタと前記不純物含有層を覆う第一
の絶縁膜と、前記不純物含有層の上で前記第一の絶縁膜に形成された
第一のコンタクトホールと、前記ゲート電極の上で前記第一の絶縁膜に形成された第
二のコンタクトホールと、前記第一の絶縁膜の上を通り、前記第一のコンタクトホ
ールを介して前記不純物含有層に接続され且つ前記第二
のコンタクトホールを介して前記ゲート電極に接続する
導電性膜と、前記導電性膜を覆う第二の絶縁膜と、前記第二の絶縁膜上で、前記導電性膜に沿った経路に形
成され且つ前記第一、第二のコンタクトホールの上方で
前記導電性膜に接触するアルミニウム配線とを有するこ
とを特徴とする半導体装置。
【請求項２】前記アルミニウム配線が、前記第一の絶縁
膜に設けた第三のコンタクトホールを直接通して又は多
結晶シリコン膜を介して下層の電極配線に接続されてい
ることを特徴とする請求項１記載の半導体装置。
【請求項３】半導体基板表面のゲート絶縁膜の上にＭＯ
Ｓトランジスタ用のゲート電極を形成した後に、該ゲー
ト電極の両側に不純物を導入して該ＭＯＳトランジスタ
用の第一、第二の導電層を形成する工程と、前記半導体基板に不純物含有層を設ける工程と、前記ＭＯＳトランジスタと前記不純物含有層を覆う第一
の絶縁膜を積層する工程と、前記第一の絶縁膜をパターニングして前記ゲート電極と
前記不純物含有層のそれぞれの上に第一、第二のコンタ
クトホールを形成する工程と、前記第一、第二のコンタクトホール内に接触する導電性
膜を前記第一の絶縁膜の上に形成する工程と、プラズマ処理を含む工程と、前記導電性膜を覆う第二の絶縁膜を形成する工程と、前記第二の絶縁膜上で、前記導電性膜に沿った経路にア
ルミニウム配線を形成するとともに、前記アルミニウム
配線を前記第一、第二のコンタクトホールの上方で前記
導電性膜に接触させる工程とを有することを特徴とする
半導体装置の製造方法。