JPH02297960A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02297960A JPH02297960A JP1117459A JP11745989A JPH02297960A JP H02297960 A JPH02297960 A JP H02297960A JP 1117459 A JP1117459 A JP 1117459A JP 11745989 A JP11745989 A JP 11745989A JP H02297960 A JPH02297960 A JP H02297960A
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- Japan
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- semiconductor substrate
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- gate
- oxide film
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 27
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000005530 etching Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 abstract description 7
- 239000001301 oxygen Substances 0.000 abstract description 7
- 239000011229 interlayer Substances 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- 230000007547 defect Effects 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、具体
的には、半導体集積回路の製造工程における絶縁膜の破
壊を防止する構造および方法に関する。
的には、半導体集積回路の製造工程における絶縁膜の破
壊を防止する構造および方法に関する。
例えばＭＯ８型集積回路においては、ＭＯＳトランジス
タの微細化が進むと、ゲート酸化膜の膜厚は１００Å以
下となり、ゲート酸化膜にトンネル電流が流れるに必要
なゲート酸化膜にかかる電圧が減少する。そのため、種
々の理由により製造工程中生じる電圧によってゲート酸
化膜に容易に電流が流れ、絶縁不良が発生しやすくなる
。
タの微細化が進むと、ゲート酸化膜の膜厚は１００Å以
下となり、ゲート酸化膜にトンネル電流が流れるに必要
なゲート酸化膜にかかる電圧が減少する。そのため、種
々の理由により製造工程中生じる電圧によってゲート酸
化膜に容易に電流が流れ、絶縁不良が発生しやすくなる
。
半導体装置の製造に用いられるレジストの剥離方法につ
いては、剥離以前のレジストの処理状態に依存し、レジ
ストの温度上昇が通常のベータ温度の範囲内（１２０〜
１４０℃）であれば、フェノール系のレジスト剥離液で
レジスト剥離が可能である。
いては、剥離以前のレジストの処理状態に依存し、レジ
ストの温度上昇が通常のベータ温度の範囲内（１２０〜
１４０℃）であれば、フェノール系のレジスト剥離液で
レジスト剥離が可能である。
また、レジストの耐熱性を上げるため高温のべ一りを行
ったり、高電流イオン注入等でレジスト温度が高温化す
るような場合には、レジストの剥離方法として酸素プラ
ズマによるレジスト灰化剥離が行われている。
ったり、高電流イオン注入等でレジスト温度が高温化す
るような場合には、レジストの剥離方法として酸素プラ
ズマによるレジスト灰化剥離が行われている。
第４図は、ＭＯＳトランジスタを搭載する半導体装置の
レジスト灰化工程を示したものである。
レジスト灰化工程を示したものである。
ｎ型半導体基板１の主面上には絶縁膜としてゲート酸化
膜２とフィールド酸化膜２０が形成されている。ゲート
酸化膜２はｎ型半導体基板１とゲート電極３で挟まれて
ており、ゲート電極３は層間絶縁ｌ！Ｉ４に開孔されて
なるスルーホールにおいて配線５と接続されている。配
線５はｎ型半導体基板１の表面に形成されてなるｐ ４
′拡散層１０ともスルーホール８において接続されてい
る。配線５上に形成されているレジスト９は配線５のエ
ツチングのマスクとして使用された後、酸素プラズマに
よる灰化により除去される。第４図において配線５が直
接プラズマに曝されるまでレジス１−灰化が進行した状
態を考える。ゲート電極３と半導体基板１とはゲート酸
化膜２で絶縁され、かつｐｎ接合１１を介して接続され
ている。酸素プラズマ中においては、ゲート電極３の電
位と半導体基板１の電位は異なり、第４図の場合は、ゲ
ート電極の電位がｎ型半導体の電位より負の場合には、
上記のｐｎ接合は逆バイアスされるのでゲート酸化膜に
はトンネル電流が流れうろことが知られている。特に、
ゲート電極３に接続している配線５のプラズマに曝され
る面積が大きいほどゲート酸化膜には電流が流れやすく
なり、これはアンテナ効果として知られている。従って
、ゲート酸化膜にはトンネル電流やその他のリーク電流
が流れ、その総量がゲート酸化膜の絶縁破壊耐量を越え
るとゲート酸化膜は破壊される。また、リーク電流量と
しては絶縁破壊に至らない量であっても、ゲート醸化膜
中または界面に回復不能な損傷が発生する場合がある。
膜２とフィールド酸化膜２０が形成されている。ゲート
酸化膜２はｎ型半導体基板１とゲート電極３で挟まれて
ており、ゲート電極３は層間絶縁ｌ！Ｉ４に開孔されて
なるスルーホールにおいて配線５と接続されている。配
線５はｎ型半導体基板１の表面に形成されてなるｐ ４
′拡散層１０ともスルーホール８において接続されてい
る。配線５上に形成されているレジスト９は配線５のエ
ツチングのマスクとして使用された後、酸素プラズマに
よる灰化により除去される。第４図において配線５が直
接プラズマに曝されるまでレジス１−灰化が進行した状
態を考える。ゲート電極３と半導体基板１とはゲート酸
化膜２で絶縁され、かつｐｎ接合１１を介して接続され
ている。酸素プラズマ中においては、ゲート電極３の電
位と半導体基板１の電位は異なり、第４図の場合は、ゲ
ート電極の電位がｎ型半導体の電位より負の場合には、
上記のｐｎ接合は逆バイアスされるのでゲート酸化膜に
はトンネル電流が流れうろことが知られている。特に、
ゲート電極３に接続している配線５のプラズマに曝され
る面積が大きいほどゲート酸化膜には電流が流れやすく
なり、これはアンテナ効果として知られている。従って
、ゲート酸化膜にはトンネル電流やその他のリーク電流
が流れ、その総量がゲート酸化膜の絶縁破壊耐量を越え
るとゲート酸化膜は破壊される。また、リーク電流量と
しては絶縁破壊に至らない量であっても、ゲート醸化膜
中または界面に回復不能な損傷が発生する場合がある。
製造工程中におけるこうしたＭ縁不良の発生は、絶縁膜
が電流の経路となることに起因している。
が電流の経路となることに起因している。
ゲート絶縁膜の膜厚を厚くして絶縁抵抗を高める方法は
ゲート絶縁膜の担う静電容量を減らすため、°集積回路
の用途によっては適切でない。したがって、絶縁膜の膜
厚と無関係に、製造工程中に絶縁膜に流れる電流を遮断
する手段が必要である。
ゲート絶縁膜の担う静電容量を減らすため、°集積回路
の用途によっては適切でない。したがって、絶縁膜の膜
厚と無関係に、製造工程中に絶縁膜に流れる電流を遮断
する手段が必要である。
本発明の目的は、製造工程中にゲート絶縁膜に電流が流
れる状態を防止することにより、ゲート酸化膜等の絶縁
膜の絶縁不良を防止する方法を提供することにある。
れる状態を防止することにより、ゲート酸化膜等の絶縁
膜の絶縁不良を防止する方法を提供することにある。
本発明は、例えばＭＯＳ集積回路におけるゲート絶縁膜
等の絶縁不良の状況が、その素子の構造に依存するとい
う着想から生じた。すなわち、例えばプラズマ処理にお
いて、ウェハに電子およびイオンの照射がある場合でも
、絶縁膜を挟んでなる電極と半導体基板の間にバイパス
となる電流経路が形成されておれば、絶縁膜の絶縁不良
は防止されつるという点に着目している。
等の絶縁不良の状況が、その素子の構造に依存するとい
う着想から生じた。すなわち、例えばプラズマ処理にお
いて、ウェハに電子およびイオンの照射がある場合でも
、絶縁膜を挟んでなる電極と半導体基板の間にバイパス
となる電流経路が形成されておれば、絶縁膜の絶縁不良
は防止されつるという点に着目している。
すなわち、本発明の半導体装置は、第１導電型の半導体
基板と、上記半導体基板上に設けられたゲート絶縁膜と
、上記ゲート絶縁膜上に設けられたゲート絶縁膜と、上
記半導体基板の表面領域に設けられた上記第１導電型と
反対導電型の不純物ドープ領域と、上記ゲート電極と上
記不純物ドープ領域とを接続する配線とを具備し、かつ
上記不純物ドープ領域が上記配線パタンの外側にも延在
していることを特徴とする。
基板と、上記半導体基板上に設けられたゲート絶縁膜と
、上記ゲート絶縁膜上に設けられたゲート絶縁膜と、上
記半導体基板の表面領域に設けられた上記第１導電型と
反対導電型の不純物ドープ領域と、上記ゲート電極と上
記不純物ドープ領域とを接続する配線とを具備し、かつ
上記不純物ドープ領域が上記配線パタンの外側にも延在
していることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上
に絶縁体層と導電体層を積層する工程と、上記絶縁体層
上に位置する導電体層と上記絶縁体下に位置する上記半
導体基板とを接続する工程と、上記の導電体層と半導体
層との接続を絶縁状態にする工程を有することを特徴と
する。
に絶縁体層と導電体層を積層する工程と、上記絶縁体層
上に位置する導電体層と上記絶縁体下に位置する上記半
導体基板とを接続する工程と、上記の導電体層と半導体
層との接続を絶縁状態にする工程を有することを特徴と
する。
本発明の半導体装置では、不純物ドープ領域が配線パタ
ンの外にも存在し、ｐｎ接合の面積を広げているので、
ｐ ｎ接合が逆バイアスの場合でも酸素プラズマの光照
射に曝されることによる生成再結合電流が、通常のｐｎ
接合よりも多く流れるのでゲート絶縁膜には電流経路が
生じにくく、ゲート絶縁膜の絶縁破壊が発生しない。
ンの外にも存在し、ｐｎ接合の面積を広げているので、
ｐ ｎ接合が逆バイアスの場合でも酸素プラズマの光照
射に曝されることによる生成再結合電流が、通常のｐｎ
接合よりも多く流れるのでゲート絶縁膜には電流経路が
生じにくく、ゲート絶縁膜の絶縁破壊が発生しない。
また、本発明の半導体装置の製造方法では、絶縁膜を挟
む電極と半導体基板が製造工程中に同電位となり、製造
工程中に絶縁膜が電流通路とならないため絶縁膜の絶縁
破壊が発生しない。
む電極と半導体基板が製造工程中に同電位となり、製造
工程中に絶縁膜が電流通路とならないため絶縁膜の絶縁
破壊が発生しない。
第１図（ａ）〜（ｄ）は１本発明による半導体装置の製
造方法の第１の実施例を工程ＩＩに説明するための原理
図である。ｎ型半導体基板１の主面にはゲート酸化膜２
、フィールド酸化ＩＰＪ２０、【１＋拡散層６０、ゲー
ト電極３、層間絶縁膜４、導電体層５０が形成されてお
り、層間絶縁膜４にはスルーホール７．８が開孔されて
いる（ａ）。
造方法の第１の実施例を工程ＩＩに説明するための原理
図である。ｎ型半導体基板１の主面にはゲート酸化膜２
、フィールド酸化ＩＰＪ２０、【１＋拡散層６０、ゲー
ト電極３、層間絶縁膜４、導電体層５０が形成されてお
り、層間絶縁膜４にはスルーホール７．８が開孔されて
いる（ａ）。
次に、ホト１ノジスト９をマスクとして導電体層５０を
エツチングし配線５を形成する（ｂ）。導電体層５０の
エツチングには微細パタンの形成に必要な異方性エツチ
ング技術を用いる。この時。
エツチングし配線５を形成する（ｂ）。導電体層５０の
エツチングには微細パタンの形成に必要な異方性エツチ
ング技術を用いる。この時。
ゲート電極３と半導体基板１とはエツチング中およびエ
ツチング終了後のいずれにおいても、配線５により接続
されているので同電位になっている。
ツチング終了後のいずれにおいても、配線５により接続
されているので同電位になっている。
続いて、ホトレジスト９は酸素プラズマによるレジスト
灰化により除去する（ｃ）。この時、上記エツチング時
と同様にゲート電極３と半導体基板１とは同電位である
のでゲート酸化膜に電流経路は形成されず、ゲート酸化
膜の絶縁破壊が発生する危険がない。次に、ホト１ノジ
ストをマスクとして配線５の所定の箇所をエツチングし
、新たに配ｍ５１と５２を形成しゲート電極３と半導体
基板１からなる容量性素子を形成する（ｄ）。この時、
ｎ＋拡散層６に接続してなる配線５２はｎ型半導体基板
１への接地配線として利用できる。このように、本発明
による半導体装置の製造方法ではゲート酸化Ｉ漠を挟む
ゲート電極と半導体基板が製造工程中に同電位になって
おり、製造工程中にゲート酸化膜が電流通路とならない
ためゲート酸化膜の絶縁破壊が発生する危険がないとい
うＪｉＷ造上の特徴を有している。
灰化により除去する（ｃ）。この時、上記エツチング時
と同様にゲート電極３と半導体基板１とは同電位である
のでゲート酸化膜に電流経路は形成されず、ゲート酸化
膜の絶縁破壊が発生する危険がない。次に、ホト１ノジ
ストをマスクとして配線５の所定の箇所をエツチングし
、新たに配ｍ５１と５２を形成しゲート電極３と半導体
基板１からなる容量性素子を形成する（ｄ）。この時、
ｎ＋拡散層６に接続してなる配線５２はｎ型半導体基板
１への接地配線として利用できる。このように、本発明
による半導体装置の製造方法ではゲート酸化Ｉ漠を挟む
ゲート電極と半導体基板が製造工程中に同電位になって
おり、製造工程中にゲート酸化膜が電流通路とならない
ためゲート酸化膜の絶縁破壊が発生する危険がないとい
うＪｉＷ造上の特徴を有している。
第２図は、本発明の第２の実施例を示す内１面図である
。第１図との相違点は■ｎ“拡散層６がない、■Ｐ＋拡
散層１ｏの位置が配線パタンの外にも存在しているとい
う２点である。第２図のｊｌｔ造では、ｎ１拡散層がな
いのでグー１−電極とｎ型半導体基板は同電位とはなら
ないが、ｐ＋拡散層１０が配線パタンの外にも存在し、
かつｐｎ接合１１の面積を広げているので、ｐｎ接合が
逆バイアスの場合でも酸素プラズマの光照射に曝される
ことによる生成再結合電流が、通常のｐｎ接合よりも多
く流れるのでゲート酸化膜には電流経路が生じにくい。
。第１図との相違点は■ｎ“拡散層６がない、■Ｐ＋拡
散層１ｏの位置が配線パタンの外にも存在しているとい
う２点である。第２図のｊｌｔ造では、ｎ１拡散層がな
いのでグー１−電極とｎ型半導体基板は同電位とはなら
ないが、ｐ＋拡散層１０が配線パタンの外にも存在し、
かつｐｎ接合１１の面積を広げているので、ｐｎ接合が
逆バイアスの場合でも酸素プラズマの光照射に曝される
ことによる生成再結合電流が、通常のｐｎ接合よりも多
く流れるのでゲート酸化膜には電流経路が生じにくい。
また、第２図の構造では、ゲート電極と半導体層の接続
をなくすための配線の一部を切断する工程は追加する必
要がない。
をなくすための配線の一部を切断する工程は追加する必
要がない。
第３図は、本発明の第３の実施例を示す回路図である。
ダイナミック型ランダムアクセスメモリー （ＤＲＡＭ
）の製造工程中においてワード線ＷＬとメモリーセルの
セルプレートＣＰを基板に接続し、かつビット線ＢＬと
基板を接続する。ワードトランジスタとして基板電圧が
Ｏｖでオン状態になるように設計しておけば、セルノー
ドＣＮはビット線電位と等しくなる。その結果、ワード
トランジスタＷ Ｔ ｒのゲート電極と基板および拡散
層の電位は等しく、セルノードとセルプレートの電位も
等しくなるので、製造工程中にワードトランジスタＷＴ
ｒやメモリーセルギャパシターＣＣの絶縁膜不良が発生
しない。ワード１ｌｉＷＬおよびビット線ＢＬの基板と
の接続は、第３図のＦ点で切断する。Ｆ点での切断は、
プラズマ沃化等、ウェハがプラズマに曝される工程の終
了後に行う。
）の製造工程中においてワード線ＷＬとメモリーセルの
セルプレートＣＰを基板に接続し、かつビット線ＢＬと
基板を接続する。ワードトランジスタとして基板電圧が
Ｏｖでオン状態になるように設計しておけば、セルノー
ドＣＮはビット線電位と等しくなる。その結果、ワード
トランジスタＷ Ｔ ｒのゲート電極と基板および拡散
層の電位は等しく、セルノードとセルプレートの電位も
等しくなるので、製造工程中にワードトランジスタＷＴ
ｒやメモリーセルギャパシターＣＣの絶縁膜不良が発生
しない。ワード１ｌｉＷＬおよびビット線ＢＬの基板と
の接続は、第３図のＦ点で切断する。Ｆ点での切断は、
プラズマ沃化等、ウェハがプラズマに曝される工程の終
了後に行う。
一般にセルノードとセルプレートを直接接続するとメモ
リーセル面積の増大を招くため実用的でないが、第３図
の場合には、多数のメモリーセルに接続したワード線、
ビット線、セルプレ−トを基板を介して接続するので、
そのための面積増加のＤＲＡＭ全体にしめる割合は極め
て僅かであり実用的である。
リーセル面積の増大を招くため実用的でないが、第３図
の場合には、多数のメモリーセルに接続したワード線、
ビット線、セルプレ−トを基板を介して接続するので、
そのための面積増加のＤＲＡＭ全体にしめる割合は極め
て僅かであり実用的である。
なお本発明は、上記実施例に限定されるものではなく、
その要旨を逸脱しない部間において種々変更可能である
ことは勿論である。
その要旨を逸脱しない部間において種々変更可能である
ことは勿論である。
以上説明したように、本発明では製造工程中のゲート絶
縁膜等の絶＆！膜の絶縁不良の発生が防止できる。した
がって、ゲート絶縁膜を薄層化しても製造工程中に破壊
されないので、集積回路の製造歩留りが向上する。その
結果、ゲート絶縁膜の絶縁破壊を意識することなく加工
技術を製造工程に採用できるので、集積回路の高性能化
が可能になる。
縁膜等の絶＆！膜の絶縁不良の発生が防止できる。した
がって、ゲート絶縁膜を薄層化しても製造工程中に破壊
されないので、集積回路の製造歩留りが向上する。その
結果、ゲート絶縁膜の絶縁破壊を意識することなく加工
技術を製造工程に採用できるので、集積回路の高性能化
が可能になる。
第１図（ａ）〜（ｄ）は１本発明による半導体装置の製
造方法の第１の実施例を工程順に説明するための構造断
面図、第２図は、本発明による第２の実施例を説明する
構造断面図、第３図は、本発明による第３の実施例を示
す回路図、第４図は、従来の技術を説明するための構造
断面図である。 １・・・半導体基板 °２・・・ゲート酸化膜 ３・・・ゲート電極 ４・・層間絶縁膜 ５・・・配線 ６・・・ｎゝ拡散層 ７．８・・・スルーホール ９・・・レジスト １０・・・ｐ＋拡散層 １１・・・ｐｎ接合面 ２０・・・フィールド酸化膜 ５０・・・導電体層 ５１．５２・・・配線 ＷＬ・・・ワード線 ＢＬ・・・ビット線 Ｗ Ｔ ｒ・・ワードトランジスタ ｃｐ・・・セルプレート ＣＮ・・・セルノード ＣＣ・・・セルキャパシタ Ｆ・・・接地線の切断箇所 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 第１図 ５１．５２−ムコ紀線 第１図
造方法の第１の実施例を工程順に説明するための構造断
面図、第２図は、本発明による第２の実施例を説明する
構造断面図、第３図は、本発明による第３の実施例を示
す回路図、第４図は、従来の技術を説明するための構造
断面図である。 １・・・半導体基板 °２・・・ゲート酸化膜 ３・・・ゲート電極 ４・・層間絶縁膜 ５・・・配線 ６・・・ｎゝ拡散層 ７．８・・・スルーホール ９・・・レジスト １０・・・ｐ＋拡散層 １１・・・ｐｎ接合面 ２０・・・フィールド酸化膜 ５０・・・導電体層 ５１．５２・・・配線 ＷＬ・・・ワード線 ＢＬ・・・ビット線 Ｗ Ｔ ｒ・・ワードトランジスタ ｃｐ・・・セルプレート ＣＮ・・・セルノード ＣＣ・・・セルキャパシタ Ｆ・・・接地線の切断箇所 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 第１図 ５１．５２−ムコ紀線 第１図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁体層と導電体層を積層する工程
と、上記絶縁体層上に位置する導電体層と上記絶縁体下
に位置する上記半導体基板とを接続する工程と、上記の
導電体層と半導体層との接続を絶縁状態にする工程を有
することを特徴とする半導体装置の製造方法。 ２、第１導電型の半導体基板と、上記半導体基板上に設
けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けら
れたゲート電極と、上記半導体基板の表面領域に設けら
れた上記第１導電型と反対導電型の不純物ドープ領域と
、上記ゲート電極と上記不純物ドープ領域とを接続する
配線とを具備し、かつ上記不純物ドープ領域が上記配線
パタンの外側にも延在していることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117459A JPH02297960A (ja) | 1989-05-12 | 1989-05-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117459A JPH02297960A (ja) | 1989-05-12 | 1989-05-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297960A true JPH02297960A (ja) | 1990-12-10 |
Family
ID=14712198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117459A Pending JPH02297960A (ja) | 1989-05-12 | 1989-05-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02297960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121668A (ja) * | 1991-10-25 | 1993-05-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5903031A (en) * | 1995-07-04 | 1999-05-11 | Matsushita Electric Industrial Co., Ltd. | MIS device, method of manufacturing the same, and method of diagnosing the same |
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