JP2872585B2 - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 239000004020 conductor Substances 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims 6
- 238000000059 patterning Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 15
- 239000000872 buffer Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Description
とその製造方法に関する。
放電(electrostatic discharge:ESD)から保護す
ることは、設計上考慮しなければならない点である。特
に、ICの寸法が製造過程において、縮むことを考慮し
て設計しなければならない。この静電放電は、ICに入
力/出力(I/O)のボンドパッドを介して流れる。あ
る場合においては、ICは、直接回路導体にボンドパッ
ドを介して、多数チップモジュール(マルチチップモジ
ュール:MCM)のように接続されている。このIC
は、パッケージをする前に、ESDに曝されるが、さら
に、パッケージした後でも、あるいは輸送中、あるいは
取扱い中にESDに曝されることがある。特に、n−チ
ャネルのトランジスタは、ESDのダメージを受けやす
く、特に、今日のCMOSのプロセスには、そのような
傾向があるが、p−チャネルの保護もまた同時に必要で
もある。出力バッファをESDから保護する設計技術
は、ダイオードあるいはトランジスタのような出力抵抗
および/または電圧クランプ素子を用いることである。
様々な電圧クランプ素子が従来公知で、例えば、米国特
許第4821089号と4806999号を参照のこ
と。これらの電圧クランプ素子は出力トランジスタのド
レイン電極に発生する最大電圧を制限するよう機能す
る。このESDから保護する1つの形態としては、電圧
クランプ手段と共にポリシリコン製の出力抵抗、あるい
は、ケイ化物製の出力抵抗を用いることである。これに
関しては米国特許第4990802号を参照のこと。
た半導体層内に形成される(これは通常拡散抵抗と称す
る)。例えば、図1に示すように、nチャネルの出力ト
ランジスタは、ゲート誘電体105とゲート導電体10
6とがp−基板領域100の上に形成されている。n+
ソース領域104は、電圧供給導体(VSSあるいは
VDD)に接続されている。ドレイン領域103は、ボン
ドパッド213にn−ウエル領域101とn+ウエル接
点領域102を介して接続されている。このn−ウエル
領域101は、ドレイン領域103とn+ウエル接点領
域102との間の抵抗(フィールド酸化物領域107)
を提供する。しかし、ドレイン領域103とn+ウエル
接点領域102はその高いドーピングレベルに起因し
て、抵抗値が比較的小さく、特に、ケイ化物層(図示せ
ず)が存在する時には、ほとんど抵抗を形成しえない。
このn−ウエル101の抵抗の長さは、フィールド酸化
物領域107の大きさによって決定され、このフィール
ド酸化物領域107は、n+ウエル接点領域102、ド
レイン領域103、n+ソース領域104を形成するn
−型のイオン注入ステップ(あるいは、他のタイプのド
ーパント拡散操作)を実行する際、マスクとして機能す
る。このフィールド酸化物領域107は、公知の酸化物
成長技術により形成される。しかし、フィールド酸化物
領域107により規定されるn−ウエル拡散抵抗により
提供される抵抗は、このフィールド酸化物領域107の
長さLが変化するために、精度良く制御することはでき
ない。これらの変化により回路設計者は、「最悪の場
合」を想定し、そのために出力トランジスタのサイズが
大きくなる傾向がある。さらに、フィールド酸化物領域
107の長さLは、最初のリソグラフサイズ(ゲート導
電体106の長さに等しい)よりも通常大きく、その理
由は、公知の「バードビーク(birds beak)」の影響に
より成長酸化物領域の長さが延びることになる。それ故
に、抵抗の大きさは好ましくないほど増大する。
示されている。同図において、出力トランジスタは、p
−基板200の上にゲート誘電体207とゲート導電体
208が形成されている。このトランジスタは、側壁酸
化物領域209と210とを有し、それらは公知の酸化
物堆積と異方性エッチングにより形成される。この側壁
酸化物領域209と210は、以前にイオン注入された
n−領域204と205の上にマスクを形成し、これは
公知の低濃度でドープしたドレイン(lightlydoped dra
in:LDD)のプロセスにより形成された低濃度でドー
プしたドレイン領域として機能する。それ故に、側壁酸
化物領域209と210は、n+ソース領域203とn
+ドレイン領域206と接点領域202がイオン注入に
より形成される時に、n+ドーパントによってn−領域
204と205がドープされないようにしている。この
方法による拡散トランジスタは、低濃度でドープしたn
−型領域201を有し、このn−型領域201は、堆積
された酸化物領域212と薄い酸化物領域211により
同様にマスクされている。この酸化物領域211は、ゲ
ート誘電体207と同時に成長する。この酸化物領域2
12は、側壁酸化物領域209と210の製造ステップ
と同一ステップで堆積される。しかし、この抵抗形成技
術は、酸化物領域211と212を規定するために、余
分なリソグラフステップを必要とする。その理由は、側
壁酸化物領域209と210は、リソグラフステップを
必要としないような異方性エッチングにより形成される
からである。さらに、拡散抵抗を形成するこのプロセス
は、n−型注入ステップを実行することが必要となり、
そのために、非LDDプロセスがn−チャネルトランジ
スタを形成するために用いられる時には容易には実行で
きない。
は、静電放電から半導体素子を保護するような半導体を
提供し、およびそのような半導体を形成する方法を提供
するものである。
は、ドープしたウエル領域内に抵抗が形成される。この
抵抗は、ゲート導体を形成するために用いられる導電体
レベルを有するマスク層により規定される。
ランジスタは、ボンドパッド413に本発明の拡散抵抗
技術により接続される。この出力トランジスタは、p−
基板400内に形成されるが、p−基板内に形成された
p−ウエル内に形成してもよい。本発明の出力トランジ
スタはゲート誘電体405の上に配置されたゲート導電
体406を有し、このゲート誘電体405は、n+ソー
ス領域404とn+ドレイン領域403とを分離する。
このゲート導電体406は、通常ドープしたポリシリコ
ンからなり、金属ケイ化物層を有していてもよい。金属
をゲート導体として用いることも可能である。n+ドレ
イン領域403は、ボンドパッド413にn−ウエル4
01内に形成された抵抗手段により接続される。この抵
抗は抵抗/導電体領域408により規定され、この抵抗
/導電体領域408は通常「抵抗マスク導電体」とも称
する。この抵抗/導電体領域408は、n−型ドーパン
トが、n+接点領域402、n+ドレイン領域403、
n+ソース領域404を形成するイオン注入ステップ
(あるいは、他の拡散プロセス)の間、基板内に導入さ
れるのを阻止する。
接点領域402との間の抵抗は、抵抗/導電体領域40
8の大きさにより、およびn−ウエル401の抵抗値に
より主に決定される。このn−ウエル401の抵抗値
は、n+ドープ領域よりもはるかに高い抵抗値を有す
る。この抵抗は、p−基板400に関し、抵抗の電極
(402、403)の上の電圧に影響される。則ち、こ
の電圧が高くなると、n−ウエル401とp−基板40
0との間の接合部は逆バイアスされる。これにより、こ
の接合部において、ディプレーション領域が増大し、抵
抗が増加することになる。しかし、これは、抵抗/導電
体領域408の直下にあるn−ウエル401内にn−型
のキャリアを蓄積することにより、部分的にオフセット
されて、抵抗を減少させることもできる。
8は、ゲート導電体406を形成する同一の導電体層か
ら形成される。同様に誘電体層407は、ゲート誘電体
405を形成する同一の誘電体層から形成される。それ
故に、同一のリソグラフステップを用いて、ゲート導電
体406と抵抗/導電体領域408(その下のゲート誘
電体405とゲート導電体406も含めて)の両方を形
成することもできる。このリソグラフステップと後続の
エッチングステップは公知の技術を用いて行うことがで
きる。それ故に、本発明の方法は、ゲートリソグラフィ
とエッチング処理は所望のチャネル長さを得るために集
積回路形成のプロセスで、通常十分精度高く制御されて
いるので、この抵抗の大きさも精度良く制御することが
できる。さらに、抵抗/導電体領域408の長さは図1
に示すように、フィールド酸化物領域の最低長さよりも
短くすることができる。必要によっては、この抵抗の長
さは最小のリソグラフ寸法でも良い。それ故に、出力バ
ッファのサイズ(出力トランジスタとそれに関連する抵
抗も含めて)は、抵抗が本発明の方法により形成される
時には、図1の従来の抵抗に比較して小さくすることが
できる。さらに、本発明は多くの集積回路のプロセス
で、通常存在するようなドープしたウエル領域(n−ウ
エル)を利用するものである。それ故に、本発明の方法
は、LDD構造体(図2)を形成するのに余分なイオン
注入を必要としない。もちろん、LDDの構造体を使用
することも可能である。また、本発明の方法は図2の従
来の抵抗を規定するのに必要な余分リソグラフステップ
を必要としない。
用いられる製造プロセスを示す。図5において、p−基
板400にはn−ウエル401が形成され、このn−ウ
エル401は通常のリソグラフステップ、マスキングス
テップ、イオン注入ステップにより形成される。薄い誘
電体層501は、p−基板400の表面を酸化すること
により形成されるが、他の誘電体形成プロセスと材料を
用いることも可能である。この薄い誘電体層501は、
MOSのトランジスタのゲート誘電体として機能する。
しかし、ある種のGaAs、あるいは他のIII−V族
半導体において、薄い誘電体領域は必ずしも必要なもの
ではない。導電層502は、誘電体層501の上に形成
される。この導電層502は、通常ドープしたポリシリ
コン製、あるいは他の材料製でゲート導体として機能す
る。リソグラフレジスト材料層503がその上に堆積さ
れて、所望のタイプの化学放射(紫外線、X−線、電子
ビーム)で露光される。図6において、このリソグラフ
レジスト材料層503は必要によりウェット処理、ある
いはドライ処理(現像)によって除去されて、レジスト
エッチマスク領域601と602が残る。このエッチン
グ処理は、通常異方性反応イオンエッチングで、レジス
トのパターンをその下の誘電体層501と導電体502
に転写し、レジストエッチマスク領域601と602が
残る。レジストエッチマスク領域601と602がその
後除去される。
体405と407とゲート導電体406と抵抗/導電体
領域408が形成される(図4)。イオン注入プロセ
ス、あるいは他のドーパント導入プロセスをその後用い
て、図4に示すようにn+接点領域402、n+ドレイ
ン領域403、n+ソース404を形成する。これらの
領域を形成するに際し、n−ウエル401の端部をゲー
ト導電体406の近接する端部から十分離間することに
より、ゲート下のチャネル領域のp−基板を反対の型に
ドーピングする(counter-doping)のを回避するのが好
ましい。0.9μmのプロセスにおいては、1.5μm
の離間で十分である。種々の電極への接点は導電体40
9、410、411、412により提供される。一般的
に、これらの導電体はアルミ製で、あるいは、他の材料
(耐火金属、銅、金属ケイ化物、窒化金属)を用いるこ
とも可能である。抵抗/導電体領域408を公知の電圧
ポテンシャルに接続して、ウエル抵抗が導通するのが阻
止するような「浮遊ゲート」を回避する。それ故に、抵
抗/導電体領域408は導電体409により、この実施
例においてはボンドパッド413に接続されている。こ
の実施例はボンドパッドの電圧は正のESDが発生する
間上昇するので、前述のディプレション効果に起因して
抵抗値が増加することにより、ESDの性能を改善して
いる。さらに、抵抗のゲート誘電体のブレークダウンが
起こるのを回避する。さらに、フローティングゲートを
回避する他の方法も利用できる。
抵抗率と大きさに依存する。そして、それはそのドーピ
ングレベルに依存する。一般的に、n−ドーピングレベ
ルはシリコン基板材料中で1011−1013ドーパントイ
オン/cm2の範囲内である。これにより、スクエア当
たり400−5000Ωの範囲内の抵抗率となる。n−
ウエル出力抵抗のこの寸法(長さと幅)はレイアウトの
便宜上ソースまたはドレイン領域とほぼ同一のものであ
る。もちろん、他の所望の抵抗を得るためには、他の寸
法を用いることは構わない。0.9μmのLDDを実現
する設計においては、n−ウエルシート抵抗は3100
Ω/スクエアで、抵抗/導電体領域408の長さが0.
9μmの時には、リンのn−型ドーパントの拡散に起因
して、抵抗の長さは若干短い(約0.2μm)。全体の
抵抗値は0.7μm長さのn−ウエル抵抗とn−ウエル
抵抗の何れかの側の約0.3μm長のn−LDD抵抗の
組み合わせである。これは1500μm幅の抵抗に対
し、約2Ωの抵抗を、そして、10μmの幅の抵抗に対
しては、約300Ωの抵抗となる。この幅とは基板表面
の面の長さに直交する方向の寸法である。多くの場合、
1−500Ωの範囲内の抵抗値は、ESDを回避する本
発明の目的を実現するのに最も適当な値である。
用できる。その一例が図3に示されており、同図には従
来の出力バッファでn−チャネルのプルアップトランジ
スタ301とn−チャネルのプールダウントランジスタ
302を有する。インバータ300がトランジスタ30
2が導通状態の時に、301を非導通状態にしている。
そして、その逆も行う。この種の設計は小さなコンピュ
ータシステムのインタフェースに用いられる。トランジ
スタ301と302は、そのソース/ドレイン電極と出
力ノード304(ボンドパッド305に接続される)と
の間の出力抵抗によって保護される。所望のESDの保
護を得るために、さらに、ダイオードトランジスタ、あ
るいは他の電圧クランプ素子(図示せず)を用いること
ができる。本発明を利用する他のバッファタイプはCM
OS出力段を有し、p−チャネルプルアップトランジス
タとn−チャネルプルダウントランジスタが使用され
る。この出力端の解放ドレインタイプでも本発明を用
い、この構成においては、n−チャネルトランジスタは
プルダウン素子として機能し、外部の抵抗がプルアップ
素子として機能する。
ペーサが存在しないが、必要によってそれらを追加する
ことができる。例えば、図2に示すLDD構造を形成す
るために、側壁スペーサを用いるが、あるいは、LDD
の注入領域無しに、ゲート導体をソース/ドレイン電極
から離間することもできる。このような離間構成により
ゲートとソース/ドレイン電極との間の短絡を防止で
き、このような短絡は、例えば、ケイ化物電極が用いら
れた時に起こりやすい。ケイ化物電極は他のタイプの電
極に比較して、ESDの損傷を受けやすい。その結果、
本発明は特にこのようなシリサイド化合物の電極に利用
できる。本発明はn−チャネル出力トランジスタについ
て説明したが、p−チャネルト出力ランジスタについて
も、ドーピングの導電型を逆転させることにより可能で
ある。
ン領域を有するトランジスタについて説明したが、出力
電流の容量を上げるために、多数のソース/ドレイン領
域を有するトランジスタに適用することもできる。本発
明の技術は、さらに、またドレイン領域を出力ボンドパ
ッドに接続する抵抗を形成するのにも用いることができ
る。図4に示した実施例は、n−チャネルトランジスタ
のドレインと同一のn+ドープ領域(403)を共有す
る抵抗接点電極の1つとを示している。しかし、トラン
ジスタのドレインと抵抗の接点電極を別個のn+ドープ
領域に形成して、金属あるいは他の導電層でもって、電
気的に接続することも可能である。ある応用例において
は、出力トランジスタのソースはVSSあるいはVDDに直
接接続されてはいないが、高速制御あるいは電圧破壊に
対する保護を行うために、電圧を減少させるために、他
の抵抗を介して接続することもできる。さらに、本発明
の抵抗は従来の保護抵抗(ドープしたポリシリコン)、
あるいは、保護トランジスタ(バイポーラ)を介して、
ボンドパッドに接続することもできる。多くの場合電圧
クランプダイオード、あるいはトランジスタはボンドパ
ッドに接続して、ESDの保護を向上している。ここで
述べたボンドパッドは少なくとも出力信号を搬送する
が、出力信号と多重化された入力信号を搬送してもよ
い。この多重化した場合には、ボンドパッドは入力/出
力(I/Oボンドパッド)とも称する。
から記載したが、本発明により形成された抵抗の他の有
利な使用方法も可能である。例えば、本発明の抵抗を用
いて、過電圧からの保護を改良することもできる。さら
に、本発明の抵抗をボンドパッドに接続された出力導体
以外の回路導体に接続することも可能である。本発明の
抵抗にトランジスタを接続して、出力バッファの出力ト
ランジスタ以外の機能を持たせることも可能である。
けることにより、静電放電からトランジスタを保護する
ことができる。
す図。
す図。
断面図。
れるステップを表す図。
れるステップを表す図。
Claims (7)
- 【請求項1】 第2の導電型(p)の半導体本体(40
0)の上に形成されたゲート導電体(406)と、回路
導電体(410,413)に抵抗を介して接続される第
1の導電型(n)のドレイン領域(403)とソース領
域(404)とを有する電界効果型のトランジスタにお
いて、 前記抵抗は、前記第1の導電型(n)のウエル領域(4
01)に形成され、 前記ウエル領域(401)は、前記回路導体(410)
に、前記ウエル領域(401)内に形成された前記第1
の導電型(n)で高濃度ドープされた接点領域(40
2)を介して接続され、 前記抵抗は、前記導電体層(410)から形成された抵
抗/導電体領域(408)の下に存在し、 前記抵抗の大きさは、前記抵抗/導電体領域(408)
で規定されることを特徴とする電界効果型トランジス
タ。 - 【請求項2】 前記抵抗/導電体領域(408)は、前
記回路導電体(410)に接続(409)されることを
特徴とする請求項1の電界効果型トランジスタ。 - 【請求項3】 前記回路導電体(410)は、その出力
導電体がボンドパッド(413)に接続されることを特
徴とする請求項1の電界効果型トランジスタ。 - 【請求項4】 薄い誘電体層の第1部分から形成される
ゲート誘電体(405)は、ゲート導電体(406)の
下に形成され、 前記薄い誘電体層の第2部分(407)は、前記抵抗/
導電体領域(408)の下に形成されることを特徴とす
る請求項1の電界効果型トランジスタ。 - 【請求項5】 (A) 第2の導電型(p)の半導体本
体(400)の一部内に第1の導電型(n)のウエル領
域(401)を形成するステップと、 (B) 前記半導体本体(400)の上に導電体層(5
02)を形成するステップと、 (C) 前記導電体層の第1部分からゲート導電体(4
06)を形成するために、前記導電体層をリソグラフで
パターン化するステップと、 前記導電体層の第2部分の抵抗/導電体領域層(40
8)は、前記ウエル領域(401)の上に形成され、 (D) 前記第1の導電型のドーパントを前記導電体層
の第1部分と第2部分によりマスクされていない半導体
本体の領域(402,403,404)に注入するステ
ップと、これにより、ソース/ドレイン領域(403、
404)と、前記ウエル領域(401)内にドープした
接点領域(402)が形成され、 (E) 前記ウエル領域(401)内のドープした接点
領域(402)内と回路導体(410)との間に電気的
接続を形成するステップとからなることを特徴とする電
界効果型トランジスタの製造方法。 - 【請求項6】 前記(B)ステップの前に、前記半導体
本体(400,401)の上に薄い誘電体層(501)
を形成するステップをさらに有することを特徴とする請
求項5の方法。 - 【請求項7】 前記(E)ステップの後に、前記抵抗/
導電体領域層(408)と回路導体(410)とを接続
するステップをさらに有することを特徴とする請求項5
の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/118,109 US5838033A (en) | 1993-09-08 | 1993-09-08 | Integrated circuit with gate conductor defined resistor |
US118109 | 1993-09-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07183516A JPH07183516A (ja) | 1995-07-21 |
JP2872585B2 true JP2872585B2 (ja) | 1999-03-17 |
Family
ID=22376546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6238605A Expired - Lifetime JP2872585B2 (ja) | 1993-09-08 | 1994-09-07 | 電界効果型トランジスタとその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5838033A (ja) |
JP (1) | JP2872585B2 (ja) |
KR (1) | KR100204986B1 (ja) |
GB (1) | GB2281813B (ja) |
HK (1) | HK1002526A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4423591C2 (de) * | 1994-07-06 | 1996-08-29 | Itt Ind Gmbh Deutsche | Schutzstruktur für integrierte Schaltungen |
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US6507074B2 (en) | 1995-11-30 | 2003-01-14 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
AU1123597A (en) * | 1995-11-30 | 1997-06-19 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
JP3169844B2 (ja) | 1996-12-11 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
JPH10288950A (ja) * | 1997-04-14 | 1998-10-27 | Casio Comput Co Ltd | 液晶表示装置 |
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KR100482362B1 (ko) * | 1997-10-14 | 2005-08-01 | 삼성전자주식회사 | 정전기보호용반도체장치및그제조방법 |
JP3033548B2 (ja) * | 1997-11-12 | 2000-04-17 | 日本電気株式会社 | 半導体装置、静電保護素子及び絶縁破壊防止方法 |
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EP1347511A1 (en) * | 2002-03-22 | 2003-09-24 | STMicroelectronics S.r.l. | Method for manufacturing a MOS transistor and MOS transistor. |
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US7329926B2 (en) | 2003-04-01 | 2008-02-12 | Agere Systems Inc. | Semiconductor device with constricted current passage |
US8563336B2 (en) * | 2008-12-23 | 2013-10-22 | International Business Machines Corporation | Method for forming thin film resistor and terminal bond pad simultaneously |
JP5210414B2 (ja) * | 2011-04-26 | 2013-06-12 | シャープ株式会社 | 半導体装置 |
US20180374838A1 (en) * | 2017-06-23 | 2018-12-27 | Macronix International Co., Ltd. | Semiconductor structure |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
US4830976A (en) * | 1984-10-01 | 1989-05-16 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit resistor |
US4806999A (en) * | 1985-09-30 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Area efficient input protection |
EP0242383B1 (en) * | 1985-10-15 | 1991-08-28 | AT&T Corp. | Protection of igfet integrated circuits from electrostatic discharge |
JPS63305545A (ja) * | 1987-06-05 | 1988-12-13 | Hitachi Ltd | 半導体集積回路装置 |
US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
US5051860A (en) * | 1989-05-12 | 1991-09-24 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
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-
1993
- 1993-09-08 US US08/118,109 patent/US5838033A/en not_active Expired - Lifetime
-
1994
- 1994-08-31 GB GB9417498A patent/GB2281813B/en not_active Expired - Fee Related
- 1994-09-07 KR KR1019940022412A patent/KR100204986B1/ko not_active IP Right Cessation
- 1994-09-07 JP JP6238605A patent/JP2872585B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-26 HK HK98101485A patent/HK1002526A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK1002526A1 (en) | 1998-08-28 |
JPH07183516A (ja) | 1995-07-21 |
GB2281813A (en) | 1995-03-15 |
US5838033A (en) | 1998-11-17 |
KR950010052A (ko) | 1995-04-26 |
GB2281813B (en) | 1997-04-16 |
KR100204986B1 (ko) | 1999-06-15 |
GB9417498D0 (en) | 1994-10-19 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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