JP3345296B2 - 保護回路および絶縁物上半導体素子用回路 - Google Patents
保護回路および絶縁物上半導体素子用回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、保護回路に関し、
特に保護回路を有する絶縁物上半導体（ＳＯＩ）素子お
よびかかる素子の形成方法に関するものである。
特に保護回路を有する絶縁物上半導体（ＳＯＩ）素子お
よびかかる素子の形成方法に関するものである。
【０００２】
【従来の技術】入力保護回路は、典型的に、集積回路に
用いられ、素子内の敏感な内部回路を静電放電（ＥＤ
Ｓ:electrostatic discharge）から保護するためのもの
である。従来の半導体素子（バルク半導体材料内の半導
体素子）において、ＥＳＤに使用されている部品には３
つの一般的なタイプがあり、それらにはｐｎ接合、金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、
および厚手フィールド酸化物（ＴＦＯ：thick fieldoxi
de）、パンチスルー素子(punch-through device)が含ま
れる。これら３つのタイプの部品では、各々、部品のブ
レークダウン電圧は、典型的に、部品内のｐｎ接合のブ
レークダウン電圧によって決定される。ｐｎ接合の一部
である拡散領域の底面および側縁は典型的に基板自体に
隣接しているので、ｐｎ接合の面積は通常適当である。
したがって、静電放電の間の過剰電荷は、比較的広い範
囲にわたって消散する。
用いられ、素子内の敏感な内部回路を静電放電（ＥＤ
Ｓ:electrostatic discharge）から保護するためのもの
である。従来の半導体素子（バルク半導体材料内の半導
体素子）において、ＥＳＤに使用されている部品には３
つの一般的なタイプがあり、それらにはｐｎ接合、金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、
および厚手フィールド酸化物（ＴＦＯ：thick fieldoxi
de）、パンチスルー素子(punch-through device)が含ま
れる。これら３つのタイプの部品では、各々、部品のブ
レークダウン電圧は、典型的に、部品内のｐｎ接合のブ
レークダウン電圧によって決定される。ｐｎ接合の一部
である拡散領域の底面および側縁は典型的に基板自体に
隣接しているので、ｐｎ接合の面積は通常適当である。
したがって、静電放電の間の過剰電荷は、比較的広い範
囲にわたって消散する。
【０００３】バルク半導体材料のためのＥＳＤ保護回路
に使用される部品は、それ自体で容易にＳＯＩ素子には
使用することができない。ＳＯＩ素子では、拡散領域の
底縁が埋め込み酸化物層（絶縁物）に接触し、フィール
ド酸化物によって両側に固定されるので、ｐｎ接合の面
積の多くが失われる。このように、埋め込み酸化物によ
って、ｐｎ接合がｐ−型またはｎ−領域の下に形成され
るのが妨げられる。したがって、大幅に狭い面積で過剰
電荷を消散しなければならない。埋め込み酸化物層は熱
導体としては不十分なためエネルギが効果的に散逸せ
ず、ＳＯＩ ＭＯＳＦＥＴにおける静電放電は、ＭＯＳ
ＦＥＴの加熱を増大させることになる。加熱の増大によ
って、素子に損傷が生じ得る点である、電流スレシホル
ドが低下する。この電流スレシホルドが生じる点を、ト
ランジスタの第２ブレークダウン電流値（Ｉt2）と呼
ぶ。一旦Ｉt2を超過すると、トランジスタ・チャネル内
のシリコンが溶融し、冷却後は低抵抗のフィラメントを
形成するので、素子は永久的に破壊状態となる。フィー
ルド酸化物は典型的にＳＯＩ内の埋め込み酸化物と接触
するので、厚手フィールド酸化物素子を埋め込み酸化物
領域上に使用することはできない。使用すると、その結
果として、放電電流が流れることができるパンチスルー
経路がなくなってしまう。
に使用される部品は、それ自体で容易にＳＯＩ素子には
使用することができない。ＳＯＩ素子では、拡散領域の
底縁が埋め込み酸化物層（絶縁物）に接触し、フィール
ド酸化物によって両側に固定されるので、ｐｎ接合の面
積の多くが失われる。このように、埋め込み酸化物によ
って、ｐｎ接合がｐ−型またはｎ−領域の下に形成され
るのが妨げられる。したがって、大幅に狭い面積で過剰
電荷を消散しなければならない。埋め込み酸化物層は熱
導体としては不十分なためエネルギが効果的に散逸せ
ず、ＳＯＩ ＭＯＳＦＥＴにおける静電放電は、ＭＯＳ
ＦＥＴの加熱を増大させることになる。加熱の増大によ
って、素子に損傷が生じ得る点である、電流スレシホル
ドが低下する。この電流スレシホルドが生じる点を、ト
ランジスタの第２ブレークダウン電流値（Ｉt2）と呼
ぶ。一旦Ｉt2を超過すると、トランジスタ・チャネル内
のシリコンが溶融し、冷却後は低抵抗のフィラメントを
形成するので、素子は永久的に破壊状態となる。フィー
ルド酸化物は典型的にＳＯＩ内の埋め込み酸化物と接触
するので、厚手フィールド酸化物素子を埋め込み酸化物
領域上に使用することはできない。使用すると、その結
果として、放電電流が流れることができるパンチスルー
経路がなくなってしまう。
【０００４】
【発明が解決しようとする課題】したがって、集積回路
の入出力パッドに到達し得るＥＳＤ電位から、回路を適
切に保護することができる、ＳＯＩ素子用保護回路を形
成することが必要とされている。
の入出力パッドに到達し得るＥＳＤ電位から、回路を適
切に保護することができる、ＳＯＩ素子用保護回路を形
成することが必要とされている。
【０００５】
【課題を解決するための手段】本発明は、デジタル回路
に用いられているＭＯＳＦＥＴのような敏感な回路に悪
影響を与えることなく、入出力パッドにおいて静電事象
の発生を可能とする、絶縁物上半導体素子用保護回路お
よびその形成方法を提供する。この保護回路は、２つの
異なる供給電位に対して、およびチップ上の他の入出力
パッドに対して、入出力パッドを正および負にバイアス
することを可能にする。本体連結ＭＯＳＦＥＴが保護回
路に用いられており、そのドレイン領域が、ＭＯＳＦＥ
Ｔの閉ループ・ゲート電極の外側に配置されている。
に用いられているＭＯＳＦＥＴのような敏感な回路に悪
影響を与えることなく、入出力パッドにおいて静電事象
の発生を可能とする、絶縁物上半導体素子用保護回路お
よびその形成方法を提供する。この保護回路は、２つの
異なる供給電位に対して、およびチップ上の他の入出力
パッドに対して、入出力パッドを正および負にバイアス
することを可能にする。本体連結ＭＯＳＦＥＴが保護回
路に用いられており、そのドレイン領域が、ＭＯＳＦＥ
Ｔの閉ループ・ゲート電極の外側に配置されている。
【０００６】
【発明の実施の形態】以下、添付図面において本発明を
一例をに説明する、これは限定を意図するものではな
い。尚、図面において、同様の参照符号は同様の素子を
示すものとする。
一例をに説明する、これは限定を意図するものではな
い。尚、図面において、同様の参照符号は同様の素子を
示すものとする。
【０００７】図面内の素子は簡略化および明確化を第一
とし、必ずしも同一比率で描かれている訳ではない。例
えば、図の中の素子のあるものは、その寸法を他の素子
に対して誇張し、本発明の実施例の理解を向上させる助
けとしている。
とし、必ずしも同一比率で描かれている訳ではない。例
えば、図の中の素子のあるものは、その寸法を他の素子
に対して誇張し、本発明の実施例の理解を向上させる助
けとしている。
【０００８】絶縁物上半導体素子用保護回路は、デジタ
ル回路に用いられるＭＯＳＦＥＴのような敏感な回路部
品に悪影響を与えることなく、入出力パッドにおける静
電事象(electrostaticevent)の発生を可能にするもので
ある。また、保護回路は、チップ上の供給レール(suppl
yrail)および他のパッド全てに対して、入出力パッドの
正方向および負方向へのバイアスも可能にする。
ル回路に用いられるＭＯＳＦＥＴのような敏感な回路部
品に悪影響を与えることなく、入出力パッドにおける静
電事象(electrostaticevent)の発生を可能にするもので
ある。また、保護回路は、チップ上の供給レール(suppl
yrail)および他のパッド全てに対して、入出力パッドの
正方向および負方向へのバイアスも可能にする。
【０００９】図１は、入出力（Ｉ／Ｏ）ノードに電気的
に接続されているＩ／Ｏパッド１２のための、保護回路
の一部を示す回路図である。本明細書において、供給ノ
ード（ＶDDまたはＶSS）に電気的に接続されているＭＯ
ＳＦＥＴ群の電流電極はソースであり、これら同一ＭＯ
ＳＦＥＴ群の他の電流電極はドレインである。回路１０
は、更に、本体連結ＭＯＳＦＥＴ(body-tied MOSFET)１
４およびｎ−チャネルＭＯＳＦＥＴ１６を含む。ＭＯＳ
ＦＥＴ１４，１６のドレインはＩ／Ｏノードに電気的に
接続され、それらのソースはＶSSノードに電気的に接続
されている。ＶSSノードは、ＶSS電極（図示せず）から
のＶSS電位を受信するように結合されている。ＭＯＳＦ
ＥＴ１４では、本体連結部を用いて、ノード１４２の近
くに示すように、トランジスタのチャネル領域をソース
領域に電気的に接続してある。チャネル領域およびドレ
イン領域間の接合部は、図１に示すように、ｐｎダイオ
ードを形成する。ＭＯＳＦＥＴ１６のゲートはＶSSノー
ドに電気的に接続されている。ＭＯＳＦＥＴ１６は「ゲ
ート接地型」ＭＯＳＦＥＴであり、ＭＯＳＦＥＴのソー
スおよびドレイン間の寄生二極作用(parasitic bipolar
action)を利用してＥＳＤ保護を行うことを、当業者は
認めよう。寄生二極作用が開始する電位差（ＭＯＳＦＥ
Ｔのソースおよびドレイン間の）のことを、当業界で
は、ＢＶＤＳＳと呼ぶ。
に接続されているＩ／Ｏパッド１２のための、保護回路
の一部を示す回路図である。本明細書において、供給ノ
ード（ＶDDまたはＶSS）に電気的に接続されているＭＯ
ＳＦＥＴ群の電流電極はソースであり、これら同一ＭＯ
ＳＦＥＴ群の他の電流電極はドレインである。回路１０
は、更に、本体連結ＭＯＳＦＥＴ(body-tied MOSFET)１
４およびｎ−チャネルＭＯＳＦＥＴ１６を含む。ＭＯＳ
ＦＥＴ１４，１６のドレインはＩ／Ｏノードに電気的に
接続され、それらのソースはＶSSノードに電気的に接続
されている。ＶSSノードは、ＶSS電極（図示せず）から
のＶSS電位を受信するように結合されている。ＭＯＳＦ
ＥＴ１４では、本体連結部を用いて、ノード１４２の近
くに示すように、トランジスタのチャネル領域をソース
領域に電気的に接続してある。チャネル領域およびドレ
イン領域間の接合部は、図１に示すように、ｐｎダイオ
ードを形成する。ＭＯＳＦＥＴ１６のゲートはＶSSノー
ドに電気的に接続されている。ＭＯＳＦＥＴ１６は「ゲ
ート接地型」ＭＯＳＦＥＴであり、ＭＯＳＦＥＴのソー
スおよびドレイン間の寄生二極作用(parasitic bipolar
action)を利用してＥＳＤ保護を行うことを、当業者は
認めよう。寄生二極作用が開始する電位差（ＭＯＳＦＥ
Ｔのソースおよびドレイン間の）のことを、当業界で
は、ＢＶＤＳＳと呼ぶ。
【００１０】回路１０は、更に、ツエナー・ダイオード
１５，１８，１９を含み、これらは各々、正端子と負端
子とを有する。ツエナー・ダイオード１５の正端子はＶ
SSノードに電気的に接続され、その負端子はＭＯＳＦＥ
Ｔ１４のゲートに電気的に接続されている。ツエナー・
ダイオード１８の正端子はＶSSノードに電気的に接続さ
れ、その負端子はＶDD電極（図示せず）からのＶDD電位
を受信するように結合されている。ツエナー・ダイオー
ド１９については、正端子がＩ／Ｏノードに電気的に接
続され、負端子はＶDDノードに電気的に接続されてい
る。
１５，１８，１９を含み、これらは各々、正端子と負端
子とを有する。ツエナー・ダイオード１５の正端子はＶ
SSノードに電気的に接続され、その負端子はＭＯＳＦＥ
Ｔ１４のゲートに電気的に接続されている。ツエナー・
ダイオード１８の正端子はＶSSノードに電気的に接続さ
れ、その負端子はＶDD電極（図示せず）からのＶDD電位
を受信するように結合されている。ツエナー・ダイオー
ド１９については、正端子がＩ／Ｏノードに電気的に接
続され、負端子はＶDDノードに電気的に接続されてい
る。
【００１１】ツエナー・ダイオード１８は、レール・ク
ランプ(rail clamp)の具体的なタイプの１つである。レ
ール・クランプの機能は、供給レール間にＥＳＤ放電経
路を与えることである。ツエナー・ダイオード１８の代
わりに、ＭＯＳＦＥＴ、バイポーラ・トランジスタ、Ｔ
ＦＯ素子、またはコンデンサも、レール・クランプとし
て使用可能である。これら５つのタイプの部品は、それ
らのあらゆる組み合わせでも、レール・クランプとして
使用可能である。
ランプ(rail clamp)の具体的なタイプの１つである。レ
ール・クランプの機能は、供給レール間にＥＳＤ放電経
路を与えることである。ツエナー・ダイオード１８の代
わりに、ＭＯＳＦＥＴ、バイポーラ・トランジスタ、Ｔ
ＦＯ素子、またはコンデンサも、レール・クランプとし
て使用可能である。これら５つのタイプの部品は、それ
らのあらゆる組み合わせでも、レール・クランプとして
使用可能である。
【００１２】一実施例では、ＶDD電位は約２．０ボルト
であり、ＶSS電位は約０．０ボルトである。ＭＯＳＦＥ
Ｔ１４，１６は各々、約０．５ボルトのスレシホルド電
圧を有する。ＭＯＳＦＥＴ１４のブレークダウン電圧は
約７．０ボルトであり、ＭＯＳＦＥＴ１６のブレークダ
ウン電圧は約３．５ボルトである。これら具体的な数値
は本発明の例示であり、限定を意味するものではない。
であり、ＶSS電位は約０．０ボルトである。ＭＯＳＦＥ
Ｔ１４，１６は各々、約０．５ボルトのスレシホルド電
圧を有する。ＭＯＳＦＥＴ１４のブレークダウン電圧は
約７．０ボルトであり、ＭＯＳＦＥＴ１６のブレークダ
ウン電圧は約３．５ボルトである。これら具体的な数値
は本発明の例示であり、限定を意味するものではない。
【００１３】保護回路１０は、種々のバイアスされない
またはバイアスされたＥＳＤの状況の下で、デジタル回
路を保護するために用いられる。主放電経路は、経路１
０２，１０４，１０６，１０８，１０９によって示され
ている。Ｉ／Ｏパッド１２の電位がＶDDノードの電位よ
りも高い場合、電流は経路１０２で示されるように流れ
る。ダイオ−ド１９は、約０．７ボルトの順カットイン
電位(forward cut-inpotential)を有する。したがっ
て、Ｉ／Ｏパッド１２の電位が、ＶDDノードの電位より
も０．７ボルト高い場合、電流は経路１０２で示すよう
に流れる。ＶDDノードが約２．０ボルトの場合、Ｉ／Ｏ
パッド１２が約２．７ボルト以上になると、電流は経路
１０２で示すように流れる。
またはバイアスされたＥＳＤの状況の下で、デジタル回
路を保護するために用いられる。主放電経路は、経路１
０２，１０４，１０６，１０８，１０９によって示され
ている。Ｉ／Ｏパッド１２の電位がＶDDノードの電位よ
りも高い場合、電流は経路１０２で示されるように流れ
る。ダイオ−ド１９は、約０．７ボルトの順カットイン
電位(forward cut-inpotential)を有する。したがっ
て、Ｉ／Ｏパッド１２の電位が、ＶDDノードの電位より
も０．７ボルト高い場合、電流は経路１０２で示すよう
に流れる。ＶDDノードが約２．０ボルトの場合、Ｉ／Ｏ
パッド１２が約２．７ボルト以上になると、電流は経路
１０２で示すように流れる。
【００１４】経路１０４，１０６は、Ｉ／Ｏパッド１２
の電位がＶDDノードの電位よりも大幅に低い場合の電流
の流れを示す。ＶDDノードの電位がＩ／Ｏパッド１２の
電位よりも少なくとも５ボルト以上高い場合、電流は経
路１０４で示すように流れる。ＶDDノードが約２．０ボ
ルトの場合、Ｉ／Ｏパッド１２が約−３．０ボルトにな
ると、電流は経路１０４で示すように流れる。ＶDDノー
ドおよびＩ／Ｏパッド１２間の電位差が、ダイオード１
８（ＶＲＢＤ１８）の逆ブレークダウン電圧とＭＯＳＦ
ＥＴ１４のドレイン・ダイオードの順カットイン電位と
の和を超過した場合、電流は経路１０６で示すように流
れる。数値を用いると、この電位差は約５．７ボルトと
なる。ＶDDノードが約２．０ボルトの場合、Ｉ／Ｏパッ
ドが約−３．７ボルトになると、電流は経路１０６で示
すように流れる。
の電位がＶDDノードの電位よりも大幅に低い場合の電流
の流れを示す。ＶDDノードの電位がＩ／Ｏパッド１２の
電位よりも少なくとも５ボルト以上高い場合、電流は経
路１０４で示すように流れる。ＶDDノードが約２．０ボ
ルトの場合、Ｉ／Ｏパッド１２が約−３．０ボルトにな
ると、電流は経路１０４で示すように流れる。ＶDDノー
ドおよびＩ／Ｏパッド１２間の電位差が、ダイオード１
８（ＶＲＢＤ１８）の逆ブレークダウン電圧とＭＯＳＦ
ＥＴ１４のドレイン・ダイオードの順カットイン電位と
の和を超過した場合、電流は経路１０６で示すように流
れる。数値を用いると、この電位差は約５．７ボルトと
なる。ＶDDノードが約２．０ボルトの場合、Ｉ／Ｏパッ
ドが約−３．７ボルトになると、電流は経路１０６で示
すように流れる。
【００１５】ツエナー・ダイオード１８は、ＶSSノード
およびＶDDノード間に電気的に接続されているので、
「バス・ツエナー」と呼ぶ。絶縁物上半導体素子は、図
示したものと同様の他のＩ／Ｏパッド１２とツエナー・
ダイオード１８とを有する。電流は、経路１０６で示す
ように、「局所」ダイオード１８を通過して流れるが、
他のパッドにおける他のダイオード１８もこの電流の一
部を搬送することができる。経路１０６が示す放電経路
は、パッド−ＶDD間負応力状態のための補助（二次的）
経路を形成する。尚、ＶＲＢＤ１８とＭＯＳＦＥＴ１４
のドレイン・ダイオードの順方向カットイン電位との和
がＶＲＢＤ１９より小さい場合、経路１０６は主経路と
なり得ることを注記しておく。したがって、ダイオード
１９は、不純物原子の濃度によって決定される標準的な
ｐｎダイオード（ツエナー・ダイオードではなく）で置
き換え可能であり、こうしても基本的な特性が変わるこ
とはない。標準ｐｎダイオードは、通常、典型的な逆バ
イアス状態の間大量の電流を流すためには使用されな
い。ツエナー・ダイオードが通常用いられるのは、ツエ
ナー・ダイオード間の逆バイアス電位差が１０ボルト以
下のときに大量の電流を流す場合である。本実施例で
は、逆バイアス電位差が約５．０ボルトになると、ツエ
ナー・ダイオードは大量の電流を通過させる。異なる逆
バイアス・ブレークダウン電圧を有する、別のツエナー
・ダイオードを使用(tailor)することも可能である。
およびＶDDノード間に電気的に接続されているので、
「バス・ツエナー」と呼ぶ。絶縁物上半導体素子は、図
示したものと同様の他のＩ／Ｏパッド１２とツエナー・
ダイオード１８とを有する。電流は、経路１０６で示す
ように、「局所」ダイオード１８を通過して流れるが、
他のパッドにおける他のダイオード１８もこの電流の一
部を搬送することができる。経路１０６が示す放電経路
は、パッド−ＶDD間負応力状態のための補助（二次的）
経路を形成する。尚、ＶＲＢＤ１８とＭＯＳＦＥＴ１４
のドレイン・ダイオードの順方向カットイン電位との和
がＶＲＢＤ１９より小さい場合、経路１０６は主経路と
なり得ることを注記しておく。したがって、ダイオード
１９は、不純物原子の濃度によって決定される標準的な
ｐｎダイオード（ツエナー・ダイオードではなく）で置
き換え可能であり、こうしても基本的な特性が変わるこ
とはない。標準ｐｎダイオードは、通常、典型的な逆バ
イアス状態の間大量の電流を流すためには使用されな
い。ツエナー・ダイオードが通常用いられるのは、ツエ
ナー・ダイオード間の逆バイアス電位差が１０ボルト以
下のときに大量の電流を流す場合である。本実施例で
は、逆バイアス電位差が約５．０ボルトになると、ツエ
ナー・ダイオードは大量の電流を通過させる。異なる逆
バイアス・ブレークダウン電圧を有する、別のツエナー
・ダイオードを使用(tailor)することも可能である。
【００１６】保護回路１０において、経路１０８，１０
９は、Ｉ／Ｏパッド１２がＶSSノードの電位よりも高い
電位および低い電位の場合の電流の流れを示している。
ＭＯＳＦＥＴ１４のドレイン・ダイオードは、約０．７
ボルトの順方向カットイン電位を有する。ＶSSノードの
電位がＩ／Ｏパッド１２の電位よりも０．７ボルト以上
高い場合、電流は経路１０８で示すように流れる。ＶSS
ノードが約０ボルトの場合、Ｉ／Ｏパッド１２が約−
０．７ボルト以下になると、電流は経路１０８で示すよ
うに流れる。Ｉ／Ｏパッド１２の電位差からＶSSノード
の電位を減算して、ＭＯＳＦＥＴ１６のＢＶＤＳＳを超
過する場合、電流は経路１０９で示すように流れる。こ
の場合、ＢＶＤＳＳは約３．５ボルトである。ＶSSノー
ドが約０ボルトの場合、Ｉ／Ｏパッド１２が約３．５ボ
ルト以上になると、電流は経路１０９で示すように流れ
る。
９は、Ｉ／Ｏパッド１２がＶSSノードの電位よりも高い
電位および低い電位の場合の電流の流れを示している。
ＭＯＳＦＥＴ１４のドレイン・ダイオードは、約０．７
ボルトの順方向カットイン電位を有する。ＶSSノードの
電位がＩ／Ｏパッド１２の電位よりも０．７ボルト以上
高い場合、電流は経路１０８で示すように流れる。ＶSS
ノードが約０ボルトの場合、Ｉ／Ｏパッド１２が約−
０．７ボルト以下になると、電流は経路１０８で示すよ
うに流れる。Ｉ／Ｏパッド１２の電位差からＶSSノード
の電位を減算して、ＭＯＳＦＥＴ１６のＢＶＤＳＳを超
過する場合、電流は経路１０９で示すように流れる。こ
の場合、ＢＶＤＳＳは約３．５ボルトである。ＶSSノー
ドが約０ボルトの場合、Ｉ／Ｏパッド１２が約３．５ボ
ルト以上になると、電流は経路１０９で示すように流れ
る。
【００１７】ＭＯＳＦＥＴ１４は本体連結トランジスタ
であるので、経路１０６，１０８は、先に指定した電位
では存在しない。ＭＯＳＦＥＴ１４が本体連結部を有し
ていなければ、ＭＯＳＦＥＴ１４のチャネル領域は電気
的にフロート状態となり、この場合経路１０８は存在し
ない。ＭＯＳＦＥＴ１４の本体連結部は、更に、本体連
結部のない同一トランジスタと比較して、ＭＯＳＦＥＴ
１４のＢＶＤＳＳを増大させるという利点がある。これ
は、経路１０９が、ＭＯＳＦＥＴ１４，１６を通過する
並列経路ではなく、ＭＯＳＦＥＴ１６を通過する主経
路、即ち、Ｉ／Ｏパッド１２からＭＯＳＦＥＴ１４を介
してＶSSノードまで達する主経路となるように作用す
る。具体的には、ＭＯＳＦＥＴ１６は、ＥＳＤ事象に伴
う高電流を通過させるように最適化されている。ＭＯＳ
ＦＥＴ１６に必要とされる最適化は、通常、ＭＯＳＦＥ
Ｔ１４の良好な電気的性能に必要なものとは反対であ
る。ＢＶＤＳＳが最初にＭＯＳＦＥＴ１６内で発生する
こと、およびＭＯＳＦＥＴ１４はＭＯＳＦＥＴ１６の動
作範囲内ではブレークダウンしないことを保証するのは
有利である。図５に、本体連結周波数のＢＶＤＳＳに対
する効果を示す。図５については、本明細書の後半でよ
り詳細に説明する。ＭＯＳＦＥＴ１４内の本体連結周波
数が高いほど、そのＢＶＤＳＳの増大も大きくなる。
であるので、経路１０６，１０８は、先に指定した電位
では存在しない。ＭＯＳＦＥＴ１４が本体連結部を有し
ていなければ、ＭＯＳＦＥＴ１４のチャネル領域は電気
的にフロート状態となり、この場合経路１０８は存在し
ない。ＭＯＳＦＥＴ１４の本体連結部は、更に、本体連
結部のない同一トランジスタと比較して、ＭＯＳＦＥＴ
１４のＢＶＤＳＳを増大させるという利点がある。これ
は、経路１０９が、ＭＯＳＦＥＴ１４，１６を通過する
並列経路ではなく、ＭＯＳＦＥＴ１６を通過する主経
路、即ち、Ｉ／Ｏパッド１２からＭＯＳＦＥＴ１４を介
してＶSSノードまで達する主経路となるように作用す
る。具体的には、ＭＯＳＦＥＴ１６は、ＥＳＤ事象に伴
う高電流を通過させるように最適化されている。ＭＯＳ
ＦＥＴ１６に必要とされる最適化は、通常、ＭＯＳＦＥ
Ｔ１４の良好な電気的性能に必要なものとは反対であ
る。ＢＶＤＳＳが最初にＭＯＳＦＥＴ１６内で発生する
こと、およびＭＯＳＦＥＴ１４はＭＯＳＦＥＴ１６の動
作範囲内ではブレークダウンしないことを保証するのは
有利である。図５に、本体連結周波数のＢＶＤＳＳに対
する効果を示す。図５については、本明細書の後半でよ
り詳細に説明する。ＭＯＳＦＥＴ１４内の本体連結周波
数が高いほど、そのＢＶＤＳＳの増大も大きくなる。
【００１８】別の実施例では、ツエナー・ダイオード１
９を省略することも可能である。本実施例では、Ｉ／Ｏ
パッド１２がＶDDノードよりも大幅に低い電位である場
合、電流は、経路１０６で示すように、ＶDDノードおよ
びＩ／Ｏパッド１２間を流れる。Ｉ／Ｏパッド１２がＶ
DDノードよりも大幅に高い電位である場合、電流は、経
路１０５に示すように、ＶDDノードおよびＩ／Ｏパッド
１２間を流れる。前述の値を用いると、Ｉ／Ｏパッド１
２の電位が約６．２ボルト以上の場合、電流は流れる。
６．２ボルトとは、ＭＯＳＦＥＴ１６のＢＶＤＳＳ電位
と、ツエナー・ダイオード１８の順カットイン電位と、
ＶDD電位との和である。
９を省略することも可能である。本実施例では、Ｉ／Ｏ
パッド１２がＶDDノードよりも大幅に低い電位である場
合、電流は、経路１０６で示すように、ＶDDノードおよ
びＩ／Ｏパッド１２間を流れる。Ｉ／Ｏパッド１２がＶ
DDノードよりも大幅に高い電位である場合、電流は、経
路１０５に示すように、ＶDDノードおよびＩ／Ｏパッド
１２間を流れる。前述の値を用いると、Ｉ／Ｏパッド１
２の電位が約６．２ボルト以上の場合、電流は流れる。
６．２ボルトとは、ＭＯＳＦＥＴ１６のＢＶＤＳＳ電位
と、ツエナー・ダイオード１８の順カットイン電位と、
ＶDD電位との和である。
【００１９】ツエナー・ダイオード１９がない保護回路
は、比較的高い電圧に対して安全に耐えることができる
内部回路を保護することができる。しかしながら、保護
回路１０が、比較的低い電圧にしか耐えることができな
い内部回路を保護すべき場合、ツエナー・ダイオード１
９が必要となる。先に用いた数字を参照して、Ｉ／Ｏパ
ッドの電位が約２．７ボルトのとき、電流は経路１０２
に沿って流れるが、Ｉ／Ｏパッドの電位が少なくとも
６．２ボルトになるまでは、電流は経路１０５に沿って
流れない。ツエナー・ダイオード１９は、技術が進歩し
ゲート酸化物が薄くなるにつれて、実際上必要となるで
あろう。
は、比較的高い電圧に対して安全に耐えることができる
内部回路を保護することができる。しかしながら、保護
回路１０が、比較的低い電圧にしか耐えることができな
い内部回路を保護すべき場合、ツエナー・ダイオード１
９が必要となる。先に用いた数字を参照して、Ｉ／Ｏパ
ッドの電位が約２．７ボルトのとき、電流は経路１０２
に沿って流れるが、Ｉ／Ｏパッドの電位が少なくとも
６．２ボルトになるまでは、電流は経路１０５に沿って
流れない。ツエナー・ダイオード１９は、技術が進歩し
ゲート酸化物が薄くなるにつれて、実際上必要となるで
あろう。
【００２０】当業者は、他のオプションも使用可能であ
ることを認めよう。しかし、回路は、負および正バイア
ス状態の下で分析し、保護対象の内部回路が、高電位事
象および低電位事象から適切に保護されていることを保
証しなければならない。
ることを認めよう。しかし、回路は、負および正バイア
ス状態の下で分析し、保護対象の内部回路が、高電位事
象および低電位事象から適切に保護されていることを保
証しなければならない。
【００２１】図２は、パッド間バイアス(pad-to-pad bi
asing)のための電流経路を示す回路図である。図２は図
１と同様の部品を含む。第２Ｉ／Ｏパッドのための同様
の部品は、アポストロフ（’）を付けて示すことにす
る。例えば、Ｉ／Ｏパッド１２’は、Ｉ／Ｏパッド１２
と同様である。経路１０２’，１０４’，１０８’，１
０９’は、図示の回路の主電流経路を示す。経路１０
５，１０６と同様の他の経路も存在するが、簡略化のた
め、図２には示していない。
asing)のための電流経路を示す回路図である。図２は図
１と同様の部品を含む。第２Ｉ／Ｏパッドのための同様
の部品は、アポストロフ（’）を付けて示すことにす
る。例えば、Ｉ／Ｏパッド１２’は、Ｉ／Ｏパッド１２
と同様である。経路１０２’，１０４’，１０８’，１
０９’は、図示の回路の主電流経路を示す。経路１０
５，１０６と同様の他の経路も存在するが、簡略化のた
め、図２には示していない。
【００２２】図３は、保護回路１０のより詳細な図を示
す。ｎ−チャネルＭＯＳＦＥＴ２１のソースおよびドレ
インは、半導体素子の他の部分に電気的に接続されてい
るが、図３には示されていない。典型的に、ＭＯＳＦＥ
Ｔ２１のゲートのような内部ＭＯＳＦＥＴ群のゲート
は、ｎ−チャネルＭＯＳＦＥＴ２２およびｐ−チャネル
ＭＯＳＦＥＴ２３のドレインに電気的に接続されてい
る。ＭＯＳＦＥＴ２２，２３のソースは、それぞれ、Ｖ
SSノードおよびＶDDノードに電気的に接続されている。
ＭＯＳＦＥＴ２２，２３のゲートは、中間ノードに電気
的に接続されている。
す。ｎ−チャネルＭＯＳＦＥＴ２１のソースおよびドレ
インは、半導体素子の他の部分に電気的に接続されてい
るが、図３には示されていない。典型的に、ＭＯＳＦＥ
Ｔ２１のゲートのような内部ＭＯＳＦＥＴ群のゲート
は、ｎ−チャネルＭＯＳＦＥＴ２２およびｐ−チャネル
ＭＯＳＦＥＴ２３のドレインに電気的に接続されてい
る。ＭＯＳＦＥＴ２２，２３のソースは、それぞれ、Ｖ
SSノードおよびＶDDノードに電気的に接続されている。
ＭＯＳＦＥＴ２２，２３のゲートは、中間ノードに電気
的に接続されている。
【００２３】また、保護回路１０は、二入力および二出
力を有する出力バッファ制御論理回路２８も含む。反転
ＥＮＡＢＬＥおよび反転ＤＡＴＡがＮＯＲゲート２８０
に入力される。ＮＯＲゲート２８０の出力は、反転器２
８２への入力である。また、反転器２８２の出力は制御
論理回路２８の出力でもあり、ＭＯＳＦＥＴ２７のゲー
トに電気的に接続されている。反転ＥＮＡＢＬＥは、反
転器２８４への入力でもある。反転器２８４の出力およ
び反転ＤＡＴＡは、ＮＡＮＤゲート２８６への入力であ
る。ＮＡＮＤゲート２８６の出力は、反転器２８８の入
力である。反転器２８８の出力は制御論理回路２８の出
力でもあり、ＭＯＳＦＥＴ１４のゲートに電気的に接続
されている。ＭＯＳＦＥＴ１４，２７は、ＳＯＩ素子用
出力バッファの一部である。
力を有する出力バッファ制御論理回路２８も含む。反転
ＥＮＡＢＬＥおよび反転ＤＡＴＡがＮＯＲゲート２８０
に入力される。ＮＯＲゲート２８０の出力は、反転器２
８２への入力である。また、反転器２８２の出力は制御
論理回路２８の出力でもあり、ＭＯＳＦＥＴ２７のゲー
トに電気的に接続されている。反転ＥＮＡＢＬＥは、反
転器２８４への入力でもある。反転器２８４の出力およ
び反転ＤＡＴＡは、ＮＡＮＤゲート２８６への入力であ
る。ＮＡＮＤゲート２８６の出力は、反転器２８８の入
力である。反転器２８８の出力は制御論理回路２８の出
力でもあり、ＭＯＳＦＥＴ１４のゲートに電気的に接続
されている。ＭＯＳＦＥＴ１４，２７は、ＳＯＩ素子用
出力バッファの一部である。
【００２４】出力バッファ制御論理回路２８は、Ｉ／Ｏ
パッド１２が出力パッドとしてアクティブか否かを判定
し、データをＩ／Ｏパッド１２まで通過させる。出力バ
ッファは、反転ＥＮＡＢＬＥが「１」のとき、ディゼー
ブルされる。この場合、Ｉ／Ｏパッド１２は入力パッド
である。トランジスタ２２，２３は、内部ＭＯＳＦＥＴ
に電気的に接続されている入力バッファの一部である。
反転ＥＮＡＢＬＥが「０」のとき、Ｉ／Ｏパッド１２は
出力パッドとなり、反転ＤＡＴＡからのデータは、Ｉ／
Ｏパッド１２まで通過することができる。Ｉ／Ｏパッド
１２が入力パッドまたは出力パッドとして作用可能であ
ることは明らかである。しかしながら、Ｉ／Ｏパッド１
２は、同時に、素子に対して入力パッドおよび出力パッ
ドとしては作用しない。
パッド１２が出力パッドとしてアクティブか否かを判定
し、データをＩ／Ｏパッド１２まで通過させる。出力バ
ッファは、反転ＥＮＡＢＬＥが「１」のとき、ディゼー
ブルされる。この場合、Ｉ／Ｏパッド１２は入力パッド
である。トランジスタ２２，２３は、内部ＭＯＳＦＥＴ
に電気的に接続されている入力バッファの一部である。
反転ＥＮＡＢＬＥが「０」のとき、Ｉ／Ｏパッド１２は
出力パッドとなり、反転ＤＡＴＡからのデータは、Ｉ／
Ｏパッド１２まで通過することができる。Ｉ／Ｏパッド
１２が入力パッドまたは出力パッドとして作用可能であ
ることは明らかである。しかしながら、Ｉ／Ｏパッド１
２は、同時に、素子に対して入力パッドおよび出力パッ
ドとしては作用しない。
【００２５】保護回路１０は、図３に示す、別のＭＯＳ
ＦＥＴ，ダイオードおよびノードを含む。ツエナー・ダ
イオード２４の負端子およびツエナー・ダイオード２５
の正端子は、中間ノードに電気的に接続されている。ツ
エナー・ダイオード２４の正端子は、ＶSSノードに電気
的に接続され、ダイオード２５の負端子は、ＶDDノード
に電気的に接続されている。中間ノードは、抵抗２６に
よって、Ｉ／Ｏノードに抵抗的に接続されている。ｐ−
チャネルＭＯＳＦＥＴ２７は、Ｉ／Ｏノードに電気的に
接続されたドレインと、ＶDDノードに電気的に接続され
たソースとを有する。ＭＯＳＦＥＴ２７のゲートは、ツ
エナー・ダイオード２９の正端子に電気的に接続され、
ツエナー・ダイオード２９の負端子は、ＶDDノードに電
気的に接続されている。
ＦＥＴ，ダイオードおよびノードを含む。ツエナー・ダ
イオード２４の負端子およびツエナー・ダイオード２５
の正端子は、中間ノードに電気的に接続されている。ツ
エナー・ダイオード２４の正端子は、ＶSSノードに電気
的に接続され、ダイオード２５の負端子は、ＶDDノード
に電気的に接続されている。中間ノードは、抵抗２６に
よって、Ｉ／Ｏノードに抵抗的に接続されている。ｐ−
チャネルＭＯＳＦＥＴ２７は、Ｉ／Ｏノードに電気的に
接続されたドレインと、ＶDDノードに電気的に接続され
たソースとを有する。ＭＯＳＦＥＴ２７のゲートは、ツ
エナー・ダイオード２９の正端子に電気的に接続され、
ツエナー・ダイオード２９の負端子は、ＶDDノードに電
気的に接続されている。
【００２６】保護回路１０は、内部ＭＯＳＦＥＴへの損
傷の可能性を減らすように作用するものである。例え
ば、かかるＭＯＳＦＥＴ内のゲート誘電体の厚さが７０
オングストローム（Å）であり、ブレークダウン電圧が
７．０ボルトであると仮定する。Ｉ／Ｏパッド１２が内
部ＭＯＳＦＥＴのゲートに直接接続され、Ｉ／Ｏパッド
１２の電位が７．０ボルトよりも高い場合、内部ＭＯＳ
ＦＥＴのゲート誘電体は永久的に破壊され、素子を事実
上無駄にしてしまう。
傷の可能性を減らすように作用するものである。例え
ば、かかるＭＯＳＦＥＴ内のゲート誘電体の厚さが７０
オングストローム（Å）であり、ブレークダウン電圧が
７．０ボルトであると仮定する。Ｉ／Ｏパッド１２が内
部ＭＯＳＦＥＴのゲートに直接接続され、Ｉ／Ｏパッド
１２の電位が７．０ボルトよりも高い場合、内部ＭＯＳ
ＦＥＴのゲート誘電体は永久的に破壊され、素子を事実
上無駄にしてしまう。
【００２７】ツエナー・ダイオード２４，２５，１５，
２９および抵抗２６を含む保護回路１０の部分は、トラ
ンジスタ２１および出力バッファ制御論理回路２８のた
めに、二次的な保護を与える。抵抗２６は、中間ノード
に到達する電位を低下させる。ツエナー・ダイオード２
４，２５は、中間ノードの電位（結果的に、ＭＯＳＦＥ
Ｔ２３，２３のゲート誘電体間の電位）が７．０ボルト
より高い絶対値を有することを防止するように設計され
ている。同様に、ツエナー・ダイオード１５，２９は、
ＭＯＳＦＥＴ１４，２７のゲート誘電体間の電位が、
７．０ボルトより高い絶対値を有することを防止するよ
うに設計されている。ツエナー・ダイオード２４，２
５，２９が、ツエナー・ダイオード１５，１８と同一の
順方向バイアス・カットイン電位および逆方向バイアス
・ブレークダウン電圧を有する場合、中間ノードの電位
は、−０．７ボルトより低く、かつ５．０ボルトより高
くなければならない。
２９および抵抗２６を含む保護回路１０の部分は、トラ
ンジスタ２１および出力バッファ制御論理回路２８のた
めに、二次的な保護を与える。抵抗２６は、中間ノード
に到達する電位を低下させる。ツエナー・ダイオード２
４，２５は、中間ノードの電位（結果的に、ＭＯＳＦＥ
Ｔ２３，２３のゲート誘電体間の電位）が７．０ボルト
より高い絶対値を有することを防止するように設計され
ている。同様に、ツエナー・ダイオード１５，２９は、
ＭＯＳＦＥＴ１４，２７のゲート誘電体間の電位が、
７．０ボルトより高い絶対値を有することを防止するよ
うに設計されている。ツエナー・ダイオード２４，２
５，２９が、ツエナー・ダイオード１５，１８と同一の
順方向バイアス・カットイン電位および逆方向バイアス
・ブレークダウン電圧を有する場合、中間ノードの電位
は、−０．７ボルトより低く、かつ５．０ボルトより高
くなければならない。
【００２８】多数の具体的な電位が論じられているが、
当業者は、特定の供給電位および保護すべき部品に対す
る電位を個別に設計することができよう。例えば、これ
までの説明の多くは、ＶDDおよびＶSS間の電位差が２．
０ボルト、ゲート誘電体ブレークダウン電圧が７．０ボ
ルトの場合を対象としていた。ＶDDおよびＶSS間の電位
差が１．０ボルトで、ゲート誘電体ブレークダウン電圧
が５．０ボルトの場合、保護回路１０内の部品は、ゼロ
により近い値を有する電位で動作しなければならない場
合もある。
当業者は、特定の供給電位および保護すべき部品に対す
る電位を個別に設計することができよう。例えば、これ
までの説明の多くは、ＶDDおよびＶSS間の電位差が２．
０ボルト、ゲート誘電体ブレークダウン電圧が７．０ボ
ルトの場合を対象としていた。ＶDDおよびＶSS間の電位
差が１．０ボルトで、ゲート誘電体ブレークダウン電圧
が５．０ボルトの場合、保護回路１０内の部品は、ゼロ
により近い値を有する電位で動作しなければならない場
合もある。
【００２９】他の実施例では、パッドは、ＶDD電位およ
びＶSS電位の範囲にない電位で動作する場合もある。例
えば、パッドはＶSS電位および−ＶPP電位の範囲で動作
する。この場合、−ＶPP電位は約−２．０ボルトとする
ことができる。図３に示す回路を用いることができる
が、図３に示すＶDDノードはＶSS電位にあり、図３に示
すＶSSノードは−ＶPP電位にある。また、ブレークダウ
ン電圧、ＢＶＤＳＳ等のような、図３に示す部品の電気
的特性も、内部回路を適切に保護するために変更しなけ
ればならない場合もある。より一般的には、図２のボト
ムに近い供給ノードは、図３のトップに近い供給ノード
よりも、低い電位にある。
びＶSS電位の範囲にない電位で動作する場合もある。例
えば、パッドはＶSS電位および−ＶPP電位の範囲で動作
する。この場合、−ＶPP電位は約−２．０ボルトとする
ことができる。図３に示す回路を用いることができる
が、図３に示すＶDDノードはＶSS電位にあり、図３に示
すＶSSノードは−ＶPP電位にある。また、ブレークダウ
ン電圧、ＢＶＤＳＳ等のような、図３に示す部品の電気
的特性も、内部回路を適切に保護するために変更しなけ
ればならない場合もある。より一般的には、図２のボト
ムに近い供給ノードは、図３のトップに近い供給ノード
よりも、低い電位にある。
【００３０】本発明者は、素子２０と特に良好に動作す
るトランジスタ１４のレイアウトを発見した。図４は、
図１および図３に示した本体連結ＭＯＳＦＥＴ１４の平
面図を示す。閉ゲート電極(closed-gateelectrode)３４
が、フィールド分離領域３０および半導体島(semicondu
ctor island)５０の上に位置する。閉ループ・ゲート電
極３４の形状は、円形、卵形、楕円形、凸状、または正
方形、長方形、六角形、八角形等を含むいずれかのタイ
プの多角形とすることができる。閉ゲート電極３４は漏
れ電流を減少させるために使用される。なぜなら、ＭＯ
ＳＦＥＴ１４はチャネル・フィールド分離縁を有さない
ので、ゲート電極３４はチャネル・フィールド分離縁と
交差しないからである。
るトランジスタ１４のレイアウトを発見した。図４は、
図１および図３に示した本体連結ＭＯＳＦＥＴ１４の平
面図を示す。閉ゲート電極(closed-gateelectrode)３４
が、フィールド分離領域３０および半導体島(semicondu
ctor island)５０の上に位置する。閉ループ・ゲート電
極３４の形状は、円形、卵形、楕円形、凸状、または正
方形、長方形、六角形、八角形等を含むいずれかのタイ
プの多角形とすることができる。閉ゲート電極３４は漏
れ電流を減少させるために使用される。なぜなら、ＭＯ
ＳＦＥＴ１４はチャネル・フィールド分離縁を有さない
ので、ゲート電極３４はチャネル・フィールド分離縁と
交差しないからである。
【００３１】図４に見られるように、閉ゲート電極３４
は内縁３４１と外縁３４２とを有する。ソース領域３６
および本体連結領域３２は内縁３４１に隣接して位置
し、ドレイン領域３８は外縁３４２に隣接して位置す
る。閉ゲート電極３４に近い領域３２，３６の縁部は、
閉ゲート電極３４、または閉ゲート電極３４に隣接して
位置する側壁スペーサ（図４には示されていない）に自
己整合するように形成される。
は内縁３４１と外縁３４２とを有する。ソース領域３６
および本体連結領域３２は内縁３４１に隣接して位置
し、ドレイン領域３８は外縁３４２に隣接して位置す
る。閉ゲート電極３４に近い領域３２，３６の縁部は、
閉ゲート電極３４、または閉ゲート電極３４に隣接して
位置する側壁スペーサ（図４には示されていない）に自
己整合するように形成される。
【００３２】本体連結領域３２に隣接する破線は、領域
３２，３６，３８を形成するために用いられるドーピン
グ工程に使用するマスクの位置を示すものである。領域
３２が形成されているとき、領域３２および閉ゲート電
極３４の破線内にある部分以外のトランジスタ１４を全
てマスクが覆う。閉ゲート電極３４は、領域３２を形成
するために用いられるドーパントが大量に、閉ゲート電
極３４の部分の下に位置するチャネル領域に達するのを
防止する。領域３６，３８を形成するには、像が逆のマ
スクを用いる。領域３２および閉ゲート電極３４の破線
の外側にある部分を除いて、トランジスタ１４の全てを
露出させる。
３２，３６，３８を形成するために用いられるドーピン
グ工程に使用するマスクの位置を示すものである。領域
３２が形成されているとき、領域３２および閉ゲート電
極３４の破線内にある部分以外のトランジスタ１４を全
てマスクが覆う。閉ゲート電極３４は、領域３２を形成
するために用いられるドーパントが大量に、閉ゲート電
極３４の部分の下に位置するチャネル領域に達するのを
防止する。領域３６，３８を形成するには、像が逆のマ
スクを用いる。領域３２および閉ゲート電極３４の破線
の外側にある部分を除いて、トランジスタ１４の全てを
露出させる。
【００３３】ドレイン領域、ソース領域３６、本体連結
領域３２、および閉ゲート電極３４への接点は各々Ｘで
示されている。接点を形成する前に、導電性ストリップ
を形成し、領域３２，３６の各々を互いに電気的に接続
する。典型的に、導電性ストリップは、シリサイド、耐
熱金属窒化物等のような、局所相互接続部に使用される
いずれかの物質を含む。
領域３２、および閉ゲート電極３４への接点は各々Ｘで
示されている。接点を形成する前に、導電性ストリップ
を形成し、領域３２，３６の各々を互いに電気的に接続
する。典型的に、導電性ストリップは、シリサイド、耐
熱金属窒化物等のような、局所相互接続部に使用される
いずれかの物質を含む。
【００３４】トランジスタ１４は、約０．９ミクロンの
有効（電気的に測定した）チャネル長、および約２００
ミクロンの有効チャネル幅を有する。本明細書で用いる
場合、有効チャネル長とは、ほぼ、ドレイン領域３８の
１つとゲート電極３４直下にありドレイン領域３８に最
も近いソース領域３６との間の距離である。有効チャネ
ル幅は、個々のソース領域３６に近い個々のチャネル領
域の和にほぼ等しい。ソース領域３６および本体連結部
３２は、互いに電気的に接続されている。
有効（電気的に測定した）チャネル長、および約２００
ミクロンの有効チャネル幅を有する。本明細書で用いる
場合、有効チャネル長とは、ほぼ、ドレイン領域３８の
１つとゲート電極３４直下にありドレイン領域３８に最
も近いソース領域３６との間の距離である。有効チャネ
ル幅は、個々のソース領域３６に近い個々のチャネル領
域の和にほぼ等しい。ソース領域３６および本体連結部
３２は、互いに電気的に接続されている。
【００３５】閉ゲート電極を有する多くの従来のＭＯＳ
ＦＥＴでは、ソース領域とは逆に、ドレイン領域がゲー
ト電極の内縁近くに位置する。ドレイン領域がゲート電
極の内縁に近いと、ドレイン領域およびチャネル領域間
の接合面積が小さくなる（基板上の面積も小さくなる）
ので、ドレイン領域の接合容量が低下する。通常、接合
容量が低下すると、より高速なＭＯＳＦＥＴが形成され
る。
ＦＥＴでは、ソース領域とは逆に、ドレイン領域がゲー
ト電極の内縁近くに位置する。ドレイン領域がゲート電
極の内縁に近いと、ドレイン領域およびチャネル領域間
の接合面積が小さくなる（基板上の面積も小さくなる）
ので、ドレイン領域の接合容量が低下する。通常、接合
容量が低下すると、より高速なＭＯＳＦＥＴが形成され
る。
【００３６】従来の慣例(wisdom)とは逆に、ドレイン領
域３８は、閉ループ・ゲート電極３４の外縁３４２に隣
接する。ドレイン領域を外縁３４２に隣接して配置する
ことにより、ドレイン領域およびチャネル領域間に重大
な漏れ電流が生じる前に、ドレイン領域３８の電位を高
くすることが可能となる。
域３８は、閉ループ・ゲート電極３４の外縁３４２に隣
接する。ドレイン領域を外縁３４２に隣接して配置する
ことにより、ドレイン領域およびチャネル領域間に重大
な漏れ電流が生じる前に、ドレイン領域３８の電位を高
くすることが可能となる。
【００３７】本体連結トランジスタ１４の具体的なレイ
アウトを示すが、図４に示すものの代わりに、他のタイ
プの本体連結トランジスタを用いることも可能である。
保護回路の設計者は、どのタイプの本体連結トランジス
タを用いるべきかを判断することができよう。
アウトを示すが、図４に示すものの代わりに、他のタイ
プの本体連結トランジスタを用いることも可能である。
保護回路の設計者は、どのタイプの本体連結トランジス
タを用いるべきかを判断することができよう。
【００３８】素子２０の部品は、厚さが５００ないし１
０００オングストロームの半導体層内に形成される。本
明細書では、界面の面積は半導体層の長さと厚さとの積
であるので、これはある長さとして表現可能である。ダ
イオードの界面の面積は長さとして表現されている。
０００オングストロームの半導体層内に形成される。本
明細書では、界面の面積は半導体層の長さと厚さとの積
であるので、これはある長さとして表現可能である。ダ
イオードの界面の面積は長さとして表現されている。
【００３９】本体連結ＭＯＳＦＥＴ１４は、チャネル領
域とドレイン領域が一致するときに形成されるドレイン
・ダイオードを含む。順方向バイアスされたドレイン・
ダイオードの破壊的ブレークダウン電流は、個々のソー
ス領域面積の本体連結領域面積に対する比率（連結周波
数）を変更することによって、様々な値を取ることがで
きる。図５では、３つの異なる本体連結比に対する順方
向バイアス電圧（Ｖｆ）対順方向電流（Ｉｆ）のプロッ
トを示す。このデータは、全電気的幅が２５ミクロン
（即ち、個々のソース領域３６の幅の合計）であるＭＯ
ＳＦＥＴに対するものである。ドレイン・ダイオードの
長さは約５０ミクロンである。Ｓ／Ｂ連結比が１：１の
場合、約６ミリアンペア／ミクロンの電流が通過しても
破壊的な故障は発生しない。Ｓ／Ｂ連結比が２．５：１
の場合、約４．６ミリアンペア／ミクロンが通過しても
（３６ミクロンのドレイン・ダイオード）故障は発生せ
ず、Ｓ／Ｂ連結比が５：１の場合、約３．０ミリアンペ
ア／ミクロンが通過しても（３１ミクロンのドレイン・
ダイオード）故障は発生しない。図５において見られる
ように、電流搬送能力は、連結周波数を高めることによ
って向上する。これは、使用可能なドレイン・ダイオー
ド面積が広がることに、部分的に帰せられるが、ダイオ
ードの直列抵抗が減少し、抵抗性加熱が少なくなること
も寄与している。
域とドレイン領域が一致するときに形成されるドレイン
・ダイオードを含む。順方向バイアスされたドレイン・
ダイオードの破壊的ブレークダウン電流は、個々のソー
ス領域面積の本体連結領域面積に対する比率（連結周波
数）を変更することによって、様々な値を取ることがで
きる。図５では、３つの異なる本体連結比に対する順方
向バイアス電圧（Ｖｆ）対順方向電流（Ｉｆ）のプロッ
トを示す。このデータは、全電気的幅が２５ミクロン
（即ち、個々のソース領域３６の幅の合計）であるＭＯ
ＳＦＥＴに対するものである。ドレイン・ダイオードの
長さは約５０ミクロンである。Ｓ／Ｂ連結比が１：１の
場合、約６ミリアンペア／ミクロンの電流が通過しても
破壊的な故障は発生しない。Ｓ／Ｂ連結比が２．５：１
の場合、約４．６ミリアンペア／ミクロンが通過しても
（３６ミクロンのドレイン・ダイオード）故障は発生せ
ず、Ｓ／Ｂ連結比が５：１の場合、約３．０ミリアンペ
ア／ミクロンが通過しても（３１ミクロンのドレイン・
ダイオード）故障は発生しない。図５において見られる
ように、電流搬送能力は、連結周波数を高めることによ
って向上する。これは、使用可能なドレイン・ダイオー
ド面積が広がることに、部分的に帰せられるが、ダイオ
ードの直列抵抗が減少し、抵抗性加熱が少なくなること
も寄与している。
【００４０】図６は、Ｓ／Ｂ連結比がＭＯＳＦＥＴの逆
方向バイアス・ドレイン・ダイオードのブレークダウン
電圧に対してどのような影響を与えるかを示したもので
ある。ブレークダウン電圧とは、Ｉｒがゼロよりも大き
くなるときのドレインの電圧（Ｖｒ）のことである。Ｓ
／Ｂ連結比が１：１の場合、ドレイン・ダイオードのブ
レークダウンは、約７．０ボルトの電位で発生する。Ｓ
／Ｂ連結比が２．５：１の場合Ｖｒは約５．８ボルトで
あり、Ｓ／Ｂ連結比が５：１の場合Ｖｒは約５．０ボル
トである。
方向バイアス・ドレイン・ダイオードのブレークダウン
電圧に対してどのような影響を与えるかを示したもので
ある。ブレークダウン電圧とは、Ｉｒがゼロよりも大き
くなるときのドレインの電圧（Ｖｒ）のことである。Ｓ
／Ｂ連結比が１：１の場合、ドレイン・ダイオードのブ
レークダウンは、約７．０ボルトの電位で発生する。Ｓ
／Ｂ連結比が２．５：１の場合Ｖｒは約５．８ボルトで
あり、Ｓ／Ｂ連結比が５：１の場合Ｖｒは約５．０ボル
トである。
【００４１】将来、ＶDD電位は更にゼロに近づくであろ
う。ＶDD電位が低下するにつれて、Ｓ／Ｂ連結比は大き
くなる。しかしながら、Ｓ／Ｂ連結比が大きくなり過ぎ
ると、本体連結部の利点は小さくなり過ぎる。なぜな
ら、１つの本体連結部が有する連結すべきチャネル領域
があまりに大きくなり過ぎるからである。１０：１より
も大きいＳ／Ｂ連結比は事実上の上限となり得るが、こ
の数値は本発明の限定を意味するものではない。
う。ＶDD電位が低下するにつれて、Ｓ／Ｂ連結比は大き
くなる。しかしながら、Ｓ／Ｂ連結比が大きくなり過ぎ
ると、本体連結部の利点は小さくなり過ぎる。なぜな
ら、１つの本体連結部が有する連結すべきチャネル領域
があまりに大きくなり過ぎるからである。１０：１より
も大きいＳ／Ｂ連結比は事実上の上限となり得るが、こ
の数値は本発明の限定を意味するものではない。
【００４２】図３における部品のいくつかを電気的に測
定した寸法を示す。ツエナー・ダイオード１８は長さが
約５０ミクロンのｐｎ接合表面領域を有し、ツエナー・
ダイオード１９は長さが約４００ミクロンのｐｎ接合表
面領域を有する。各ツエナー・ダイオード１５，２４，
２５，２９は、長さが約２５ミクロンのｐｎ接合表面領
域を有する。ＭＯＳＦＥＴ１６は、約０．６ミクロンの
有効チャネル長と、約８００ミクロンの有効チャネル幅
とを有し、ＭＯＳＦＥＴ２７は、約０．６ミクロンの有
効チャネル長と、約４００ミクロンの有効チャネル幅と
を有する。これらの数値は特定のものであるが、当業者
は彼らの回路で最良に動作する電気的測定寸法を決定す
ることができよう。
定した寸法を示す。ツエナー・ダイオード１８は長さが
約５０ミクロンのｐｎ接合表面領域を有し、ツエナー・
ダイオード１９は長さが約４００ミクロンのｐｎ接合表
面領域を有する。各ツエナー・ダイオード１５，２４，
２５，２９は、長さが約２５ミクロンのｐｎ接合表面領
域を有する。ＭＯＳＦＥＴ１６は、約０．６ミクロンの
有効チャネル長と、約８００ミクロンの有効チャネル幅
とを有し、ＭＯＳＦＥＴ２７は、約０．６ミクロンの有
効チャネル長と、約４００ミクロンの有効チャネル幅と
を有する。これらの数値は特定のものであるが、当業者
は彼らの回路で最良に動作する電気的測定寸法を決定す
ることができよう。
【００４３】本発明の実施例は、入力保護回路をＳＯＩ
素子と共に使用して、デジタル回路またはその他の敏感
な部品を、Ｉ／Ｏパッドにおいて発生する静電事象から
保護することを可能にする。この設計によって、保護す
べき内部回路に悪影響を与えることなく、Ｉ／Ｏパッド
が高電圧および低電圧に達することが可能になる。静電
事象の間、電流は、負および正バイアス状態の下でのＩ
／Ｏパッド１２およびＶDD間、負および正バイアス状態
の下でのＩ／Ｏパッド１２およびＶSS間、ならびにあら
ゆる組み合わせの２つのＩ／Ｏパッド間を流れることが
できる。この設計は、埋め込み絶縁層を貫通して下に位
置する基板への連結を必要としない。したがって、入力
保護回路を含む真のＳＯＩ素子が形成される。本発明の
その他の利点は、プロセス・フローの中に統合可能であ
り、生産性を低下させる(marginal)プロセス工程や困難
なプロセス工程を組み込む必要がないことである。
素子と共に使用して、デジタル回路またはその他の敏感
な部品を、Ｉ／Ｏパッドにおいて発生する静電事象から
保護することを可能にする。この設計によって、保護す
べき内部回路に悪影響を与えることなく、Ｉ／Ｏパッド
が高電圧および低電圧に達することが可能になる。静電
事象の間、電流は、負および正バイアス状態の下でのＩ
／Ｏパッド１２およびＶDD間、負および正バイアス状態
の下でのＩ／Ｏパッド１２およびＶSS間、ならびにあら
ゆる組み合わせの２つのＩ／Ｏパッド間を流れることが
できる。この設計は、埋め込み絶縁層を貫通して下に位
置する基板への連結を必要としない。したがって、入力
保護回路を含む真のＳＯＩ素子が形成される。本発明の
その他の利点は、プロセス・フローの中に統合可能であ
り、生産性を低下させる(marginal)プロセス工程や困難
なプロセス工程を組み込む必要がないことである。
【００４４】上述の明細書では、具体的な実施例を参照
しながら本発明について説明した。しかしながら、特許
請求の範囲に記載されている本発明の範囲から逸脱する
ことなく、種々の修正や変更が可能であることを当業者
は認めよう。したがって、明細書および図は制限的な意
味ではなく例示的な意味で解釈すべきであり、かかる修
正は全て、本発明の範囲に含まれることを意図する。ま
た、特許請求の範囲において、機能手段(means-plus-fu
nction) の構成要素（群）があれば、これは、本明細書
に記載した構造であって、規定した機能（群）を行うも
のに該当する。また、機能手段の構成要素（群）は、規
定した機能（群）を行う構造的均等物および等価構造に
も該当するものとする。
しながら本発明について説明した。しかしながら、特許
請求の範囲に記載されている本発明の範囲から逸脱する
ことなく、種々の修正や変更が可能であることを当業者
は認めよう。したがって、明細書および図は制限的な意
味ではなく例示的な意味で解釈すべきであり、かかる修
正は全て、本発明の範囲に含まれることを意図する。ま
た、特許請求の範囲において、機能手段(means-plus-fu
nction) の構成要素（群）があれば、これは、本明細書
に記載した構造であって、規定した機能（群）を行うも
のに該当する。また、機能手段の構成要素（群）は、規
定した機能（群）を行う構造的均等物および等価構造に
も該当するものとする。
【図１】本発明の実施例によるＳＯＩ素子用入力保護回
路の一部を示す回路図。
路の一部を示す回路図。
【図２】パッド間保護を示すＳＯＩ素子用入力保護回路
の一部を示す回路図。
の一部を示す回路図。
【図３】図１に示す回路を含むＳＯＩ素子用保護回路の
回路図。
回路図。
【図４】本発明の実施例による図１および図３の入力保
護回路に使用されている、本体連結ＭＯＳＦＥＴの平面
図。
護回路に使用されている、本体連結ＭＯＳＦＥＴの平面
図。
【図５】本体連結ＭＯＳＦＥＴの連結周波数を変化させ
た場合の、順方向バイアス電圧とトランジスタのドレイ
ン・ダイオード電流との関係を示すグラフ。
た場合の、順方向バイアス電圧とトランジスタのドレイ
ン・ダイオード電流との関係を示すグラフ。
【図６】本体連結ＭＯＳＦＥＴの連結周波数を変化させ
た場合の、ゲート接地ブレークダウン電圧特性を示すグ
ラフ。
た場合の、ゲート接地ブレークダウン電圧特性を示すグ
ラフ。
１０ 保護回路 １２ Ｉ／Ｏパッド １４ 本体連結ＭＯＳＦＥＴ １６ ｎ−チャネルＭＯＳＦＥＴ １５，１８，１９ ツエナー・ダイオード ２０ 素子 ２１，２２ ｎ−チャネルＭＯＳＦＥＴ ２３，２７ ｐ−チャネルＭＯＳＦＥＴ ２４，２５，２９ ツエナー・ダイオード ２６ 抵抗 ２８ 出力バッファ制御論理回路 ３０ フィールド分離領域 ３２ 本体連結領域 ３４ 閉ゲート電極 ３６ ソース領域 ３８ ドレイン領域 ５０ 半導体島 １０２，１０４，１０６，１０８，１０９ 経路 １４２ ノード ２８０ ＮＯＲゲート ２８２，２８４，２８８ 反転器 ２８６ ＮＡＮＤゲート
フロントページの続き (56)参考文献 特開 平８−37284（ＪＰ，Ａ) 特開 平７−15010（ＪＰ，Ａ) 特開 平６−326307（ＪＰ，Ａ) 特開 平５−121662（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/12
Claims (5)
- 【請求項１】 保護回路であって： a)パッド・ノード； b)第１電位（ＶSS）を受信するように結合された第１供
給ノード； c)第１電極と、チャネルと、第２電極とを有する第１ト
ランジスタ（１４）であり、 前記第１トランジスタ（１４）の前記第１電極は、前記
第１供給ノードおよび前記チャネルに電気的に結合され
ており、 前記第１トランジスタ（１４）の前記第２電極は、前記
パッド・ノードに電気的に結合されており、かつ前記第
１トランジスタ（１４）の前記チャネルおよび第２電極
間の接合部にｐｎダイオードが形成されている、ところ
の前記第１トランジスタ（１４）； e)第１電極と、第２電極と、前記第１電極や前記第２電
極に電気的に結合されていないチャネルとを有する第２
トランジスタ（１６）であり、 前記第２トランジスタ（１６）の前記第１電極は、前記
第１供給ノードに電気的に結合されており、 前記第２トランジスタ（１６）の前記第２電極は、前記
パッド・ノードに電気的に結合されており、かつ前記パ
ッド・ノードから前記第１供給ノードに流れる主要な電
流経路として機能する、第２トランジスタ（１６）； f)前記第１電位（ＶSS）よりも高い第２電位（ＶDD）を
受信するように結合された第２供給ノード；ならびにg)
第１端子と第２端子とを有するレール・クランプ（１
８）であって、 前記レール・クランプ（１８）の前記第１端子は、前記
第１供給ノードに電気的に結合されており、かつ前記レ
ール・クランプ（１８）の前記第２端子は、前記第２供
給ノードに電気的に結合されている、前記レールクラン
プ（１８）； から構成されることを特徴とする保護回路。 - 【請求項２】 保護回路であって： a)パッド・ノード； b)第１電位（ＶSS）を受信するように結合されている第
１供給ノード； c)チャネルと、第１電極と、第２電極とを有する第１本
体連結トランジスタ（１４）であり、 前記第１本体連結トランジスタ（１４）の前記チャネル
および前記第１電極は、互いに電気的に結合され、かつ
前記第１供給ノードに電気的に結合されており、 前記第１本体連結トランジスタ（１４）の前記第２電極
は、前記パッド・ノードに電気的に結合されており、か
つ前記第１本体連結トランジスタ（１４）の前記チャネ
ルおよび第２電極間の接合部にｐｎダイオードが形成さ
れている、ところの前記第１本体連結トランジスタ（１
４）； d)第１電極と、チャネルと、第２電極とを有する第２ト
ランジスタ（１６）であり、 前記第２トランジスタ（１６）の前記第１電極は、前記
第１供給ノードに電気的に結合されており、かつ前記第
２トランジスタ（１６）の前記第２電極は、前記パッド
・ノードに電気的に結合されている、前記第２トランジ
スタ（１６）； e)前記第１電位（ＶSS）よりも高い第２電位（ＶDD）を
受信するように結合されている第２供給ノード； f)正端子と負端子とを有する第１ツエナー・ダイオード
（１８）であって、 前記第１ツエナー・ダイオード（１８）の前記正端子
は、前記第１供給ノードに結合されており、かつ前記第
１ツエナー・ダイオード（１８）の前記負端子が前記第
２供給ノードに結合されている、前記第１ツエナー・ダ
イオード（１８）；ならびにg)正端子と負端子とを有す
る第２ツエナー・ダイオード（１９）であり、 前記第２ツエナー・ダイオード（１９）の前記正端子
は、前記パッド・ノードに結合されており、かつ前記第
２ツエナー・ダイオード（１９）の前記負端子が前記第
２供給ノードに結合されている、ところの前記第２ツエ
ナー・ダイオード（１９）； から構成されることを特徴とする保護回路。 - 【請求項３】 絶縁物上半導体素子であって： パッド（１２）；ならびに保護回路であって、 a)第１電位（ＶSS）を受信するように結合されている第
１供給ノード； b)第１電極と、第２電極とを有する第１トランジスタ
（１４）であり、 前記第１トランジスタ（１４）の前記第１電極は、前記
第１供給ノードに結合されており、かつ前記第１トラン
ジスタ（１４）の前記第２電極は、前記パッドに結合さ
れており、 本体連結トランジスタである前記第１トランジスタ（１
４）； c)第１電極と、第２電極と、制御電極とを有する第２ト
ランジスタ（１６）であり、 前記第２トランジスタ（１６）の前記第１電極および前
記制御電極は、前記第１供給ノードに結合されており、 前記第２トランジスタ（１６）の前記第２電極は、前記
パッドに結合されており、 前記第１トランジスタ（１４）は、前記第２トランジス
タ（１６）と並列に電気的に結合されており、かつ前記
パッドから第１供給ノードへの、前記第１トランジスタ
（１４）よりも前記第２トランジスタ（１６）を介した
主要な電流経路の少なくとも一部である第２トランジス
タ（１６）； d)前記第１電位（ＶSS）よりも高い第２電位（ＶDD）を
受信するように結合されている第２供給ノード；ならび
にe)正端子と負端子とを有する第１ツエナー・ダイオー
ド（１８）であり、 前記第１ツエナー・ダイオード（１８）の前記正端子
は、前記第１供給ノードに結合されており、かつ前記第
１ツエナー・ダイオード（１８）の前記負端子が前記第
２供給ノードに結合されている前記第１ツエナー・ダイ
オード（１８）； から成る前記保護回路； から構成されることを特徴とする絶縁物上半導体素子。 - 【請求項４】 絶縁物上半導体素子であって： 前記パッド（１２）；ならびに保護回路であって、 a)第１電位（ＶSS）を受信するように結合されている第
１供給ノード； b)チャネルと、第１電極と、第２電極とを有する第１本
体連結トランジスタ（１４）であり、 前記第１本体連結トランジスタ（１４）の前記チャネル
および前記第１電極は、互いに電気的に結合され、かつ
前記第１供給ノードに結合されており、 前記第１本体連結トランジスタ（１４）の前記第２電極
は、前記パッドに結合されており； 前記第１本体連結トランジスタ（１４）の前記チャネル
および第２電極間の接合部に、ｐｎダイオードが形成さ
れている前記第１本体連結トランジスタ（１４）； c)第１電極と第２電極とを有する第２トランジスタ（１
６）であり、 前記第２トランジスタ（１６）の前記第１電極は、前記
第１供給ノードに結合されており、かつ前記第２トラン
ジスタ（１６）の前記第２電極が前記パッド・ノードに
結合されている、ところの前記第２トランジスタ（１
６）； d)前記第１電位（ＶSS）よりも高い第２電位（ＶDD）を
受信するように結合されている第２供給ノード； e)正端子と負端子とを有する第１ツエナー・ダイオード
（１８）であり： 前記第１ツエナー・ダイオード（１８）の前記正端子
は、前記第１供給ノードに結合されており；かつ前記第
１ツエナー・ダイオード（１８）の前記負端子は、前記
第２供給ノードに結合されている前記第１ツエナー・ダ
イオード（１８）； f)正端子と負端子とを有する第２ツエナー・ダイオード
（１９）であり、 前記第２ツエナー・ダイオード（１９）の前記正端子
は、前記パッド・ノードに結合されており、 前記第２ツエナー・ダイオード（１９）の前記負端子が
前記第２供給ノードに結合されている前記第２ツエナー
・ダイオード（１９）； から成る前記保護回路； から構成されることを特徴とする絶縁物上半導体素子。 - 【請求項５】 絶縁物上半導体素子であって： 第１ノードに電気的に結合された第１パッド（１２）； 第４ノードに電気的に結合された第２パッド（１２）；
ならびに前記保護回路であって、 a)第１電極と、チャネルと、第２電極とを有する第１ト
ランジスタ（１４）であり、 前記第１トランジスタ（１４）の前記第１電極は、第２
ノードおよび前記チャネルに電気的に結合されており、 前記第１トランジスタ（１４）の前記第２電極は、前記
第１ノードに電気的に結合されており、かつ前記第１ト
ランジスタ（１４）の前記チャネルおよび第２電極間の
接合部に、第１ｐｎダイオードが形成されている前記第
１トランジスタ（１４）； b)第１電極と第２電極とを有する第２トランジスタ（１
６）であり、 前記第２トランジスタ（１６）の前記第１電極は、前記
第２ノードに電気的に結合されており、 前記第２トランジスタ（１６）の前記第２電極が前記第
１ノードに電気的に結合されている、ところの前記第２
トランジスタ（１６）； c)第１端子と第２端子とを有する第１レール・クランプ
（１８）であり、 前記第１レール・クランプ（１８）の前記第１端子は、
前記第２ノードに電気的に結合されており；かつ前記第
１レール・クランプ（１８）の前記第２端子は、第３ノ
ードに電気的に結合されている前記レールクランプ（１
８）； d)第１電極と、チャネルと、第２電極とを有する第３ト
ランジスタ（１４’）であって、 前記第３トランジスタ（１４’）の前記第１電極は、前
記第２ノードおよび前記チャネルに電気的に結合されて
おり；かつ前記第３トランジスタ（１４’）の前記第２
電極は、前記第２ノードに電気的に結合されており； 前記第１トランジスタ（１４）の前記チャネルおよび第
２電極間の接合部に第２ｐｎダイオードが形成されてい
る、ところの第３トランジスタ（１４’）；および e)第１電極と第２電極とを有する第４トランジスタ（１
６’）であり、 前記第４トランジスタ（１６’）の前記第１電極は、前
記第２ノードに電気的に結合されており、 前記第４トランジスタ（１６’）の前記第２電極は、前
記第４ノードに電気的に結合されている前記第４トラン
ジスタ（１６’）； から成る前記保護回路； から成ることを特徴とする絶縁物上半導体素子。
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