KR970072376A - 절연기판상의 반도체 장치 및 그 보호 회로 - Google Patents

절연기판상의 반도체 장치 및 그 보호 회로 Download PDF

Info

Publication number
KR970072376A
KR970072376A KR1019970011997A KR19970011997A KR970072376A KR 970072376 A KR970072376 A KR 970072376A KR 1019970011997 A KR1019970011997 A KR 1019970011997A KR 19970011997 A KR19970011997 A KR 19970011997A KR 970072376 A KR970072376 A KR 970072376A
Authority
KR
South Korea
Prior art keywords
transistor
current electrode
node
zener diode
terminal
Prior art date
Application number
KR1019970011997A
Other languages
English (en)
Other versions
KR100387189B1 (ko
Inventor
제르미 씨. 스미스
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR970072376A publication Critical patent/KR970072376A/ko
Application granted granted Critical
Publication of KR100387189B1 publication Critical patent/KR100387189B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

절연기판상의 반도체 장치(20)의 보호 회로(10)에 의해, 디지털 회로에 사용되는 MOSFET와 같은 민감성 회로에 악영향을 미치지 않고 입/출력 패드(12)에서 정전기가 발생될 수 있다. 상기 보호 회로(10)에 의해, 상기 입/출력 패드(12)는 다른 두 공급 전위에 대해 그리고 칩상의 다른 입/출력 패드에 포지티브 및 네가티브로 바이어스될 수 있다. 본체결합 MOSFET(14)는 드레인 영역(38)이 MOSFET의 닫힌 게이트 전극(34)의 외부에 배치되어 있는 상기 보호 회로(10)에 사용된다.

Description

절연기판상의 반도체 장치 및 그 보호 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 SOI 장치의 입력 보호 회로의 일부분에 대한 회로도, 제2도는 패드-패드 보호를 나타낸 SOI 장치의 입력 보호 회로의 일부분에 대한 회로도, 제3도는 제1도에 도시된 회로를 포함하고 있는 SOI 장치의 보호 회로도, 제4도는 본 발명의 일실시예에 따른 제1도 및 제3도는 입력 보호 회로에 사용되는 본체결합 MOSFET의 평면도, 제5도는 본체결합 MOSFET의 결합 주파수가 변함에 따라 트랜지스터 드레인 다이오드의 순방향 바이어스 전압 대 전류를 나타낸 도면, 제6도는 본체결합 MOSFET의 결합 주파수가 변함에 따라 얻어진 게이트 접지 항복 전압 특성을 나타낸 도면.

Claims (5)

  1. 보호 회로에 있어서, 패드 노드; 제1전위(VSS)를 수신할 수 있도록 접속되어 있는 제1공급 노드; 제1전류 전극과 제2전류 전극을 가지고 있는 제1트랜지스터(14)로서, 이 제1트랜지스터(14)의 상기 제1전류 전극은 상기 제1공급 노드에 접속되어 있고, 제1트랜지스터(14)의 상기 제2전류 전극은 상기 패드 노드에 접속되어 있는 제1트랜지스터(14); 제1전류 전극과 제2전류 전극을 가지고 있는 제2트랜지스터(16)로서, 이 제2트랜지스터(16)의 상기 제1전류 전극은 상기 제1공급 노드에 접속되어 있고, 제2트랜지스터(16)의 상기 제2전류 전극은 상기 패드 노드에 접속되어 있는 제2트랜지스터(16); 상기 제1전위(VSS)보다 높은 제2전위(VDD)를 수신할 수 있도록 접속되어 있는 제2공급 노드; 및 제1단자와 제2단자를 가지고 있는 레일 클램프(18)로서, 이 레일 클램프(18)의 상기 제1단자는 상기 제1공급 노드에 접속되어 있고, 레일 클램프(18)의 상기 제2단자는 상기 제2공급 노드에 접속되어 있는 레일 클램프(18)를 구비하고 있는 것을 특징으로 하는 보호 회로.
  2. 보호회로에 있어서, 패드 노드; 제1전위(VSS)를 수신할 수 있도록 접속되어 있는 제1공급 노드; 채널, 제1전류 전극, 및 제2전류 전극을 가지고 있는 제1본체결합 트랜지스터(14)로서, 이 제1본체결합 트랜지스터(14)의 상기 채널과 상기 제1전류 전극은 서로 전기 접속되어 상기 제1공급 노드에 접속되어 있고, 상기 제1본체결합 트랜지스터(14)의 제2전류 전극은 상기 패드 노드에 접속되어 있으며, 상기 제1본체결합 트랜지스터(14)의 상기 채널과 상기 제2전류 전극사이의 접합에는 pn 다이오드가 형성되어 있는 제1본체결합 트랜지스터(14); 제1전류 전극과 제2전류 전극을 가지고 있는 제2트랜지스터(16)로서, 이 제2트랜지스터(16)의 상기 제1전류 전극은 상기 제1공급 노드에 접속되어 있고, 상기 제2트랜지스터(16)의 상기 제2전류 전극은 상기 패드 노드에 접속되어 있는 제2트랜지스터(16); 상기 제1전위(VSS)보다 높은 제2전위(VDD)를 수신할 수 있도록 접속되어 있는 제2공급 노드; 포지티브 단자와 네가티브 단자와 네가티브 단자를 가지고 있는 제1제너 다이오드(18)로서, 이 제1제너 다이오드(18)의 상기 포지티브 단자는 상기 제1공급 노드에 접속되어 있고, 제1제너 다이오드(18)의 상기 네가티브 단자는 상기 제2공급 노드에 접속되어 있는 제1제너 다이오드(18); 및 포지티브 단자와 네가티브 단자를 가지고 있는 제2제너 다이오드(19)로서, 이 제2제너 다이오드(19)의 상기 포지티브 단자는 상기 패드 노드에 접속되어 있고, 제2제너 다이오드(19)의 상기 네가티브 단자는 상기 제2공급 노드에 접속되어 있는 제2제너 다이오드(19)를 구비하고 있는 것을 특징으로 하는 보호 회로.
  3. 절연기판상의 반도체 장치에 있어서, 패드(12); 및 보호 회로를 구비하고 있고, 상기 보호 회로는 제1전위(VSS)를 수신할 수 있도록 접속되어 있는 제1공급노드; 제1전류 전극과 제2전류 전극을 가지고 있는 제1트랜지스터(14)로서, 이 제1트랜지스터(14)의 상기 제1전류 전극은 상기 제1공급 노드에 접속되어 있고, 제1트랜지스터(14)의 상기 제2전류 전극은 상기 패드에 접속되어 있으며, 본체 결합 트랜지스터(14)인 제1트랜지스터(14); 제1전류 전극, 제2전류 전극 및 제어전극을 가지고 있는 제2트랜지스터로서, 이 제2트랜지스터(16)의 상기 제1전류 전극과 제어전극은 상기 제1공급 노드에 접속되어 있고, 제2트랜지스터(16)의 상기 제2전류 전극은 상기 패드에 접속되어 있는 제2트랜지스터; 상기 제1전위(VSS)보다 높은 제2전위(VDD)를 수신할 수 있도록 접속되어 있는 제2공급 노드; 및 포지티브 단자와 네가타브 단자를 가지고 있는 제1제너 다이오드(18)로서, 이 제1제너 다이오드(18)의 상기 포지티브 단자는 제1공급 노드에 접속되어 있고, 상기 제1제너 다이오드(18)의 상기 네가티브 단자는 상기 제2공급 노드에 접속되어 있는 제1제너 다이오드(18)를 구비하고 있는 것을 특징으로 하는 절연기판상의 반도체 장치.
  4. 절연기판상의 반도체 장치에 있어서, 패드(12); 및 보호 회로를 구비하고 있고, 상기 보호 회로는 제1전위(VSS)를 수신할 수 있도록 접속되어 있는 제1공급노드; 채널, 제1전류 전극과 제2전류 전극을 가지고 있는 제1본체 결합 트랜지스터(14)로서, 이 제1본체결합트랜지스터(14)의 상기 채널과 제1전류 전극은 서로 전기 접속되어 상기 제1공급 노드에 접속되어 있고, 제1본체결합 트랜지스터(14)의 상기 제2전류 전극은 상기 패드 노드에 접속되어 있으며, 상기 제1본체결합 트랜지스터(14)의 상기 채널과 상기 제2전류 전극사이의 접합에는 pn 다이오드가 형성되어 있는 제1본체결합 트랜지스터(14); 제1전류 전극과 제2전류 전극을 가지고 있는 제2트랜지스터(16)로서, 이 제2 트랜지스터(16)의 제1전류 전극은 상기 제1공급 노드에 접속되어 있고, 상기 제2 트랜지스터(16)의 제2전류 전극은 상기 패드 노드에 접속되어 있는 제2트랜지스터(16); 상기 제1전위(VSS)보다 높은 제2 전위(VDD)를 수신할 수 있도록 접속되어 있는 제2공급 노드; 포지티브 단자와 네가티브 단자를 가지고 있는 제1제너 다이오드(18)로서, 이 제1제너 다이오드(18)의 상기 포지티브 단자는 상기 제1공급 노드에 접속되어 있고, 제1제너 다이오드(18)의 상기 네가티브 단자는 상기 제2공급 노드에 접속되어 있는 제1제너 다이오드(18); 및 포지티브 단자와 네가티브 단자를 가지고 있는 제2제너 다이오드(19)로서, 이 제2제너 다이오드(19)의 상기 포지티브 단자는 상기 패드 노드에 접속되어 있고, 상기 제2제너 다이오드(19)의 네가티브 단자는 상기 제2공급 노드에 접속되어 있는 제2제너 다이오드(19)를 구비하고 있는 것을 특징으로 하는 절연기판상의 반도체 장치.
  5. 절연기판상의 반도체 장치에 있어서, 제1노드에 접속된 제1패드(12); 제2노드에 접속된 제2패드(12); 및 보호 회로를 구비하고 있고, 상기 보호 회로는 제1전류 전극과 제2전류 전극을 가지고 있는 제1트랜지스터(14)로서, 이 제1트랜지스터(14)의 상기 제1전류 전극은 제3노드에 접속되어 있고, 상기 제2전류 전극은 상기 제1노드에 접속되어 있는 제1트랜지스터(14); 제1전류 전극과 제2전류 전극을 가지고 있는 제2트랜지스터(16)로서, 이 제2트랜지스터(16)의 상기 제1전류 전극은 상기 제3노드에 접속되어 있고, 제2트랜지스터(16)의 상기 제2전류 전극은 상기 제1노드에 접속되어 있는 제2트랜지스터(16); 제1단자와 제2단자를 가지고 있는 제1레일 클램프(18)로서, 이 제1레일 클램프(18)의 제1단자는 제3노드에 접속되어 있고, 제1레벨 클램프(18)의 상기 제2단자는 제4노드에 접속되어 있는 제1레일 클램프(18); 제1전류 전극과 제2전류 전극을 가지고 있는 제3트랜지스터(14′)로서, 이 제3트랜지스터(14′)의 상기 제1류 전극은 상기 제3노드에 접속되어 있고 제3트랜지스터(14′)의 상기 제2전류 전극은 제2노드에 접속되어 있는 제3트랜지스터(14′); 및 제1전류 전극과 제2전류 전극을 가지고 있는 제4트랜지스터(16′)로서, 이 제4트랜지스터(16′)의 상기 제1전류 전극은 상기 제3노드에 접속되어 있고, 제4트랜지스터(16')의 상기 제2전류 전극은 상기 제2노드에 접속되어 있는 제4트랜지스터(16')를 구비하고 있는 것을 특징으로 하는 절연기판상의 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970011997A 1996-04-01 1997-04-01 절연체상반도체장치및그보호회로 KR100387189B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US625,858 1996-04-01
US08/625,858 US5726844A (en) 1996-04-01 1996-04-01 Protection circuit and a circuit for a semiconductor-on-insulator device

Publications (2)

Publication Number Publication Date
KR970072376A true KR970072376A (ko) 1997-11-07
KR100387189B1 KR100387189B1 (ko) 2003-08-21

Family

ID=24507904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970011997A KR100387189B1 (ko) 1996-04-01 1997-04-01 절연체상반도체장치및그보호회로

Country Status (9)

Country Link
US (1) US5726844A (ko)
JP (1) JP3345296B2 (ko)
KR (1) KR100387189B1 (ko)
DE (1) DE19712834B4 (ko)
FR (1) FR2746964B1 (ko)
GB (1) GB2311894B (ko)
HK (1) HK1003685A1 (ko)
IT (1) IT1290968B1 (ko)
SG (1) SG63688A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
US6049119A (en) * 1998-05-01 2000-04-11 Motorola, Inc. Protection circuit for a semiconductor device
US6369994B1 (en) * 1998-07-31 2002-04-09 International Business Machines Corporation Method and apparatus for handling an ESD event on an SOI integrated circuit
KR100353471B1 (ko) 1998-12-23 2002-11-18 주식회사 하이닉스반도체 데이터 센스 앰프
US6323522B1 (en) 1999-01-08 2001-11-27 International Business Machines Corporation Silicon on insulator thick oxide structure and process of manufacture
KR100353529B1 (ko) * 1999-06-29 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 정전기 방지 구조
JP2002313947A (ja) * 2001-04-12 2002-10-25 Fuji Electric Co Ltd 半導体装置
US6933567B2 (en) * 2002-05-15 2005-08-23 Texas Instruments Incorporated Substrate pump ESD protection for silicon-on-insulator technologies
US6927957B1 (en) * 2002-07-18 2005-08-09 Newport Fab, Llc Electrostatic discharge clamp
DE10246098A1 (de) * 2002-10-02 2004-04-22 Epcos Ag Schaltungsanordnung
US8000067B1 (en) * 2003-05-15 2011-08-16 Marvell International Ltd. Method and apparatus for improving supply noise rejection
US9029949B2 (en) 2013-09-25 2015-05-12 International Business Machines Corporation Semiconductor-on-insulator (SOI) structures with local heat dissipater(s) and methods

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063274A (en) * 1976-12-10 1977-12-13 Rca Corporation Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors
US4173022A (en) * 1978-05-09 1979-10-30 Rca Corp. Integrated gate field effect transistors having closed gate structure with controlled avalanche characteristics
US4274193A (en) * 1979-07-05 1981-06-23 Rca Corporation Method for making a closed gate MOS transistor with self-aligned contacts
US4272881A (en) * 1979-07-20 1981-06-16 Rca Corporation Method for making a closed gate MOS transistor with self-aligned contacts with dual passivation layer
JPS6048106B2 (ja) * 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
US4989057A (en) * 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
KR920009015A (ko) * 1990-10-29 1992-05-28 김광호 반도체 칩의 보호회로
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications

Also Published As

Publication number Publication date
JP3345296B2 (ja) 2002-11-18
ITRM970135A1 (it) 1998-09-12
SG63688A1 (en) 1999-03-30
GB2311894A (en) 1997-10-08
US5726844A (en) 1998-03-10
JPH1032309A (ja) 1998-02-03
FR2746964A1 (fr) 1997-10-03
HK1003685A1 (en) 1998-11-06
GB2311894B (en) 2000-08-30
DE19712834B4 (de) 2007-02-08
KR100387189B1 (ko) 2003-08-21
GB9706209D0 (en) 1997-05-14
FR2746964B1 (fr) 2003-10-10
IT1290968B1 (it) 1998-12-14
DE19712834A1 (de) 1997-10-30

Similar Documents

Publication Publication Date Title
US6781805B1 (en) Stacked MOSFET protection circuit
US4692781A (en) Semiconductor device with electrostatic discharge protection
KR960005986A (ko) 반도체 집적회로장치
KR970072397A (ko) 반도체 장치
KR950004452A (ko) 반도체 집적회로장치
KR880012008A (ko) 전원절환회로
KR860002153A (ko) 반도체 장치
KR940008075A (ko) 공급 전압범위를 넘는 입력 요구 동작용 정전방전(esd)보호
KR950012707A (ko) 반도체 장치
KR970072376A (ko) 절연기판상의 반도체 장치 및 그 보호 회로
KR880700466A (ko) 정전기 보호 집적 회로
KR880004578A (ko) 래치업 방지회로를 가진 cmos 집적회로 장치
US5686754A (en) Polysilicon field ring structure for power IC
KR880004589A (ko) 기판바이어스 전압발생기를 구비한 상보형 집적회로 배열
US5710452A (en) Semiconductor device having electrostatic breakdown protection circuit
KR900012440A (ko) 아날로그신호 입력회로
KR880004579A (ko) 래치업 방지회로를 cmos 직접회로 장치
KR970030783A (ko) 반도체 집적 회로를 보호하기 위한 정전 보호 디바이스
KR970053866A (ko) 반도체 장치와 그 제조 방법
KR970072377A (ko) 보호 회로
KR880009448A (ko) 반도체 집적회로 장치
KR960002098B1 (ko) 정전기 파괴에 대한 높은 내성을 갖는 출력 버퍼
KR940018964A (ko) 반도체 장치
KR960704357A (ko) 반도체 장치와 함께 사용하기 위한 기생 mos 트랜지스터를 구비한 패드구조(pad structure with parasitic mos transistor for use with semiconductor devices)
KR100226741B1 (ko) 정전기보호회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130509

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140514

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee