KR20010060038A - 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 상부 전극에 수소 이동 경로를 위한 홈 형성으로 캐패시터간의 층간 절연막을 노출시켜 손상된 반도체 기판을 치유하므로 리프레쉬(Refresh) 특성을 향상시키기 위한 디램(Dynamic Random Access Memory:DRAM) 셀 캐패시터의 제조 방법에 관한 것이다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 상부 전극에 수소 이동 경로를 위한 홈 형성으로 하부 전극 사이의 층간 절연막인 산화막을 노출시키므로, 수소 어닐링(Annealing) 공정시 수소 이온들이 반도체 기판까지 확산되기 때문에 손상된 반도체 기판이 치유되어 종래보다 누설 전류가 1 오더(Order) 이상 저하하므로 DRAM의 리프레쉬 특성을 향상시키는 특징이 있다.
Description
본 발명은 디램(Dynamic Random Access Memory:DRAM) 셀 캐패시터의 제조 방법에 관한 것으로, 특히 누설 전류를 저하시켜 DRAM의 리프레쉬(Refresh) 특성을 향상시키는 DRAM 셀 캐패시터의 형성 방법에 관한 것이다.
일반적으로 DRAM은 수많은 스위칭(Swithing) 동작을 하는 트랜지스터와 정보를 전하의 형태로 보관하는 캐패시터로 구성되는 단위 셀(Cell)로 이루어지며, 상기 캐패시터에 보관된 전하의 상태로써 정보를 기억하는 특징을 갖는다.
반도체 소자의 집적화가 진행되어 휘발성 메모리 소자인 DRAM의 집적화로 상기 캐패시터 영역의 감소가 수반되며 그에따른 캐패시터의 정전용량의 저하가 야기되므로 캐패시터의 용량을 기존과 동일한 수준으로 향상시키기 위한 연구가 활발히 진행되고 있다.
상기 캐패시터의 정전용량은 수학식1과 같다.
여기서, 상기 C는 정전용량이고, ε는 유전상수이고, A는 캐패시터영역이며, d는 유전체의 두께이다.
상기 캐패시터의 정전용량을 증대시키기 위하여 절연막의 두께를 크게 낮추어야 하지만 상기 캐패시터의 절연막으로 사용되는 실리콘 질화막은 그 두께를 50Å이하로 낮추게 되면 실리콘 질화막에 존재하는 많은 결함들로 인하여 상기 캐패시터의 누설 전류가 증가되므로 DRAM 셀의 리프레쉬 특성이 저하된다.
또한, 상기 누설 전류 증가의 다른 원인은 DRAM 셀 제조 공정의 집적화로 격리막을 형성하기 위한 에스티아이(Shallow Trench Isolation:STI) 공정, 이온주입 공정 및 콘택홀 형성을 위한 식각 공정 등에 의해 실리콘 격자 구조가 스트레스(Stress)를 받아 격자 구조가 깨지는 등 반도체 기판이 손상되기 때문이다.
수소(H2)가 아주 작고 가벼운 물질이므로 확산속도가 빠르고 또한 불안해져 있는 실리콘 댕그링 번드(Dangling Bond)와 결합하여 안정된 실리콘 격자구조를 형성하기 때문에 누설 전류를 최소화하기 위하여 상기 손상된 반도체 기판을 치유하는 방법으로 캐패시터의 상부 전극까지 형성 한 후, 수소 어닐링(Annealing) 공정을 진행한다.
여기서, 상기 수소는 온도가 조금만 높아도 실리콘 격자와 결합되어 있는 것이 떨어지기 때문에 반도체 공정 중 마지막에 수소 어닐링 공정을 진행한다.
종래의 DRAM 셀 캐패시터의 제조 방법은 도 1a에서와 같이, 격리 영역에 일반적인 STI 공정으로 필드 산화막(12)이 형성된 반도체 기판(11)상에 절연막을 내재한 다수개의 워드 라인(13)들을 형성한다.
그리고, 상기 워드 라인(13)들을 포함한 전면에 제 1 질화막(14)을 형성한후, 상기 제 1 질화막(14)상에 제 1 산화막(15)과 제 1 감광막을 형성한 다음, 상기 제 1 감광막을 사진 식각 공정으로 비트 라인 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화막(15)과 제 1 질화막(14)을 선택적으로 식각하여 제 1 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 제 1 콘택홀을 포함하여 상기 제 1 산화막(15)상에 제 1 다결정 실리콘층을 형성한 후, 에치백하여 상기 제 1 콘택홀내에 제 1 플러그층(16)을 형성한다.
그리고, 상기 제 1 플러그층(16)을 포함한 제 1 산화막(15)상에 제 2 다결정 실리콘층, 텅스텐 실리사이드층, 제 2 질화막 및 제 2 감광막을 형성한 후, 상기 제 2 감광막을 상기 제 1 콘택홀을 중심으로 비트 라인이 형성될 부위에만 남도록 사진 식각 공정을 한다.
그 다음, 상기 사진 식각된 제 2 감광막을 마스크로 상기 제 2 질화막, 텅스텐 실리사이드층 및 제 2 다결정 실리콘층을 선택 식각하여 다수 개의 비트 라인(17)들을 형성한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 비트 라인(17)들을 포함한 전면에 제 3 질화막을 형성하고, 에치백하여 상기 각 비트 라인(17) 양측의 제 1 산화막(15)상에 제 3 질화막 측벽(18)을 형성한다.
이어, 상기 제 3 질화막 측벽(18)을 포함한 전면에 제 2 산화막(19)과 제 3감광막을 형성한 후, 상기 제 3 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 사진 식각 공정한다.
이 후, 상기 사진 식각된 제 3 감광막을 마스크로 상기 제 2 산화막(19), 제 1 산화막(15) 및 제 1 질화막(14)을 선택적으로 식각하여 제 2 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
이 다음, 상기 제 2 콘택홀을 포함하여 상기 제 2 산화막(19)상에 제 3 다결정 실리콘층을 형성한 후, 에치백하여 상기 제 2 콘택홀내에 제 2 플러그층(20)을 형성한다.
도 1b에서와 같이, 상기 제 2 플러그층(20)을 포함한 제 2 산화막(19)상에 제 3 산화막(22)과 제 4 감광막을 형성한다.
그리고, 상기 제 4 감광막을 캐패시터의 하부 전극이 형성될 부위에만 제거되도록 사진 식각 공정한 후, 상기 사진 식각된 제 4 감광막을 마스크로 상기 제 3 산화막(22)을 선택적으로 식각한 다음, 상기 제 4 감광막을 제거한다.
도 1c에서와 같이, 상기 식각된 제 3 산화막(22)을 포함한 전면에 제 4 다결정 실리콘층(23a)과 제 5 감광막(24)을 형성한다.
도 1d에서와 같이, 상기 제 3 산화막(22)을 식각 종말점으로 상기 제 5 감광막(24)과 제 4 다결정 실리콘층(23a)을 에치백하여 하부 전극(23)을 형성한 후, 상기 제 3 산화막(22)과 제 5 감광막(24)을 제거한다.
그리고, 상기 하부 전극(23) 표면의 자연산화막을 식각 한 후, 상기 하부 전극(23)을 포함한 제 2 산화막(19)을 열처리 하여 상기 하부 전극(23)의 표면을 엠피에스(Metal stable Poly Silicon:MPS)로 형성한다.
이어, 상기 하부 전극(23) 표면상에 유전막으로서 오엔오(Oxide-Nitride-Oxide:ONO)층(25)을 형성한다.
도 1e에서와 같이, 상기 ONO층(25)을 포함한 전면에 상부 전극을 형성한다.
그러나 종래의 DRAM 셀 캐패시터의 제조 방법은 수소 어닐링 공정시 안정된 격자구조에서는 댕그링 번드가 없기 때문에 수소 이온이 결합하지 않고 확산되지만, DRAM 셀 전체를 덮고 있는 상부 전극의 다결정 실리콘층은 산화막보다 댕그링 번드가 많이 있기 때문에 수소 이온이 확산되지 않고 다결정 실리콘의 댕그링 번드와 결합하게 되어 수소 이온들이 반도체 기판까지 도달하지 못하므로 손상된 반도체 기판을 치유하지 못하여 누설 전류가 증가하므로 리프레쉬 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 상부 전극에 수소 이동 경로를 위한 홈 형성으로 캐패시터간의 층간 절연막을 노출시켜 손상된 반도체 기판을 치유하므로 리프레쉬 특성을 향상시키는 DRAM 셀 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 상부 전극을 나타낸 레이아웃도
도 4는 동작 전압에 따른 DRAM 셀의 누설 전류 양을 나타낸 도면
<도면의 주요부분에 대한 부호의 설명>
11: 반도체 기판 12: 필드 산화막
13: 워드 라인 14: 제 1 질화막
15: 제 1 산화막 16: 제 1 플러그층
17: 비트 라인 18: 제 3 질화막 측벽
19: 제 2 산화막 20: 제 2 플러그층
22: 제 3 산화막 23a: 제 4 다결정 실리콘층
23: 하부 전극 24: 제 5 감광막
25: ONO층 26: 상부 전극
27: 제 6 감광막 28: 홈
본 발명의 DRAM 셀 캐패시터의 제조 방법은 다수개의 워드 라인들과 비트 라인들이 형성된 기판을 마련하는 단계, 상기 비트 라인들상에 다수개의 캐패시터 콘택홀들을 갖는 층간 절연막을 형성하는 단계, 상기 캐패시터 콘택홀을 포함하며 상기 캐패시터 콘택홀에 인접한 층간 절연막상에 서로 격리된 다수개의 하부 전극들을 형성하는 단계, 상기 노출된 하부 전극들 표면상에 유전막을 형성하는 단계, 전면에 도전체를 형성하는 단계, 상기 하부 전극 사이에 수소 이동 경로를 위한 다수 개의 홈들의 형성으로 층간 절연막이 노출되도록 상기 도전체를 선택적으로 식각하여 상기 유전막상에 다수개의 상부 전극들을 형성하는 단계 및 상기 홈들을 포함한 상부 전극에 수소 어닐링 공정을 하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 DRAM 셀 캐패시터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법은 도 2a에서와 같이, 격리 영역에 일반적인 STI 공정으로 필드 산화막(12)이 형성된 반도체 기판(11)상에 절연막을 내재한 다수개의 워드 라인(13)들을 형성한다.
그리고, 상기 워드 라인(13)들을 포함한 전면에 제 1 질화막(14)을 형성한 후, 상기 제 1 질화막(14)상에 제 1 산화막(15)과 제 1 감광막을 형성한 다음, 상기 제 1 감광막을 사진 식각 공정으로 비트 라인 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 제 1 산화막(15)을 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 에치디피(High Density Plasma:HDP) 산화막, 엘피-티이오에스(Low Press-Tetra Ethyl Ortho Silicate:LP-TEOS) 및 피이-티이오에스(Plasma Enhanced-Tetra Ethyl Ortho Silicate:PE-TEOS) 산화막계열중 하나로 형성한다.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1산화막(15)과 제 1 질화막(14)을 선택적으로 식각하여 제 1 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 제 1 콘택홀을 포함하여 상기 제 1 산화막(15)상에 제 1 다결정 실리콘층을 형성한 후, 에치백하여 상기 제 1 콘택홀내에 제 1 플러그층(16)을 형성한다.
그리고, 상기 제 1 플러그층(16)을 포함한 제 1 산화막(15)상에 제 2 다결정 실리콘층, 텅스텐 실리사이드층, 제 2 질화막 및 제 2 감광막을 형성한 후, 상기 제 2 감광막을 상기 제 1 콘택홀을 중심으로 비트 라인이 형성될 부위에만 남도록 사진 식각 공정을 한다.
그 다음, 상기 사진 식각된 제 2 감광막을 마스크로 상기 제 2 질화막, 텅스텐 실리사이드층 및 제 2 다결정 실리콘층을 선택 식각하여 다수 개의 비트 라인(17)들을 형성한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 비트 라인(17)들을 포함한 전면에 제 3 질화막을 형성하고, 에치백하여 상기 각 비트 라인(17) 양측의 제 1 산화막(15)상에 제 3 질화막 측벽(18)을 형성한다.
이어, 상기 제 3 질화막 측벽(18)을 포함한 전면에 제 2 산화막(19)과 제 3 감광막을 형성한 후, 상기 제 3 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 사진 식각 공정한다.
여기서, 상기 제 2 산화막(19)을 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막계열중 하나로 형성한다.
이 후, 상기 사진 식각된 제 3 감광막을 마스크로 상기 제 1, 제 2 산화막(15,19)과 제 1 질화막(14)을 선택적으로 식각하여 제 2 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
이 다음, 상기 제 2 콘택홀을 포함하여 상기 제 2 산화막(19)상에 제 3 다결정 실리콘층을 형성한 후, 에치백하여 상기 제 2 콘택홀내에 제 2 플러그층(20)을 형성한다.
도 2b에서와 같이, 상기 제 2 플러그층(20)을 포함한 제 2 산화막(19)상에 제 3 산화막(22)과 제 4 감광막을 형성한다.
여기서, 상기 제 3 산화막(22)을 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막계열중 하나로 형성한다.
그리고, 상기 제 4 감광막을 캐패시터의 하부 전극이 형성될 부위에만 제거되도록 사진 식각 공정한 후, 상기 사진 식각된 제 4 감광막을 마스크로 상기 제 3 산화막(22)을 선택적으로 식각한 다음, 상기 제 4 감광막을 제거한다.
도 2c에서와 같이, 상기 식각된 제 3 산화막(22)을 포함한 전면에 제 4 다결정 실리콘층(23a)과 제 5 감광막(24)을 형성한다.
도 2d에서와 같이, 상기 제 3 산화막(22)을 식각 종말점으로 상기 제 5 감광막(24)과 제 4 다결정 실리콘층(23a)을 에치백하여 하부 전극을 형성한 후, 상기 제 3 산화막(22)과 제 5 감광막(24)을 제거한다.
그리고, 상기 하부 전극(23) 표면의 자연산화막을 식각 한 후, 상기 하부 전극(23)을 포함한 제 2 산화막(19)을 열처리 하여 상기 하부 전극(23)의 표면을 MPS로 형성한다.
이어, 상기 하부 전극(23) 표면상에 유전막으로서 ONO층(25)을 형성한다.
도 2e에서와 같이, 상기 ONO층(25)을 포함한 전면에 상부 전극(26)과 제 6 감광막(27)을 형성한다.
그리고, 상기 제 6 감광막(27)을 캐패시터가 형성되지 않는 부위의 수소 이동 경로를 위한 홈이 형성될 부위에만 제거되도록 사진 식각 공정한 후, 상기 사진 식각된 제 6 감광막(27)을 마스크로 상기 상부 전극(26)을 선택적으로 식각하여 도 3에서와 같이, 상기 하부 전극(23) 사이의 제 2 산화막(19)을 노출시키는 다수개의 홈(28)들을 형성한다.
여기서, 상기 홈(28)은 수소 이동 경로로서 상기 홈(28) 형성으로 상기 반도체 기판(11)까지의 수소 이온 확산 경로가 확보된다.
그리고, 상기 홈(28)을 상기 제 6 감광막(27)의 도포 및 사진 식각 공정없이 마스크 자체를 이용하여 상기 상부 전극(26)을 형성함과 동시에 형성할 수 있다.
또한, 상기 홈(28)을 상기 하부 전극(23) 사이에 모두 형성하거나 상기 상부 전극(26)의 에지(Edge)에만 형성할 수 있고, 상기 홈(28)내에 상기 하부 전극(23)과 상부 전극(26)간의 쇼트(Short)방지 그리고 캐패시터간의 전기적 연결 방지용으로 질화막 측벽을 형성할 수 있다.
그 결과 도 4에서와 같이, 상기 상부 전극(26)이 DRAM 셀 전체를 덮은 종래 기술(T)보다 상기 홈(28)들을 갖는 상부 전극(26)을 형성하는 본 발명(U)이 동작 전압 2.5V를 기준으로 누설 전류가 1 오더(Order) 이상 저하된다.
그 후공정으로 상기 제 6 감광막(25)을 제거한 다음, 상기 상부 전극(26)상에 다수개의 제 1 금속 콘택홀들을 갖는 제 3 산화막을 형성하고, 전면에 제 1 금속층을 형성한다.
그리고, 상기 제 1 금속층상에 다수개의 제 2 금속 콘택홀을 갖으며 수소이온이 많이 포함되어 있는 에치디피-유에스지(High Density Plasma-Undoped Silicate Glass:HDP-USG) 산화막 계열의 아이엠오(Inter Metal Oxide:IMO)층을 3000 ∼ 20000Å의 두께로 형성한 후, 전면에 제 2 금속층을 형성한 다음, 수소이온이 많이 포함되어 있는 HDP 산화막이나 HDP-USG 산화막 계열의 3000 ∼ 30000Å의 두께로 패스베이션(Passivation) 한다.
여기서, 수소 어닐링 공정을 상기 IMO층 증착 후에 진행하거나 패스베이션 공정 후 또는 상기 IMO층 증착 후와 패스베이션 공정 후 각각 1번씩 진행할 수 있다.
상기 IMO층 증착 후 300 ∼ 600℃의 온도하에 수소 어닐링 공정과 질소(N2)와 수소의 비율이 1:1, 1:2 및 1:3인 어닐링 공정 그리고 질소 어닐링 공정중 하나를 10분에서 3시간 동안 진행한다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 상부 전극에 수소 이동 경로를 위한 홈 형성으로 하부 전극 사이의 층간 절연막인 산화막을 노출시키므로, 수소 어닐링 공정시 수소 이온들이 반도체 기판까지 확산되기 때문에 손상된 반도체 기판이 치유되어 종래보다 누설 전류가 1 오더 이상 저하하므로 DRAM의 리프레쉬 특성을 향상시키는 효과가 있다.
Claims (2)
- 다수개의 워드 라인들과 비트 라인들이 형성된 기판을 마련하는 단계;상기 비트 라인들상에 다수개의 캐패시터 콘택홀들을 갖는 층간 절연막을 형성하는 단계;상기 캐패시터 콘택홀을 포함하며 상기 캐패시터 콘택홀에 인접한 층간 절연막상에 서로 격리된 다수개의 하부 전극들을 형성하는 단계;상기 노출된 하부 전극들 표면상에 유전막을 형성하는 단계;전면에 도전체를 형성하는 단계;상기 하부 전극 사이에 수소 이동 경로를 위한 다수 개의 홈들의 형성으로 층간 절연막이 노출되도록 상기 도전체를 선택적으로 식각하여 상기 유전막상에 다수개의 상부 전극들을 형성하는 단계;상기 홈들을 포함한 상부 전극에 수소 어닐링 공정을 하는 단계를 포함하여 이루어짐을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
- 상기 제 1 항에 있어서,상기 층간 절연막을 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막계열중 하나로 형성함을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
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| KR1019990068036A KR20010060038A (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
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| KR1019990068036A KR20010060038A (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
Publications (1)
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| KR1019990068036A KR20010060038A (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
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