KR100449250B1 - 반도체 소자의 비트 라인 형성 방법 - Google Patents

반도체 소자의 비트 라인 형성 방법 Download PDF

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KR100449250B1 KR10-2002-0000805A KR20020000805A KR100449250B1 KR 100449250 B1 KR100449250 B1 KR 100449250B1 KR 20020000805 A KR20020000805 A KR 20020000805A KR 100449250 B1 KR100449250 B1 KR 100449250B1
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Abstract

본 발명은 열처리에 의해 발생하는 스트레스를 해소하여 셀 지역에서의 누설 전류를 감소시킬 수 있도록 한 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 반도체 기판 상에 비트라인 콘택홀이 형성된 반도체 소자에서, 상기 콘택홀의 하부의 자연 산화막과 불순물을 제거하고, 비트라인 베리어 메탈 및 비트라인 형성용 금속층을 증착한 후 선택적으로 패터닝하여 비트라인을 형성하는 단계; 상기 비트라인이 형성된 결과물 상에 하부 전극/유전체층/상부 전극 구조를 갖는 커패시터를 형성하는 단계; 급속 열처리 공정으로 커패시터 상부 전극을 활성화하는 단계; STI영역 코너 또는 게이트의 에지에서의 스트레스 집중을 제거하기 위하여, 온도 700~800[℃]의 조건하에서 20분 내지 2시간 동안 퍼니스 어닐 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법에 관한 것이다.

Description

반도체 소자의 비트 라인 형성 방법{Method for forming bit line of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 열처리에 의해 발생하는 스트레스를 해소하여 셀 지역에서의 누설 전류를 감소시킬 수 있도록한 반도체 소자의 비트 라인 형성 방법에 관한 것이다.
알려진 바와 같이 256Mb(mega bit)급 이상의 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 같은 초고집적 반도체 메모리 소자에서는 회로선폭을 0.15㎛∼0.13㎛로 구현하는 것이 바람직하다.
또한, 미세해지는 선폭에 의한 속도 지연을 방지하기 위하여 차세대 DRAM의 워드라인 및 비트라인 등을 폴리실리콘막 대신에 금속막으로 구현하는 기술이 연구되고 있다.
이하에서 종래 기술의 반도체 소자의 제조 공정 및 열처리에 의한 스트레스에 관하여 설명한다.
도 1a내지 도 1c는 일반적인 반도체 소자의 비트라인 형성을 위한 공정 단면도이고, 도 2는 종래 기술의 커패시터 형성후의 RTA에 따른 스트레스 시뮬레이션이다.
텅스텐 비트라인을 적용하는 차세대 메모리소자 제조 공정에는 실리콘 질화막이 비트라인을 감싸는 구조를 갖는다.먼저, 비트 라인 콘택홀의 하부에 글루층(glue layer)인 타이타늄(Ti)층, 베리어 메탈(barrier metal)층인 타이타늄질화물(TiN)층, 텅스텐(W)층을 증착한다.
이어, 포토리소그래피 및 식각 공정을 통해 비트라인 패턴을 형성한 다음, 후속 공정을 진행한다.
이와 같이 비트라인 패턴이 완료된 후, 후속 공정으로는 커패시터 제조 공정을 진행하는데, 특히 800℃ 이상의 열공정이 산소 분위기에서 진행될 경우, 텅스텐 비트라인의 산화와 패턴의 리프팅(Lifting)현상이 일어나, 후속 공정 진행을 어렵게 한다.
반도체 소자의 데이터 입출력시의 경로인 비트 라인의 구조는 다결정 실리콘(doped poly-Si)과 텅스텐 실리사이드의 폴리사이드 구조이다.
이는 소자의 집적도 증가와 고속의 정보처리 능력을 요구하는 차세대 반도체의 경우 높은 면저항 값에 기인하여 그 적용에 한계를 나타내고 있다.
최근에는 낮은 저항값을 갖는 텅스텐을 이용한 비트 라인이 사용되고 있다.
그러나 W 비트 라인의 경우에는 후속 열공정의 많은 제약이 따르게 되었다.
커패시터 형성 공정에서 높은 온도의 퍼니스(furnace) 공정을 이용할 경우 콘택 저부의 TiSi2응집(agglomeration) 및 P+ 소오스/드레인 지역의 보론 도팬트(boron dopant)의 Ti 또는 TiSi2로의 이동으로 인하여 콘택 저항의 증가를 초래하여 후속 열공정에서 많은 제약이 발생한다.
그래서 일반적으로 커패시터 형성 공정으로 인해 증착한 콘택 저항을 낮추기 위하여 커패시터 형성후 급속 열처리 장치를 사용하여 800~900℃ 사이에서 열처리를 실시 소오스/드레인 지역의 도팬트를 활성화(activation)시켜 콘택 저항을 낮추는 방법을 사용하고 있다.
그러나 이 경우에는 도 2에서와 같이, 급속 열처리시에 STI(Shallow Trench Isolation) 코너 지역 및 게이트 에지 부분에 스트레스 집중된다.
그러나 이와 같은 종래 기술의 반도체 소자의 비트 라인 형성 공정은 다음과 같은 문제가 있다.
종래 기술에서는 커패시터 형성후 급속 열처리 장치를 사용하여 800~900℃ 사이에서 열처리를 실시 소오스/드레인 지역의 도팬트를 활성화(activation)시켜 콘택 저항을 낮추는 방법을 사용하는데, 이 경우 STI(Shallow Trench Isolation) 코너 지역 및 게이트 에지 부분에 스트레스 집중에 의해 누설 전류가 증가하게 되고 그로 인해 반도체 소자의 리프레쉬 특성이 저하하는 단점을 가지고 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 비트 라인 형성 공정의 문제를 해결하기 위한 것으로, 열처리에 의해 발생하는 스트레스를 해소하여 셀 지역에서의 누설 전류를 감소시킬 수 있도록 한 반도체 소자의 비트 라인 형성 방법을 제공하기 위한 것이다.
도 1a내지 도 1c는 일반적인 반도체 소자의 비트라인 형성을 위한 공정 단면도
도 2는 종래 기술의 커패시터 형성후의 RTA에 따른 스트레스 시뮬레이션
도 3은 본 발명에 따른 커패시터 형성후의 RTA + 퍼니스 어닐에 따른 스트레스 시뮬레이션
도 4는 각 공정 진행에 따른 디바이스 위치별 스트레스 비교 그래프
도 5는 본 발명의 퍼니스 어닐 공정 추가에 따른 리프레쉬 타임 변화 그래프
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 비트 라인형성 방법은 셀 트랜지스터 및 비트라인 콘택홀을 갖는 절연층을 형성하는 단계;상기 콘택홀의 하부의 자연 산화막과 불순물을 제거한후 비트라인 베리어 메탈 및 비트라인 형성용 금속층을 증착한후 선택적으로 패터닝하여 비트라인을 형성하는 단계; 상기 비트라인이 형성된 결과물 상에 하부 전극/유전체층/상부 전극 구조를 갖고 셀 트랜지스터의 타측 전극에 한쪽 전극이 콘택되는 커패시터를 형성하는 단계; 전면에 절연층을 형성한후 급속 열처리 공정으로 커패시터 상부 전극을 활성화하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 상부전극 증착후, 상부전극 패터닝 후 또는 절연막 증착 후 퍼니스 어닐 공정을 더 진행하는 것을 특징으로 한다.
이하에서 본 발명에 따른 반도체 소자의 비트 라인 형성 방법을 상세히 설명한다.
도 3은 본 발명에 따른 커패시터 형성후의 RTA + 퍼니스 어닐에 따른 스트레스 시뮬레이션이다.
그리고 도 4는 각 공정 진행에 따른 디바이스 위치별 스트레스 비교 그래프이고, 도 5는 본 발명의 퍼니스 어닐 공정 추가에 따른 리프레쉬 타임 변화 그래프이다.
본 발명은 비트 라인 베리어 메탈로 사용되는 Ti의 두께를 최소화하여 후속 퍼니스(furnace) 공정에서의 TiSi2응집(aglomeration)을 억제하고, 커패시터의 상부전극으로 사용되는 폴리 Si 형성후 폴리 실리콘의 활성화(Activation)를 위하여 RTA를 실시한 후 이때 발생한 스트레스를 해소하기 위하여 700~800℃의 온도의 퍼니스(furnace)에서 20분에서 2시간 열처리를 실시하여 STI나 게이트 에지에서 발생하는 스트레스를 해소한다.
이와 같은 방식으로 스트레스 해소에 의한 셀 지역 누설전류를 감소시켜 반도체 소자의 리프레쉬를 개선하는 방법이다.
본 발명의 구성은 다음과 같다.
안정된 비트라인 콘택 저항을 확보하기 위하여 Ti/TiN 증착전 300:1 BOE 용액을 이용하여 콘택 저부에 존재하는 자연산화막 및 기타 불순물을 제거한다.
그 후 Si 기판과 비트라인 안정된 콘택을 형성하기 위하여 Ti/TiN을 증착한다.
특히 Ti를 증착함에 있어 Ti이 두꺼울 경우 후속 공정인 커패시터의 상부 전극 형성후 RTA 공정을 거쳐 리프레쉬 개선을 위한 퍼니스 어닐 공정시에 TiSi2응집(agglomeration)현상이 증가할 수 있다.
또한, 소오스/드레인 지역의 도팬트가 Ti 또는 TiSi2로 이동하는 것으로 인해 소오스/드레인 지역, 특히 Si와 TiSi2콘택 경계 지역에서 도팬트 부족으로 인해 콘택 저항의 증가가 심해질 수 있으므로 Ti 두께의 컨트롤이 매우 중요하다.
이와 같은 이유로 증착되는 Ti의 두께는 40~100Å 이내로 제한한다.
이어, 비트 라인 베리어 메탈 및 W 증착후 노광 식각 공정을 거쳐 비트라인패턴을 형성한다.
그리고 후속 공정을 거쳐 커패시터 형성을 실시한다. 커패시터 형성 후 상부전극을 형성시키기 위하여 폴리 실리콘을 1000~2000Å로 증착한후 노광 및 식각의 공정을 거쳐 패터닝한다.
이어, 후속 금속 배선과의 절연을 위하여 절연막을 3000~10000Å 증착을 실시한다.
그리고 상부 전극으로 사용되는 폴리실리콘의 활성화를 위하여 급속 열처리 장치를 이용하여 800~900℃에서 10~60sec간의 열처리를 실시한다.
급속 열처리 공정의 진행 시점은 상부 전극을 형성하기 위한 물질층의 증착 후 또는 상부 전극의 패턴 형성후 또는 후속에서 형성될 M-1 배선과의 절연을 위한 절연막 증착 후 실시할 수 있다.
이와 같이 RTA 실시후에도 도 2와 같이 STI나 게이트 에지에서 스트레스가 집중하게 된다.
이러한 스트레스 집중을 제거하기 위하여 퍼니스에서 다시 700~800℃에서 20분에서 2시간 동안 열처리를 실시한다.
이 경우의 스트레스 변화를 도 3에 나타내었다.
그리고 도 4는 전체적인 공정 흐름에 따른 위치별 스트레스 변화를 나타낸 것이다.
본 발명은 퍼니스 어닐 공정을 실시하여 STI 코너나 게이트 에지에서의 스트레스 집중 현상을 해소시킨 것으로 스트레스 집중현상에 의해 발생한 누설전류를감소시켜 리프레쉬 특성이 개선된다.
본 발명에 있어 RTA 공정 진행 시점은 폴리 실리콘 증착직후, 상부전극 패터닝 형성후, 절연막 증착후 어디나 가능하다.
후속 퍼니스 어닐의 경우에는 RTA 직후나 또는 메탈 증착 공정 이전이면 모두 가능하다.
이와 같이 RTA 공정 후 고온의 퍼니스 공정을 추가한 경우의 반도체 소자의 리프레쉬 결과는 도 5에서와 같다.
이와 같이 퍼니스 공정의 추가에 의하여 리프레쉬 특성이 개선됨을 알 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 비트 라인 형성 방법은 다음과 같은 효과가 있다.
RTA 공정 이후에 퍼니스 어닐 공정을 실시하여 STI 코너나 게이트 에지에서의 스트레스 집중 현상을 해소시킨 것으로 스트레스 집중현상에 의해 발생한 누설전류를 감소시켜 리프레쉬 특성이 개선된다.
이는 반도체 소자의 수율을 향상시킬 수 있으며, 반도체 소자의 특성을 개선시키는 효과가 있다.

Claims (7)

  1. 반도체 기판 상에 비트라인 콘택홀이 형성된 반도체 소자에서,
    상기 콘택홀의 하부의 자연 산화막과 불순물을 제거하고, 비트라인 베리어 메탈 및 비트라인 형성용 금속층을 증착한 후 선택적으로 패터닝하여 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 결과물 상에 하부 전극/유전체층/상부 전극 구조를 갖는 커패시터를 형성하는 단계;
    급속 열처리 공정으로 커패시터 상부 전극을 활성화하는 단계;
    STI영역 코너 또는 게이트의 에지에서의 스트레스 집중을 제거하기 위하여, 온도 700~800[℃]의 조건하에서 20분 내지 2시간 동안 퍼니스 어닐 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  2. 제 1 항에 있어서, 비트라인 베리어 메탈을 증착하기 전에 300:1 BOE 용액을 이용하여 콘택홀 하부에 존재하는 자연 산화막 및 불순물을 제거하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  3. 제 1 항에 있어서, 비트라인 베리어 메탈을 Ti/TiN을 사용하여 형성하고, Ti의 두께를 40 ~ 100Å로 제한하여 퍼니스 어닐 공정시에 콘택 저항이 증가하는 억제하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  4. 제 1 항에 있어서, 커패시터 상부 전극의 활성화를 위한 급속 열처리 공정을800~900℃에서 10~60sec 동안 진행하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  5. 제 1 항에 있어서, 급속 열처리 공정을 상부 전극 형성용 물질층의 증착후 또는 상부 전극의 패턴 형성후 또는 절연막 증착후의 어느 한 시점에서 진행하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  6. 제 1항에 있어서, 상기 퍼니스 어닐 공정은 상기 급속 열처리 공정 직후 또는 후속 메탈 증착공정 이전에 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
  7. 삭제
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