KR20000033540A - 텅스텐 비트 라인 형성 방법 - Google Patents

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Abstract

본 발명은 콘택(Contact) 저항을 낮추고 디퓨션 베리어(Duffusion Barrier) 특성을 향상시켜 정션 누설 전류를 감소시키기에 적당한 고온의 후속 공정에 안정한 텅스텐 비트 라인 형성 방법에 관한 것으로, 본 발명의 비트 라인 형성 방법은 불순물 영역을 구비한 실리콘 기판을 준비하는 제 1 단계와, 상기 불순물 영역에 콘택 홀을 갖는 층간 절연막을 형성하는 제 2 단계와, 상기 콘택 홀 내에 타이타늄막및 질화 타이타늄막을 형성하는 제 3 단계와, 타이타늄막과 기판의 실리콘이 반응하여 C54 구조의 타이타늄 실리사이드가 형성되도록 열처리하는 제 4 단계와. 상기 콘택 홀 내의 질화 타이타늄막위에 텅스텐 플러그를 형성하는 제 5 단계를 포함하여 이루어진 것이다.

Description

텅스텐 비트 라인 형성 방법
본 발명은 반도체 소자의 비트 라인(Bit Line) 형성 방법에 관한 것으로, 특히 콘택(Contact) 저항을 낮추고 디퓨션 베리어(Duffusion Barrier) 특성을 향상시켜 정션 누설 전류를 감소시키기에 적당한 고온의 후속 공정에 안정한 텅스텐 비트 라인 형성 방법에 관한 것이다.
일반적으로 DRAM 등의 반도체 소자가 고집적화 됨에 따라 도핑(Doping)된 폴리실리콘(Polysilicon)이나 텅스텐 실리사이드/폴리실리콘(Wsix/Polysilicon)이 적층된 구조의 비트 라인을 사용하였다. 그러나 이와 같은 경우, 비트 라인의 높은 비저항 값에 의한 소자의 동작 속도가 늦어지게 되었다.
또한, 도핑된 폴리실리콘을 비트 라인으로 사용할 경우, 콘택되는 실리콘 기판의 도핑된 타입(Doping Type)에 따라 비트 라인으로 사용한 폴리실리콘의 도핑 타입이 바뀌어지게된다.
그리고, 도핑된 폴리실리콘의 도핑 타입이 바뀌어지는 것을 방지하기 위해서는 도핑된 폴리실리콘이 실리콘기판에 직접 콘택되지 않고 별도의 금속을 이용하여 콘택되도록 하였기 때문에 공정이 복잡해지고 이로인해 소자의 크기가 커지는 현상을 억제할 수 없었다.
따라서 이러한 문제를 해결하기 위하여 최근에는 저항값이 약 80-100μΩ㎝인 텅스텐 실리사이드(Wsix) 보다 월등히 낮은 비저항을 가진 텅스텐(비저항이 약 10-15μΩ㎝)을 비트 라인으로 사용하려는 연구가 진행되어 왔다.
텅스턴을 비트 라인으로 사용하는 경우에는 커패시터(Capacitor) 형성에서 행해지는 고온의 열처리 시, 텅스턴 비트 라인의 콘택(Contact)층으로 사용하는 타이타늄(titanium, Ti)층이 실리콘 기판의 실리콘(Si)과 반응하여 타이타늄 실리사이드(TiSix)층이 형성된 후, 덩어리(Agglomeration)가 되므로 콘택 저항이 높아지거나 혹은 정합(Junction)을 파괴하여 정합 누설(Junction Leakage)을 유발시키는 등의 문제가 발생하였다.
즉, 커패시터(Capacitor)를 먼저 구성하는 트렌치 커패시터 타입(Trench Capacitor Type)의 DRAM소자의 경우, 비트 라인을 형성하고 그 후에 행해지는 공정에서 600℃를 넘는 열처기 공정이 필요 없다. 하지만, 비트 라인 형성한 후 커패시터를 형성하는 DRAM소자의 경우에는 커패시터 형성시 행해지는 600℃ 이상의 고온의 열처리 시, 텅스텐 비트 라인의 콘택층으로 사용하는 타이타늄(Ti)층이 실리콘 기판의 실리콘(Si)과 반응하여 타이타늄 실리사이드(TiSix)층이 형성되고 그 후에 덩어리가 되므로 콘택 사이즈(Contact Size)가 작아지는 효과로 인해 콘택 저항이 높아지거나 혹은 콘택되는 소오스/드레인 정합(Source/Drain Junction)을 파괴하여 정합 누설을 유발시키게 된다.
이와 같이 필드 산화막(Field Oxide), 웰(Well), 게이트 라인(Gate Line), N형 및 P형 소오스/드레인 불순물 영역, 그리고 층간절연막(ILD Layer)을 형성한 후, 텅스텐 실리사이드/폴리실리콘 적층된 구조의 비트 라인을 형성하거나 또는 텅스텐을 사용하여 비트 라인을 형성하는 종래의 비트 라인 형성 방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 1d는 종래의 텅스텐 실리사이드/폴리실리콘이 적층된 구조의 비트 라인 형성 공정 단면도이다.
도 1a와 같이, 실리콘기판(1)위에 필드산화막(도면에서는 도시 되지 않음), 게이트 절연막(2), 폴리실리콘과 텅스텐 실리사이드가 적층된 게이트 라인(3), 캡 게이트 절연막(4), 측벽 절연막(5) 및 소오스/드레인 불순물 영역(6, 7)을 형성한다. 여기서, 셀 영역의 소오스/드레인 불순물 영역(6)은 N형이고, 주변영역의 소오스/드레인 불순물 영역(7)은 P형이다.
그리고 전면에 제 1 층간절연막(8)을 형성한 후, 사진식각 공정으로 셀 영역의 소오스/드레인 불순물 영역(6) 상측의 제 1 층간 절연막(8)을 선택적으로 제거하여 상기 소오스/드레인 불순물 영역(6)에 비트 라인 콘택 홀을 형성한다.
그리고 도면에는 도시되지 않았지만, 사진식각 공정에 사용되었던 포토레지스트(Photoresist)를 제거하고 크리닝 작업 및 자연 산화막을 제거하기 위한 세정 작업을 진행한다.
도 1b와 같이, 비트 라인 콘택 홀 채워지도록 전면에 폴리실리콘(9)을 증착한다.
여기서 증착된 폴리실리콘을 에치백(etchback)하여 콘택홀에만 남도록 한후, 다시 폴리실리콘을 증착하는 경우도 있다.
그리고 상기 폴리실리콘(9)위에 텅스텐 실리사이드층(10)과 산화막(11)을 차례로 증착한다. 여기서 산화막(11)은 텅스텐 실리사이드층(10)의 캡(capping) 역할을 하기 위한 것으로 산화막(11)을 증착하지 않은 경우도 있다.
도 1c와 같이, 사진식각 공정으로 상기 산화막(11), 텅스텐 실리사이드층(10) 및 폴리실리콘(9)층을 선택적으로 제거하여 비트 라인(16)을 형성한다.
도 1d와 같이, 전면에 비트 라인과 다른 라인과의 전기적 단락을 위한 제 2 층간절연막(12)을 증착한다.
그리고, 주변 영역의 소오스/드레인 불순물 영역(7)상의 제 2 층간 절연막(12)을 선택적으로 제거하여 콘택 홀을 형성한 후, 전면에 금속 콘택층 및 베리어층(TiN/Ti)(13)을 형성하고, 전면에 금속층(14) 및 캡 절연막(15)을 차례로 형성한 다음, 사진식각 공정으로 신호 라인을 패터닝한다.
한편, 종래의 텅스텐을 이용한 비트 라인을 형성하는 방법은 다음과 같다.
도 2a 내지 2e는 종래의 텅스텐을 이용한 비트 라인 형성 공정 단면도이다.
도 2a와 같이, 실리콘기판(1)위에 필드산화막(도면에서는 도시 되지 않음), 게이트 절연막(2), 폴리실리콘과 텅스텐 실리사이드가 적층된 게이트 라인(3), 캡 게이트 절연막(4), 측벽 절연막(5) 및 소오스/드레인 불순물 영역(6, 7)을 형성한다. 여기서, 셀 영역의 소오스/드레인 불순물 영역(6)은 N형이고, 주변영역의 소오스/드레인 불순물 영역(7)은 P형이다.
그리고 콘택 플러그(Plug)로 사용할 도핑된 폴리실리콘(18)을 증착하고 상기 셀 영역의 소오스/드레인 불순물 영역(6)위에만 남도록 상기 도핑된 폴리실리콘(18)을 선택적으로 제거한다.
이후 형성될 텅스텐 비트 라인 간의 전기적 단락을 위해 제 1 층간 절연막(8)을 전면에 형성한 다음, 사진식각 공정으로 상기 도핑된 폴리실리콘(18) 층위와 주변 영역의 소오스/드레인 불순물 영역(7)에 콘택 홀을 형성한다.
도 2b와 같이, 텅스텐 비트 라인의 콘택층으로 사용할 타이타늄층(19) 전면에 얇게 형성하고 그 위에 텅스텐 비트 라인의 확산 방지층으로 사용할 질화 타이타늄막(20)을 증착한 다음, RTP(Rapid Thermal Process)장치나 퍼니스(Furnace) 장치를 이용한 열처리를 수행하여 타이타늄층(19)을 실리콘기판(1)과 반응시켜 타이타늄 실리사이드(TiSix)층(도 2(b)에는 도시되지 않았지만 도 3에서 (22)로 도시됨)을 형성시킨다.
이 때, RTP 장치를 이용할 경우, 600-750℃의 온도에서 10-120초간 열처리하고, 퍼니스 장치를 이용할 경우, 550-650℃의 온도에서 약 1-60분간 열처리한다.
그리고 전면에 텅스텐층(21)을 증착한다.
도 2c 와 같이, 에치백(Etchback) 작업을 수행하여 콘택 홀 내부에만 남도록 상기 텅스텐층(21)을 패터닝한다. 이 때, 에치백 작업은 건식 에칭(Dry Etching)방식을 사용하거나 CMP장치를 사용하여 진행한다.
도 2d와 같이, 다시 베리어층(24)과 텅스텐층(25)을 증착하고 패터닝하여 텅스텐 비트 라인을 형성한다.
도 2e와 같이, 전면에 텅스텐 비트 라인의 캡(Cap) 역할을 수행할 질화막(Nitride)(26)을 증착하고, 상기 질화막(26)위에 산화막(27)을 증착한다.
그리고, 도면에는 도시되지 않았지만, 상기 산화막(27)위에 커패시터를 형성한다. 이 때, 커패시터 형성은 600℃ 이상의 온도에서 공정이 진행된다.
이상에서 설명한 바와 같은 종래의 비트 라인 형성 방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 도핑된 폴리실림콘층이나 텅스텐 실리사이드/폴리실리콘 적층 구조를 비트 라인으로 사용하는 경우, 상기 층들의 저항값이 높으므로 소자의 동작 속도가 늦어지게 된다.
둘째, CMOS소자의 경우 비트 라인이 실리콘기판에 콘택되는 지역의 도핑 타입에 따라 도핑된 폴리실리콘의 도핑 타입이 바꾸어지게 된다. 그리고 이와 같은 문제를 해결하기 위해서는 금속 플러그를 형성해야하는데 그렇게 되면 복잡한 공정을 수행해야 하고 이로 인해 소자의 크기가 커지는 현상을 억제할 수 없다.
셋째, 낮은 비저항을 가진 텅스텐을 비트 라인으로 사용하는 경우, 비트 라인 형성 후, 커패시터 형성 시에 행해지는 600℃ 이상의 고온의 열처리로 인하여 텅스텐 비트 라인의 콘택층으로 사용하는 타이타늄(Ti)층이 실리콘기판의 실리콘(Si)과 반응하여 타이타늄 실리사이드(TiSix)층이 되고 다시 덩어리(Agglomeration)가 되므로 콘택 사이즈가 작아지는 효과로 인해 콘택 저항이 높아진다. 뿐만아니라, 덩어리가 된 타이타늄 실리사이드(TiSix)층이 콘택되는 지역의 소오스/드레인 정합을 파괴하여 정합 누설를 유발시키게 된다.
즉, 도 3은 종래의 비트 라인을 형성하고 후 후속 열처리 후 콘택 부분 상세 단면도이다.
상기 도 2 (b)에서 타이타늄을 증착하고 열처리하여 콘택 부분에 타이타늄 실리사이드를 형성하였다. 그런데, 그 후 600℃ 이상에서 커패시터를 제조하므로 타이타늄 실리사이드층(22)이 덩어리(23)가 되었다.
이와 같은 덩어리(23)는 콘택 저항을 높아지게 할 뿐만아니라, 덩어리가 된 타이타늄 실리사이드(TiSix)층이 콘택되는 지역의 소오스/드레인 정합을 파괴하여 정합 누설를 유발시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 금속 실리사이드층의 덩어리를 억제하여 비트 라인 콘택저항을 낮추고 확산 방지층 특성을 향상시켜 정합 누설을 감소시키는 비트 라인 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래의 텅스텐 실리사이드/폴리실리콘이 적층된 비트 라인 형성 공정 단면도
도 2a 내지 2e는 종래의 텅스텐을 이용한 비트 라인 형성 공정 단면도
도 3은 종래의 텅스텐을 이용한 비트 라인을 형성 하고 후속 열처리 후 콘택 부분 상세 단면도
도 4a 내지 4e는 본 발명 제 1 실시예의 비트 라인 형성 공정 단면도
도 5는 본 발명 제 1 실시예의 텅스텐을 이용한 비트 라인을 형성하고 후속 열처리 후 콘택 부분 상세 단면도
도 6a 내지 6e는 본 발명 제 2 실시예의 비트 라인 형성 공정 단면도
도 7은 추가 이온 주입 유무와 RTP 열처리 온도 변화에 따라 텅스텐 비트 라인이 형성된 P형 불순물 영역에서의 SIMP 프로파일
도 8은 본 발명에 의한 콘택 부분의 TEM 사진
도 9는 종래 기술에 의한 콘택 부분의 TEM 사진
도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트 절연막
3 : 게이트 전극 4 : 게이트 캡 절연막
5 : 측벽 절연막 6, 7 : 소오스/드레인 불순물 영역
8, 28 : 층간 절연막 18 : 도핑된 폴리실리콘
19 : 타이타늄층 20, 30 : 질화 타이타늄층
21, 25, 31 : 텅스텐층 22 : 실리사이드층
24 : 베리어층 26, 32 : 질화막
27, 33 : 산화막 29 : 타이타늄/질화타이타늄
이와 같은 목적을 달성하기 위한 본 발명의 비트 라인 형성 방법은 불순물 영역을 구비한 실리콘 기판을 준비하는 제 1 단계와, 상기 불순물 영역에 콘택 홀을 갖는 층간 절연막을 형성하는 제 2 단계와, 상기 콘택 홀 내에 타이타늄막및 질화 타이타늄막을 형성하는 제 3 단계와, 타이타늄막과 기판의 실리콘이 반응하여 C54 구조의 타이타늄 실리사이드가 형성되도록 열처리하는 제 4 단계와. 상기 콘택 홀 내의 질화 타이타늄막위에 텅스텐 플러그를 형성하는 제 5 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 비트 라인 형성 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4a 내지 4e는 본 발명 제 1 실시예의 비트 라인 형성 공정 단면도이고, 도 5는 본 발명 제 1 실시예의 비트 라인을 형성하고 후속 열처리 후 콘택 부분 상세 단면도이며, 도 6a 내지 6e는 본 발명 제 2 실시예의 비트 라인 형성 공정 단면도이다.
먼저, 본 발명 제 1 실시예의 비트 라인 형성 방법은 종래의 기술 도 2와 같으나 열처리의 조건에 차이가 있으며, 콘택 부분의 소오스/드레인 불순물 영역에 추가 이온 주입을 하는 차이가 있다.
즉, 도 4a와 같이, 실리콘기판(1)위에 필드산화막(도면에서는 도시 되지 않음), 게이트 절연막(2), 폴리실리콘과 텅스텐 실리사이드가 적층된 게이트 라인(3), 캡 게이트 절연막(4), 측벽 절연막(5) 및 소오스/드레인 불순물 영역(6, 7)을 형성한다. 여기서, 셀 영역의 소오스/드레인 불순물 영역(6)은 N형이고, 주변영역의 소오스/드레인 불순물 영역(7)은 P형이다. 물론, 주변 영역에는 소오스/드레인 불순물 영역이 N형되 있고 P형도 있지만, P형 불순물 영역을 도시한 것이다.
그리고 콘택 플러그(Plug)로 사용할 도핑된 폴리실리콘(18)을 증착하고 상기 셀 영역의 소오스/드레인 불순물 영역(6)위에만 남도록 상기 도핑된 폴리실리콘(18)을 선택적으로 제거한다.
이후 형성될 텅스텐 비트 라인 간의 전기적 단락을 위해 제 1 층간 절연막(8)을 전면에 형성한 다음, 사진식각 공정으로 상기 도핑된 폴리실리콘(18) 층위와 주변 영역의 소오스/드레인 불순물 영역(7)에 콘택 홀을 형성한다.
이 때, 후속 공정 진행 시 일어나는 P형 불순물 영역의 P+이온들의 외부 확산(out-diffusion)을 보충하기 위해 상기 P형 소오스/드레인 불순물 영역(7)에 P형 불순물을 이온 주입한다.
도 4b와 같이, 텅스텐 비트 라인의 콘택층으로 사용할 타이타늄층(19)을 전면에 얇게 형성하고 그 위에 텅스텐 비트 라인의 확산 방지층으로 사용할 질화 타이타늄막(20)을 증착한다.
그리고, RTP(Rapid Thermal Process)장치나 퍼니스(Furnace) 장치를 이용한 열처리를 수행하여 타이타늄층(19)을 실리콘기판(1)과 반응시켜 C54구조의 타이타늄 실리사이드(TiSix)층(도 4 (b)에는 도시되지 않았지만 도 5에서 (22)로 도시됨)을 형성시킨다.
이 때, RTP 장치를 이용할 경우 열처리 조건은 750-950℃의 온도에서 1-120초간 열처리하고, 퍼니스 장치를 이용할 경우, 650-850℃의 온도에서 약 0.3-60분간 열처리한다.
그리고 다시 상기 확산 방지층으로 사용되는 질화 타아티늄막을 한 번 더 증착한다음, 전면에 텅스텐층(21)을 증착한다.
도 4c 와 같이, 에치백(Etchback) 작업을 수행하여 콘택 홀 내부에만 남도록 상기 텅스텐층(21)을 패터닝한다. 이 때 에치백 작업은 건식 에칭(Dry Etching)방식을 사용하거나 CMP장치를 사용하여 진행한다.
도 4d와 같이, 다시 베리어층(24)과 텅스텐층(25)을 증착하고 패터닝하여 텅스텐 비트 라인을 형성한다.
도 4e와 같이, 전면에 텅스텐 비트 라인의 캡(Cap) 역할을 수행할 질화막(Nitride)(26)을 증착하고, 상기 질화막(26)위에 산화막(27)을 증착한다.
그리고, 도면에는 도시되지 않았지만, 상기 산화막(27)위에 커패시터를 형성한다. 이 때, 커패시터 형성은 600℃ 이상의 온도에서 공정이 진행된다.
한편, 본 발명 제 2 실시예의 텅스텐 비트 라인 형성 방법은 다음과 같다.
본 발명 제 2 실시예의 텅스텐 비트 라인 형성 방법도 텅스텐층(21) 플러그 형성 공정까지는 본 발명 제 1 실시예와 동일하다.
즉, 도 4a 내지 4c의 공정과 도 6a 내지 6c의 공정과 동일하다. 따라서, 도 6d부터 본 발명 제 2 실시예를 설명한다.
도 6d와 같이, 전면에 제 2 층간 절연막(28)을 증착하고, 상기 텅스텐(21) 플러그가 형성된 부분을 선택적으로 제거하여 콘택홀을 형성한다.
도 6e와 같이, 전면에 타이타늄/질화타이타늄(29) 또는 질화타이타늄(30)을 얇게 증착하고, 상기 콘택홀내에 충분히 채워지도록 텅스텐(31)을 증착한다.
계속해서, 에치백 공정이나 CMP공정을 이용하여 콘택 홀내에만 남도록 상기 타이타늄/질화타이타늄(29) 또는 질화타이타늄(30) 및 텅스텐(31)을 제거하여 비트 라인을 형성한다.
전면에 비트 라인 캡용 질화막(32)과 평단화용 산화막(33)을 차례로 증착한다.
그리고, 도면에는 도시되지 않았지만, 상기 산화막(33)위에 커패시터를 형성한다. 이 때, 커패시터 형성은 600℃ 이상의 온도에서 공정이 진행된다.
이상에서 설명한 바와 같은 본 발명의 텅스텐 비트 라인 형성 방법에 의한 비트 라인과 실리콘기판이 콘택되는 영역의 상세 단면은 도 5와 같다.
도 5에서 알 수 있는 바와 같이, 후속 공정인 커패시터의 형성 공정에서 진행되는 열처리 보다 더 높은 온도로 열처리하여 비트 라인과 실리콘기판이 콘택되는 영역에 타이타늄 실리사이드층(22)을 형성하므로 타이타늄 실리사이드가 덩어리가 되지 않는다.
이상에서 설명한 바와 같은 본 발명의 텅스텐 비트 라인 형성 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명은 종래 기술에서 사용하던 도핑된 폴리실리콘층이나 텅스텐 실리사이드/폴리실리콘(비저항 : 80-100μΩ㎝)층을 비트 라인으로 사용하는 경우에 비해 낮은 비저항(10-15μΩ㎝)을 가진 텅스텐층을 비트 라인으로 사용하기 때문에 소자의 동작속도를 향상시킬 수 있다.
둘째, 폴리실리콘층이나 텅스텐 실리사이드/폴리실리콘층을 비트 라인으로 사용하는 경우, 종래에는 CMOS소자에 적용시 비트 라인이 실리콘기판에 콘택되는 지역의 도핑 타입에 따라 폴리실리콘의 도핑 타입이 바뀌어졌거나 금속 플러그를 이용하여 콘택 해야 하는 어려움을 갖고 있었으나, 본 발명은 이러한 문제를 제거하였으며 또한 이로 인해 소자가 커지는 현상을 막아 고집적화를 꾀할 수 있다.
셋째, 본 발명은 후속 공정인 커패시터 형성 공정에서 사용되는 온도 보다 더 높은 온도로 열처리하여 안정한 C54구조의 타이타늄 실리사이드층을 형성하고 다시 확산 장벽층을 형성하므로 타이타늄 실리사이드층이 덩어리가 되는 현상을 억제하였다.
따라서 비트 라인 콘택 저항을 낮추었고, 소오스/드레인 영역의 정합 누설을 감소시킬 수 있다.
상기의 효과들에 대해서 실험 자료를 통해 설명하면 다음과 같다.
도 7은 추가 이온 주입 유무와 RTP 열처리 온도 변화에 따라 텅스텐 비트 라인이 형성된 P형 불순물 영역에서의 SIMP 프로파일이고, 도 8은 본 발명에 의한 콘택 부분의 TEM 사진이며, 도 9는 종래 기술에 의한 콘택 부분의 TEM 사진이다.
콘택 저항에 관계되는 일반적인 특성을 설명하면, 콘택저항(Rc)은 일반적으로 다음 식을 만족한다.
[수학식 1]
여기서, H는 상수(Constant)이고, B(T)는 터널링 유효량 및 장벽 높이에 따른 일 함수이고, N은 도핑 농도이다.
따라서 콘택 저항은 콘택되는 두 물질이 접촉하는 곳의 도핑 농도와 일 함수에 영향을 주는 장벽 높이에 좌우된다고 볼 수 있다.
이런 관점을 텅스텐-비트 라인과 실리콘기판와의 콘택에 적용해 보면, 콘택 저항을 낮추기 위해서는 실리콘기판의 도핑 농도를 높일수록 콘택 저항이 낮아지고, 텅스텐-비트 라인와 접촉특성이 좋으면서 실리콘기판과의 장벽 높이가 적은 금속성분을 접촉층으로 사용하는 것이 관건이다.
그런데, 타이타늄 실리사이드의 경우 비교적 비저항 값이 낮고, 텅스텐이나 알루미늄 그리고 확산 장벽막으로 사용하는 질화타이타늄과 접촉 특성이 우수하면서 실리콘기판과 장벽 높이가 매우 적은 금속으로 오랜 동안 금속과 실리콘의 콘택지역에 접촉층으로 사용해 왔다. 하지만 타이타늄 실리사이드층의 경우 600℃가 넘는 열처리에서는 쉽게 덩어리가 되어 콘택 면적이 줄어드는 효과가 나타난다.
따라서, 본 발명에서는 텅스텐층을 비트 라인으로 사용했을 경우 나타나는 문제점들을 비트 라인 콘택 형성 후 추가 이온 주입을 통하여 텅스텐-비트 라인과 접촉되는 지역의 실리콘기판에 도핑 농도를 향상시켰고, C54 구조의 타이타늄 실리사이드층을 형성하여 후속 공정에서 야기되는 고온 열처리에도 덩어리 특성이 일어나지 않도록 하였으며, 확산방지막으로 사용하는 질화 타이타늄층을 이중으로 형성하여 확산 방지 특성을 향상시켜 실리콘기판에 존재하는 도판트의 외부 확산을 억제함으로서 후속 공정에서 야기되는 고온 열처리에서도 현저하게 낮은 콘택 저항을 가지는 텅스텐-비트 라인 형성하였다.
표 1에 본 발명에 따른 특정한 텅스텐-비트 라인의 콘택저항 자료들을 정리하였다.
표 1에서 볼 수 있듯이 P형 불순물 영역의 콘택지역에 추가 이온 주입을 통해 실리콘기판에 도판트(dopant)의 도핑 농도를 높이는 효과를 가지도록 한 웨이퍼(wafer) #1번과 2번이 각각 웨이퍼(wafer) #3과 4에 비해 콘택 저항이 월등히 낮게 나옴을 볼 수 있다.
[표 1] 공정 조건별 콘택 저항(Rc) 비교
Wafer# 공정 조건 콘택 사이즈(0.32㎛) P+누설 전류(fA/㎛2) W-bit Line형성 후, 후속 열처리 조건
추가이온 주입유무 Ti/Tin 열처리 RTP조건 2차 확산 방지 TiN 조건 N형의 콘택저항 P형의 콘택 저항 게이트 콘택 저항
1 I/I 유 800℃20초 IMP TiN250 285 788 11.3 0.54 800℃ 9분heat cycle
2 I/I 유 700℃30초 IMP TiN250 289 2206 8.6 1.36 800℃ 9분heat cycle
3 I/I 무 800℃20초 IMP TiN250 281 1242 11.4 0.86 800℃ 9분heat cycle
4 I/I 무 700℃30초 IMP TiN250 293 2902 7.5 1.08 800℃ 9분heat cycle
이와 같은 결과는 상기 웨이퍼(wafer) 들에 대한 SIMS(Secondary Ion Mass Spectroscopy) 깊이 프로파일(depth profile)을 나타낸 도 7을 통해서도 간접적으로 확인할 수 있었다.
추가 이온 주입을 통해 실리콘기판의 도핑 농도를 높인 웨이퍼 #1과 2가 웨이퍼 #3에 비해 도핑 농도가 높음을 보여 주었다.
또한 RTP 열처리 온도가 높은 웨이퍼 #1의 경우가 웨이퍼 #2에 비해서 실리콘기판의 도핑 농도가 높게 측정되었는데 이는 RTP열처리 온도를 높게한 경우가 확산 장벽층으로 사용한 질화타이타늄층의 그레인 바운더리를 스톱핑(stopping)하여 질화타이타늄(TiN)층을 좀 더 밀도있게 함으로서 후속 열처리에서 일어나는 도판트의 외부 확산을 억제하였기 때문으로 판단된다.
한편, 표 1에서 보면 텅스텐-비트 라인의 콘택층과 확산 장벽층을 형성한 후 진행한 RTP열처리 온도에 따라 콘택 저항차이가 크게 나는데 이를 분석하기 위해 웨이퍼 #1과 2의 콘택 지역에 대해 각각 TEM(Transmition Electron Microscopy)분석을 하였다.
도 9에서 확인할 수 있듯이 RTP 열처리를 700℃에서 수행하여 C49 구조의 타이타늄 실리사이드를 형성한 wafer #2의 경우에는 고온의 후속열처리 과정에서 상기 타이타늄 실리사이드층이 덩어리가 되어 있음을 보였고, 반면에 도 8에서와 같이 RTP열처리를 800℃에서 수행하여 C54 구조의 타이타늄 실리사이드층이 wafer #1의 경우에는 고온의 후속 열 처리 과정에서도 덩어리가 되는 현상이 억제되어 있음을 확인할 수 있었다.
따라서 RTP 열처리를 700℃에서 수행한 wafer #2의 경우에는 고온의 후속 열처리 과정에서 C49 구조의 타이타늄 실리사이드층이 덩어리가 되어 콘택 사이즈가 작아지는 효과를 가지게 되어 콘택 저항이 현저하게 증가한 것으로 판단된다.
또한, 콘택 저항 감소는 다른 영역보다 P형 불순물 영역에서 현저하게 감소되었음을 알 수 있으며, 불순물 영역의 누설 전류도 추가 이온주입을 하고 고온에서 열처리하여 C54 구조의 타이타늄 실리사이드를 형성할 때 적게 나타남을 알 수있다.

Claims (6)

  1. 불순물 영역을 구비한 실리콘 기판을 준비하는 제 1 단계와,
    상기 불순물 영역에 콘택 홀을 갖는 층간 절연막을 형성하는 제 2 단계와,
    상기 콘택 홀 내에 타이타늄막및 질화 타이타늄막을 형성하는 제 3 단계와,
    타이타늄막과 기판의 실리콘이 반응하여 C54 구조의 타이타늄 실리사이드가 형성되도록 열처리하는 제 4 단계와.
    상기 콘택 홀 내의 질화 타이타늄막위에 텅스텐 플러그를 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 비트 라인 형성 방법.
  2. 제 1 항에 있어서,
    제 2 단계 후, 상기 불순물 영역에 추가 이온 주입하는 단계를 더 포함함을 특징으로 하는 비트 라인 형성 방법.
  3. 제 1 항에 있어서,
    제 4 단계 후, 질화 타이나늄막을 더 증착하는 단계를 더 포함함을 특징으로 하는 비트 라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 4 단계의 열처리는, RTP 장치를 이용할 경우, 750-950℃의 온도에서 1-120초간 열처리함을 특징으로 하는 비트 라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 4 단계의 열처리는, 퍼니스 장치를 이용할 경우, 650-850℃의 온도에서 약 0.3-60분간 열처리함을 특징으로 하는 비트 라인 형성 방법.
  6. 불순물 영역을 구비한 실리콘 기판을 준비하는 제 1 단계와,
    상기 불순물 영역에 제 1 콘택 홀을 갖는 제 1 층간 절연막을 형성하는 제 2 단계와,
    상기 제 1 콘택 홀 내에 타이타늄막및 질화 타이타늄막을 형성하는 제 3 단계와,
    타이타늄막과 기판의 실리콘이 반응하여 C54 구조의 타이타늄 실리사이드가 형성되도록 열처리하는 제 4 단계와.
    상기 제 1 콘택 홀 내의 질화 타이타늄막위에 텅스텐 플러그를 형성하는 제 5 단계와,
    상기 텅스텐 플러그에 제 2 콘택 홀을 갖는 제2 층간절연막을 제 1 층간 절연막 상에 형성하는 제 6 단계와,
    전면에 베리어층과 텅스텐층을 차례로 형성하는 제 7 단계와,
    상기 콘택 홀에만 남도록 상기 베리어층 및 텅스텐층을 선태적으로 제거하여 비트 라인을 형성하는 제 8 단계를 포함함을 특징으로 하는 텅스텐 비트 라인 형성 방법.
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