KR20040057535A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, MOS 트랜지스터와 MOS 커패시터로 구성된 플래너 디램 셀에 있어서, MOS 트랜지스터의 게이트 절연막과 MOS 커패시터의 유전체막으로 사용될 절연막을 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성함으로서 반도체 기판으로 불순물이 침투하는 현상을 방지하고, 단위 셀의 커패시턴스를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 디램 셀의 게이트 절연막 및 커패시터용 유전체막으로 사용될 절연막에 관한 것으로, 높은 유전상수와 누설전류 및 도판트 침투 현상을 방지할 수 있는 절연막 형성 방법에 관한 것이다.
반도체 소자의 크기가 감소(0.1㎛ 테크 이하)함에 따라 게이트 산화막의 두께가 약 15Å 이하가 되어야 한다. 이처럼 얇은 게이트 산화막에 의해 게이트 도핑 공정을 통해 도핑된 이온들이 게이트 산화막을 뚫고 하부 반도체 기판에 침투하여 셀 트랜지스터의 문턱전압에 영향을 주고, 게이트 전극의 도핑 프로파일을 변화시켜 소자의 신뢰성을 매우 악화시키는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 및 커패시터의 절연막으로 사용될 물질을 고유전율의 절연막을 사용하여 불순물 침투 효과를 방지함과 동시에 단위 셀의 커패시턴스를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14 : 절연막 16, 18 : 게이트 전극
20 : 정션영역 22 : 실리사이드막
24 : 층간 절연막 26 : 콘택 플러그
28 : 비트라인
본 발명에 따른 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 MOS 트랜지스터의 게이트 절연막 및 MOS 커패시터의 유전체막으로 사용될, 적어도 15 정도의 높은 유전 상수를 갖는 절연막을 형성하는 단계 및 상기 절연막 상에 MOS 트랜지스터용 제 1 게이트 전극과 MOS 커패시터용 제 2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
반도체 메모리소자가 고집적화 되어감에 따라, 여러 가지 다른 기능을 가진 서로 다른 소자를 하나의 칩(chip)에 구현하여 두 가지 이상의 소자가 한 칩에서 유기적으로 동작하게 하는, 이른바 실리콘 온 칩(Silicon On Chip; SoC) 등이 등장하게 되었다. 그러므로 SoC의 제조공정은 그만큼 더 복잡하고 어려워진다. 각기 다른 기능을 갖는 하나의 소자를 하나의 칩에 구현하는 제조공정은 그 소자 하나의 특성만 만족하는 공정을 적용하면 되지만, 서로 다른 기능을 가지는 둘 이상의 소자를 하나의 칩에 구현하면서 각 소자가 요구하는 특성을 모두 만족시키는 공정은 매우 복잡해지며, 경우에 따라서는 공정이 추가되기도 한다. SOC 소자 중의 하나인 임베디드 메모리 소자(Embeded memory device)는 메모리소자와 논리소자를 하나의 칩에 구현한 것으로서, 다수의 메모리 셀이 위치하는 셀 영역과, 상기 셀 영역 내의 저장된 정보를 연산 처리하여 새로운 정보를 만들어내는 로직(Logic)영역으로구성된다.
이러한 소자를 제조하기 위해 단위 셀을 하나의 MOS 트랜지스터와 하나의 MOS 커패시터로 형성하는 플래너 디램 소자를 제조하고 있다. 본 실시예에서는 이러한 플래너 디램 소자를 중심으로 설명하고자 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 소자 분리막(12)이 형성된 반도체 기판(10) 상에 셀을 구성하는 MOS 트랜지스터의 게이트 절연막과, MOS 커패시터의 유전체막으로 사용될 절연막(14)을 형성한다.
구체적으로, 습식 세정공정을 실시하여 반도체 기판(10)에 형성된 자연산화막이나 불순물을 제거한다. 절연막(14)은 후속 공정에 의해 형성된 MOS 트랜지스터 및 MOS 커패시터용 게이트 전극에 주입된 불순물(도판트; Dopant)이 하부 반도체 기판(10)에 침투하는 현상을 방지함과 동시에 단위 셀의 커패시턴스를 증대하기 위해 종래의 절연막으로 사용된 산화막(4 내지 4.5) 보다 높은 유전 상수(15 내지 25)를 갖는 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성한다. 각각의 막은 다양한 형태의 화학 증착법 또는 스퍼터링 법을 이용하여 증착한다. 상술한 막들을 증착한 다음 질소 분위기 하에서 어닐을 실시할 수 있다.
예를 들어, HfSiO2막을 반도체 기판(10)상에 증착하고 질소(N2) 분위기에서 고온 열처리를 실시한다. 이로써, 후속 반도체 제조 공정에서 실시하는 고온의 열 공정에서도 물질 특성이 변화하지 않는 HfSiON막을 형성할 수 있다. HfSiON막의 조성중 Si, O 및 N등의 원소 비율은 0 내지 1 범위를 갖는다. 또한, Al2O3막에 질소를 합병하여 AlON막을 형성할 수 있다. AlON막의 조성중 Al, O 및 N등의 원소 비율은 0 내지 1 범위를 갖는다.
절연막(14)으로, HfO2막과 Al2O3막을 교대로 증착하고 질소 분위기에서 고온 열처리를 실시하면 HfO2막과 Al2O3막이 적층된 형태로 형성된다. HfO2막과 Al2O3막이 적층된 형태로 구성된 절연막(14)은 포지티브 픽스드 차지(Positive Fixed Charge)를 갖는 고 유전상수(약 25)의 HfO2막과 열 안정성이 좋은 네거티브 픽스트 차지(Negative Fixed Charge)를 갖는 Al2O3막을 조합하여 결과적으로, 절연막(14) 내의 픽스드 차지를 감소시키고 고유전상수를 갖고 열적으로 안정된 MOS 트랜지스터의 게이트 절연막과 MOS 커패시터의 유전체막으로 사용될 절연막(14)을 형성할 수 있다. 또한, HfON막과 AlON막이 적층된 형태의 막으로 구성될 수 있다. 이때 HfON막의 조성 중 O 및 N의 원소 비율은 0 내지 1의 범위를 갖는다.
이에 한정되지 않고, 상술한 절연막은 SiO2막, Si3N4막 및 실리콘 옥시나이트라이드막 중 적어도 어느 하나의 막과 함께 조합하여 적층으로 형성될 수 있다.
도 1c를 참조하면, 절연막(14) 상에 도전막을 증착한 다음 도전막을 패터닝하여 MOS 트랜지스터용 제 1 게이트 전극(16)과 MOS 커패시터용 제 2 게이트 전극(18)을 형성한다.
구체적으로, 도전막은 폴리 실리콘막, SiGe막, WSi2막, TiSi2막, TiN막 및 텅스텐막(W) 중 적어도 어느 하나의 막을 이용하여 형성한다. 도전막 상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진 현상공정을 실시하여 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 플래너 디램 셀의 MOS 트랜지스터와 MOS 커패시터 각각의 게이트 전극(16 및 18)을 형성한다. 제 1 및 제 2 게이트 전극(16 및 18) 측벽에 측벽스페이서를 형성할 수 있다.
도 1d를 참조하면, 이온주입을 실시하여 정션영역(소스 및 드레인)(20)을 형성한다. 제 1 게이트 전극(16), 제 2 게이트 전극(18) 및 정션영역(20) 상에 접촉저항을 낮추기 위해 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드막(22)을 형성한다. 이때 실리사이드막(22)은 제 1 및 제 2 게이트 전극(16 및 18) 상부에만 형성할 수 있다. 또한 상술한 샐리사이드 공정을 실시하지 않고 공정을 진행하여 공정을 단순화할 수 있다. 전체 구조 상부에 층간 절연막(24)을 증착한 다음 패터닝 공정을 실시하여 정션영역(20)을 전기적으로 연결하기 위한 플러그용 콘택홀을 형성한다. 콘택홀을 금속막으로 매립하여 콘택 플러그(26)를 형성한 다음 그 상부에 비트라인(28)을 형성한다.
구체적으로, 정션영역(20)을 형성하기 위한 이온주입은 셀 트랜지스터로 동작될 PMOS 또는 NMOS에 따라 N+ 영역은 비소(Arsenic; As) 또는 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하여 NMOS 또는 PMOS용 정션영역(20)을 형성한다. 제 1 게이트 전극(16) 양측의 반도체 기판(10) 내에 고농도의 이온주입을 하여 정션영역(20)을 형성한다. 이때 노출된 제 1 및 제 2 게이트 전극(16 및 18)에도 함께 이온이 주입된다. 제 1 및 제 2 게이트 전극에 주입된 고농도의 도판트들은 후속 열공정에 의해 확산이 되지만, 하부에 형성된 절연막(약 15Å)에 의해 반도체 기판내로 확산되지 않는다.
전체 구조상에 코발트(Co)를 이용한 금속막(미도시)과 TiN을 이용한 캡핑막(미도시)을 형성한다. 제 1차 열처리 공정을 실시하여 제 1 및 제 2 게이트 전극(16 및 18) 상부와 정션영역(20) 상에 실리콘과의 반응을 유도하여 모노 실시사이드(Mono Silicide; CoSi)를 형성한다. 제 2차 열처리 공정을 실시하여 최종적인 코발트 실리사이드막(CoSi2)을 형성하게 된다.
산화막 및 질화막 계열의 층간 절연막(24)을 증착한다. 상기 층간 절연막(24) 상에 감광막을 도포한 다음 콘택홀용 마스크를 이용한 사진 현상 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 층간 절연막(24)과 절연막(14)을 제거하여 플러그용 콘택홀을 형성한다. 금속물질로 상기 플러그용 콘택홀을 매립하여 콘택 플러그(26)를 형성한다. 전체 구조상에 금속막을 증착한 다음 비트라인 패터닝 공정을 실시하여 상기 콘택 플러그(26) 상에 비트라인(28)을 형성한다.
상술한 바와 같이, 본 발명은 MOS 트랜지스터와 MOS 커패시터의 절연막으로 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성함으로서 반도체 기판으로 불순물 침투현상을 방지하고, 누설전류를 줄일 수 있다.
또한, 단위 셀을 구성하는 MOS 커패시터의 커패시턴스를 향상시킬 수 있다.

Claims (5)

  1. 소자 분리막이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 MOS 트랜지스터의 게이트 절연막 및 MOS 커패시터의 유전체막으로 사용될, 적어도 15 정도의 높은 유전 상수를 갖는 절연막을 형성하는 단계; 및
    상기 절연막 상에 MOS 트랜지스터용 제 1 게이트 전극과 MOS 커패시터용 제 2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용한 막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연막은 SiO2막, Si3N4막 및 실리콘 옥시나이트라이드막 중 적어도 어느 하나의 막을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 절연막 상에 상기 MOS 트랜지스터용 상기 제 1 게이트 전극과 상기 MOS 커패시터용 상기 제 2 게이트 전극을 형성하는 단계이후,
    이온주입을 실시하여 상기 제 1 게이트 전극 양측에 정션영역을 형성하는 단계;
    전체 구조상에 층간 절연막을 형성하는 단계;
    상기 정션영역을 전기적으로 연결하기 위해 상기 층간 절연막 내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 상에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 정션영역을 형성하는 단계와 상기 층간 절연막을 형성하는 단계 사이에,
    상기 제 1 및 제 2 게이트 전극과 상기 정션영역에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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