KR100220261B1 - 필드 산화물에 의해 분리된 서로 다른 도전형의 반도체영역을가진반도체장치및그제조방법 - Google Patents

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Abstract

반도체 장치는, 한 실시예에서, 반도체 기판에 형성된 다른 전도형의 두 개의 웰을 가진다. 이 두 개의 웰은 사이에 접합을 형성시키기 위해 서로 인접하여 배치된다. 필드 산화막이 형성되어 상기 반도체 기판의 주 표면에서 접합을 덮는다. 다른 필드 산화막 또는 필드 차폐 절연 구조가 형성되어 웰에서 상호간 회로 소자를 절연시킨다.

Description

필드 산화물에 의해 분리된 서로 다른 도전형의 반도체영역을 가진 반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 의한 반도체장치의 단면도.
제2도는 본 발명의 제2실시예에 의한 대표적인 DRAM의 단면도.
제3도는 본 발명의 제3실시예에 의한 대표적인 플래시 메모리의 단면도.
제4도는 본 발명의 제4실시예에 의한 또다른 대표적인 플래시 메모리의 단면도.
제5도는 본 발명의 제5실시예에 의한 또다른 대표적인 DRAM의 단면도.
제6(a)도 내지 제6(h)도는 본 발명의 제6실시예에 의한 반도체장치를 제조하는 방법을 단계적으로 도시하는 단면도.
제7(a)도 내지 제7(g)도는 본 발명의 제7실시예에 의한 반도체장치를 제조하는 방법을 단계적으로 도시하는 단면도.
제8도는 CMOS 회로의 등가 회로도.
* 도면의 주요부분에 대한 간단한 설명
114, 214, 314, 414, 482, 484, 515, 623, 702 : 필드 산화막
101, 201. 301, 401, 452, 614, 616, 731, 732 : P 웰
102, 202, 302, 351, 402, 451, 615, 731 : N 웰
100, 200, 300, 400 : 기판
110, 111, 210, 211, 310, 311, 410, 411, 508, 704 : 게이트전극
103, 203, 247, 303, 403, 454, 506, 525 : N형 MOS 트랜지스터
105, 106, 205, 206, 305, 306, 405, 406, 471 : 차폐 게이트전극
104, 204, 304, 404, 453, 505 : P형 MOS 트랜지스터
242, 510, 721 : 하부 전극 244, 511 : 상부 전극
120, 122, 220, 222, 246, 320, 346, 420, 446, 458, 633, 714, 716, 718 : 불순물 확산층
132, 232, 332, 432, 507, 703, 710 : 게이트 산화막
133, 233, 333, 433, 617, 623, 624, 625, 626, 707, 708 : 실리콘 산화막
241, 341, 441, 540 : 메모리셀 613, 752 : 메모리셀 어레이 형성부
본 발명은 반도체장치 및 그 제조방법에 관한 것이다. 특히, 본 발명은 DRAM, EEPROM 등의 반도체장치의 분리 기술에 관한 것이다.
반도체장치 내의 소자가 더욱 소형화됨에 따라, 분리 공정은 해결해야 할 중요한 문제중 하나가 되어왔다. 실리콘 국부산화법로 알려진 공정(LOCOS) 이 분리 공정으로서 널리 사용되어 왔다. 그러나, 이러한 LOCOS 공정에 의해 분리가 수행될 때, 새의 부리모양의 부분(버즈빅 : bird's beaks)이 형성되어 트랜지스터와 같은 소자를 형성하는 영역을 제한한다. 그러므로, 이 공정은 현재 요구되는 반도체장치의 고집적도를 쉽게 만족시킬 수 없다. 반도체기판상에 형성된 MOS 구조에 의해 소자를 분리시키는 소위, "필드-차폐 분리" 공정이 상기 버즈빅이 생기지 않는 분리 공정으로서 제안되어 왔다.
일반적으로, 필드-차폐 분리구조는 다결정 실리콘(폴리실리콘)막으로 이루어진 차폐 게이트전극이 차폐 게이트 산화막을 통해 실리콘 기판상에 형성되는 MOS 구조를 갖는다. 이러한 차폐 게이트전극은, 예컨대 실리콘기판(또는 웰영역)이 P형 도전성을 가지는 경우 접속도체를 통하여 접지(GND)되므로, 0V의 일정한 전위로 계속 유지된다.
실리콘기판(또는 웰 영역)이 N형 도전성을 가지면, 차폐 게이트전극은 소정의 전위 (예를 들면, 전원전위 Vcc [V])로 계속 유지된다.
결과적으로, 차폐 게이트전극 바로아래의 실리콘 기판 표면상의 기생 MOS 트랜지스터의 채널 형성이 방지될 수 있기 때문에, 트랜지스터와 같은 인접 소자들은 전기적으로 서로 분리될 수 있다. 이러한 필드-차폐 분리에 따르면, LOCOS에 필요했던 채널 스토퍼를 형성하기 위한 이온 주입이 불필요해진다. 결과적으로, 트랜지스터의 좁은 채널 효과는 감소고 기판 농도가 저하여 기판 내에 형성된 접합 커패시턴스는 작아지며 트랜지스터의 동작 속도가 향상될 수 있다.
JP-A-61-75555호(1986년 4월 17일에 공개되었으며 1984년 7월 2일에 미국 특허청에 출원된 USSN 626, 572호에 대응)는 소자간의 분리를 위해 필드-차폐 구조 또는 필드 산화막을 사용하는 반도체장치를 개시한다.
JP-A-63-305548호 (1988년 12월 13일에 공개됨)는 필드 산화막이 n 형 반도체영역상에 형성되고 필드-차폐 구조가 p 형 반도체영역상에 형성되는 반도체장치를 개시한다.
본 발명자에 의해 행해진 연구 및 조사 결과, 이하에 기재되는 바와 같이, CMOS 회로와 같은 회로를 형성하기 위해 다른 전이로 고정되거나 유지되는 웰을 형성할 필요가 있을 때 필드-차폐 분리구조는 불편하다는 것이 밝혀졌다.
일반적으로, CMOS 회로에서, N형 MOS 트랜지스터가 형성되는 P형 웰은 분리로 유지되는 한편, P형 MOS 트랜지스터가 형성되는 N형 웰은 전원전위로 유지된다. 그러므로, P형 웰내의 N형 MOS 트랜지스터의 분리를 위한 차폐 게이트전극은 또한 분리로 유지되어야 하고, N형 웰내의 P형 MOS 트랜지스터의 분리를 위한 차폐 게이트전극은 또한 트랜지스터 소자의 분리를 의해 전원전위로 유지되어야 한다. 그러므로, P형 웰과 N형 웰 사이의 접합부근의 소자를 분리시키는 기능을 하는 차폐 게이트전극을 N형 웰용 차폐 전극 또는 P형 웰용 차폐 전극에 직접 접속시키는 것은 불가능하다. 이는 N형 및 P형 웰의 접합에 분리를 위한 활성 영역의 형성을 필요로 한다. 결과적으로, N형 및 P형 MOS 트랜지스터의 게이트를 폴리실리콘과 직접 접속하는 것은 불가능해지고, 부가적인 접속도체가 트랜지스터의 게이트의 접속을 위해 더 높은 레벨로 설치되어야 한다.
전술한 구조적인 한계성 때문에, 넓은 영역이 필요하므로 회로의 고집적에 장애가 되고, 또한 다층 접속 구조의 신뢰성을 보장할 필요가 있기 때문에, 제조 비용을 증가시킨다.
그러므로, 본 발명의 목적은 반도체 소자 또는 회로 소자를 고집적도로 집적화하고 칩 영역을 감소시키는데 유용한 분리구조를 갖는 반도체장치와 그러한 반도체장치를 제조하는 공정을 제공하는 것이다.
본 발명의 다른 목적은 서로 다른 도전형을 갖는 두 개의 소자형성영역 또는 반도체영역이 종래 기술에 의한 크기보다 더 작은 크기를 갖는 분리구조에 의해 서로 분리될 수 있는 반도체장치 및 그 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 서로 다른 도전형을 갖는 두 개의 소자형성 영역 또는 반도체영역간의 경계에 형성된 소자들 사이를 집적화된(단일)접속 도체에 의해 전기적으로 접속할 수 있는 반도체장치 및 그 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 일 실시형태에 의하면, 필드 산화막이 반도체기판의 주표면에 형성되고 반도체기판 내에 위치한 내부 표면을 가지며, 반도체기판 내에 정의된 다른 도전형인 두 반도체영역 사이에 형성된 접합이 필드 산화막의 내부 표면에서 종단(terminate)된다. 이러한 구조에 의해, 다른 도전형의 반도체영역이 서로 분리되고, 분리된 반도체영역 내의 회로 소자들 간의 전기적 접속을 위해 분리 필드 산화막상에 연장하는 도체를 형성할 수 있게 된다.
본 발명의 또다른 실시형태에 의하면, 서로 다른 전위로 고정된 제1도전형인 제1웰 영역과 제2도전형인 제2웰 영역이 반도체영역의 표면부에서 서로 인접하여 형성되고, 각 웰과 반대 도전형인 소오스/드레인 영역을 각각 갖는 복수의 MOS 트랜지스터가 상기 제1 및 제2영역중의 적어도 하나에 형성되는 형태의 반도체장치에 있어서, 이러한 MOS 트랜지스터는 필드-차폐 분리구조에 의하여 서로 전기적으로 분리되며, 상기 제1 및 제2영역은 제1필드 산화막에 의하여 서로 전기적으로 분리된다.
본 발명의 또다른 실시형태에 따르면, 반도체기판의 표면부에 형성된 복수의 웰 영역을 포함하는 반도체장치에서, 이러한 웰 영역은 필드 산화막에 의하여 서로에 및 상기 반도체기판으로부터 전기적으로 분리되며, 다른 소자의 분리는 필드-차폐 분리구조에 의하여 달성된다.
먼저, 본 발명의 제1실시예에 의한 CMOS 회로를 갖춘 반도체장치가 개략적 단면도인 제1도를 참조하여 설명된다. 제1도에서, 공통 전위 또는 접지전위 (Vee)로 유지된 P웰 (PW)(101)과 전원전위 (Vcc)로 유지된 N웰 (NW)(102)은 주표면을 갖는 실리콘 기판 (100)의 내부에 형성된 것으로 도시된다. N형 MOS 트랜지스터 (103)는 P웰 (101)내에 형성되고 P형 MOS 트랜지스터(104)는 N웰(102)내에 형성된다.
각각의 N형 MOS 트랜지스터(103)는 게이트 산화막(132)을 통해 P웰 (101)상에 형성되고 약 100에서 약 300의 막두께를 갖는 인이 도핑된 폴리실리콘막을 구비하는 게이트전극(110), 및 상기 게이트전극(110)의 양측의 P웰 (101)표면내부에 형성되고 소오스와 드레인으로서 사용하는 한쌍의 N형 불순물 확산층(120)(그 중 하나만이 제1도에 도시됨)을 구비한다. 부수적으로, 각 쌍의 N형 불순물 확산층(120)중의 하나만 제1도에 도시되는 이유는 이 도면이 게이트전극(110)을 따라 절단한 단면도이고 다른 N형 불순물 확산층(120)이 나타나지 않기 때문이다. 이는 또한 이후에 나타나는 P형 불순물 확산 영역(122)에도 적용된다.
N형 MOS 트랜지스터(103)들은 약 300 내지 500의 막두께를 가지며 게이트전극 (110)과 직각으로 교차하는 차폐 게이트전극(105)을 갖춘 필드-차폐 분리구조에 의해 격리된다. 주위가 측벽 산화막과 캡 산화막을 포함하는 실리콘 이산화막(133)으로 덮혀있는 차폐 게이트전극(105)은 접지전위와 같은 공통 전위로 유지된다. 그러므로, 차폐 게이트전극(105) 바로 아래의 P웰(101)내의 기생 채널의 형성이 방지될 수 있기 때문에, 인접한 N형 MOS 트랜지스터(103)들이 전기적으로 서로 분리될 수 있다.
각각의 P형 MOS 트랜지스터(104)는 약 100에서 약 300의 막두께를 가지며 게이트 산화막(132)을 통하여 N웰(102)상에 형성된 인이 도핑된 폴리실리콘막을 구비하는 게이트전극 (111), 및 상기 게이트전극(111)의 양측의 N웰 (102) 표면 내부에 형성되고 소오스와 드레인으로서 작용하는 한쌍의 P형 불순물 확산층(122)(그 중 하나만이 제1도에 도시됨)을 구비한다.
P형 MOS 트랜지스터(104)는 게이트전극(111)을 수직으로 가로지르는 패턴을 가진 약 300내지 500두께의 차폐게이트전극(106)을 갖춘 필드-차폐 분리구조에 의해 격리된다. 그 주위가 측벽 산화막과 캡 산화막을 포함하는 실리콘 이산화막(133)으로 덮혀있는 차폐 게이트전극(106)은 전원전위(Vcc)로 유지된다. 그러므로, 차폐 게이트전극(106) 바로 아래의 N웰(102)내의 기생 채널의 형성이 방지될 수 있기 때문에, 인접한 P형 MOS 트랜지스터(104)는 서로 전기적으로 분리될 수 있다.
전술한 바와 같이, 본 실시예에 의한 반도체장치에 있어서, P웰 (101)내에 형성된 복수의 N형 MOS 트랜지스터(103)와 N웰(102)내에 형성된 복수의 P형 MOS 트랜지스터는 LOCOS 공정에서 관찰되던 버즈빅(bird's beak) 모양이 발생하지 않는 필드-차폐 분리구조에 의해 서로 전기적으로 분리될 수 있다. 그러므로, LOCOS 공정에 의해 분리되는 경우, 각각의 웰(101, 102)의; 활성 영역을 위하여 더 큰 영역이 학보될 수 있다.
즉, MOS 트랜지스터 (103 및 104)는 보다 높은 집적도로 형성될 수 있으며, CMOS 구조를 갖는 반도체장치가 고집적화될 수 있다. LOCOS 공정에 필요한, 채널 스토퍼를 형성하기 위해 소자 분리 영역으로의 이온 주입은 불필요하기 때문에, MOS 트랜지스터(103 및 104)의 좁은 채널 효과는 감소될 수 있으며, 각각의 웰(101, 102)의 농도가 낮아질 수 있고, 접합 캐패시티가 작아질수 있다. 결과적으로 MOS 트랜지스터 (103 및 104)는 고속으로 동작될 수 있다.
본 실시예에 의한 반도체장치에 있어서, 약 150 내지 500의 막두께를 갖는 필드 산화막(114)은 P웰 (101)과 N웰(102)을 잇는 방식으로, 또는 PN접합을 가로지르는 방식으로 형성된다. 필드 산화막은 기판(100)의 내측으로 또는 내부에 위치한 내부 표면을 갖는다. 반전층이 필드 산화막(114)의 바로 아래 위치에 형성되지 않도록 막두께가 결정된다.
이 필드 산화막(114)은 LOCOS 공정에 의해 형성될 수 있다. PN접합은 필드 산화막(114)의 내부 표면에서 종단된다. P웰(101)과 N웰(102)은 두꺼운 필드 산하막(114)을 형성함으로써 전기적으로 서로 분리된다. 즉, 필드 산화막(114)은 충분히 큰 두께로 형성되기 때문에, 이 필드 산화막(114)상에 형성된 접속 도체(예를 들면, 게이트전극(110 및 111)의 전위가 바뀌는 경우에도 필드 산화막(114) 아래의 채널 형성가 기생 트랜지스터의 동작을 방지할 수 있다. 그러므로, 비교적 높은 불순물 농도를 가진 P형 불순물 농도를 가진 P형 불순물 확산층이 종래기술에서와 같이 형성되지 않는 경우에도, P웰(101)과 N웰(102)은 전기적으로 서로 분리될 수 있으며, 이러한 분리에 필요한 폭이 종래 기술에서보다 훨씬 더 감소될 수 있다. 그러므로, CMOS 구조를 갖는 반도체장치가 고집적도로 집적화될 수 있다.
본 실시예에 의한 반도체장치에서, 웰의 전위를 유지하는 전압이 인가되는 활성 영역은 t로 인접하여 형성되어 PN 접합을 형성하는 P웰(101)과 N웰 (102)내측에는 형성되지 않는다. 그러므로, CMOS 회로는 필드 산화막 (114)상에 연장하는 접속 도체에 의해 각각의 P형 MOS 트랜지스터(104)의 게이트전극(111)과 각각의 N형 MOS 트랜지스터(103)의 게이트전극(110)을 직접 접속함으로써 (또는 즉, 두 개의 게이트전극 (110 및 111)을 일체로 형성함으로써) 구성될 수 있다. 이런 이유로, 두 개의 게이트전극(110 및 111)을 인출하여 인출 전극 등에 의해 그들을 간접적으로 접속시키는 다루기 힘든 처리 단계가 불필요하다. 다층 배선의 수가 감소되기 때문에, 배선 접속의 신뢰성이 향상된다. 부수적으로, 제1도에 도시되지 않은 전원 수단이 접지전위 와 전원전위 (Vcc)를 공급한다.
전술한 바와 같이, 본 실시예에 의한 반도체장치는 각각이, 서로 P웰(101) 과 N웰(102) 내에 형성된 복수의 MOS 트랜지스터 (103 및 104)를 전기적으로 분리하는 필드-차폐 분리구조를 사용하고, 서로 두 개의 웰(101 및 102)를 전기적으로 분리하는 필드 산화막(114)을 사용한다. 그러므로, 분리에 필요한 영역은 각각의 웰(101 및 102)과 웰 경계 영역에서 감소될 수 있다. 즉, MOS 트랜지스터 (103 및 104)가 고집적도로 형성될 수 있기 때문에, 반도체장치의 집적도는 향상될 수 있다.
제1도에 도시된 반도체장치는, 이온주입에 의하여 두 개의 웰 (101 및 102)을 형성하고, 그 다음에 LOCOS 공정에 의해 필드 산화막(114)을 형성시키고, CVD 또는 열 산화에 의해 필드-차폐 분리구조를 형성시키며, 게이트전극(110 및 111)을 일체로 패터닝하는 단계에 의해 제조될 수 있다.
필드 산화막(114)이 형성된 후에 필드-차폐 분리구조가 이러한 방식으로 형성되기 때문에, 차폐 게이트전극(105 및 106)의 주변부가 LOCOS 공정시의 열-처리에 의해 산화되는 것이 방지된다. 그러나, 이러한 열 산화에 의해 차폐 게이트전극(105 및 106)의 넓이가 감소되는 것을 사전에 고려하여 설계된다면, 필드-차폐 분리구조가 형성된 후에 필드 산화막(114)을 형성할 수도 있다.
다음으로, 본 발명의 제1실시예에 의한 반도체장치가 반도체장치의 개략적 단면도인 제2도를 참조로 설명된다. 본 실시예는 주변 회로 영역에 CMOS 회로를 가진 DRAM에 본 발명을 적용시켜 도시한다.
제2도를 참조하면, 공통 전위 또는 접지전위 (Vee)로 유지된 P웰(PW)(201)과 전원전위 (Vcc)로 유지된 N웰(NW)(202)은 주표면을 가진 실리콘 기판(200) 내측에 형성되어 도시된다. 주변 회로를 구성하는 P형 MOS 트랜지스터(204)는 N웰(202)내에 형성된다. 주변 회로를 구성하는 N형 MOS 트랜지스터(203)와 메모리셀 어레이를 구성하는 DRAM 메모리 셀(241)은 P웰(201)내에 형성된다. DRAM 메모리셀(241)은 폴리실리콘막을 포함하며 층간 절연막상에 형성된 하부 전극(242), 하부 전극(242)을 덮고 ONO 막을 포함하는 커패시턴스 유전막 (243) 및 폴리크실리콘 막을 구비하는 상부 전극(244)을 차례로 구비하는 커패시터(245), 및 소오스 및 드레인중의 하나로서 하부 전극(242)과 접촉하는 불순물 확산층(246)을 사용하는 N형 MOS 트랜지스터(247)를 구비한다. 부수적으로, 제2도에 도시된 메모리셀 어레이 영역은 불순물 확산층(246)의 부분적인 단면도를 도시하기 때문에, 메모리셀(241)을 구성하는 MOS 트랜지스터(247)의 게이트전극은 도면에 도시되지 않는다.
각각의 N형 MOS 트랜지스터(203)는 게이트 산화막(232)을 통하여 P웰(201)상에 형성된 인이 주입된 폴리실리콘막을 구비하는 약 100 내지 300두께의 게이트전극(210), 게이트전극(210)의 양측 P웰 (201)의 표면측에 형성되어 소오스 및 드레인으로 사용하는 한쌍의 N형 불순물 확산층(220)(제2도에는 그중 하나만이 도시됨)을 포함한다. N형 불순물 확산층 (220)의 쌍중의 하나는 설명을 쉽게 하기 위하여 제2도에 도시되지만, 도면은 게이트전극(210)을 따라 절단된 단면도이기 때문에 N 형 불순물 확산층(220)의 다른 하나는 제2도의 주변 회로 영역에 나타나지 않는다. 이는 또한 이후에 나타나는 P형 불순물 확산층에도 적용된다.
N형 MOS 트랜지스터 (203 및 247)는 게이트전극(210)을 직각으로 가로지르는 패턴을 갖는 차폐 게이트전극(205)을 구비한 필드-차폐 분리구조에 의해 전기적으로 분리된다. 측벽 산화막과 캡 산화막을 포함하는 실리콘 이산화막(233)으로 주변부가 씌워진 차폐 게이트전극(205)은 접지전위(Vee)로 유지된다. 차폐 게이트전극(205) 바로 아래의 P웰(201)내의 기생 채널의 형성이 방지되기 때문에, 인접한 N형 MOS 트랜지스터 (203 및 247)는 전기적으로 서로 분리될 수 있다.
각각의 P형 MOS 트랜지스터 (204)는 게이트 산화막(232)을 통하여 N웰(202)상에 형성된 인으로 도핑된 폴리실리콘막을 포함하는 약 100 내지 300두께의 게이트전극, 게이트전극(211)의 양측 N웰 (202)의 표면부에 형성되고 소오스 및 드레인으로 사용하는 한쌍의 P형 불순물 확산층 (222) (제2도에는 그중 하나만이 도시됨)을 포함한다.
P형 MOS 트랜지스터(204)는 게이트전극(211)을 직각으로 가로지르는 패턴을 가진 약 300 내지 500두께의 차폐 게이트전극(206)을 구비하는 필드-차폐 분리구조에 의해 전기적으로 분리된다. 측벽 산화막과 캡 산화막을 구비하는 실리콘 이산화막(233)으로 주변부가 덮힌 차폐 게이트 전극(206)은 전원전압 (Vcc)로 유지된다. 그러므로, 차폐 게이트전극 (206) 바로 아래의 N웰(202)에서의 기생 채널의 형성이 방지될 수 있기 때문에, 인접한 P형 MOS 트랜지스터(204)는 전기적으로 서로 분리될 수 있다.
상기 설명된 것처럼, 본 실시예에 의한 DRAM에서, P웰 (201)내에 형성된 복수의 N형 MOS 트랜지스터 (203 및 247)와 N 웰(202)내에 형성된 복수의 P형 MOS 트랜지스터(204)는 LOCOS 공정에 의한 버즈빅을 만들지 않는 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 그러므로, 각각의 웰(201, 202)의 활성 영역은 분리가 LOCOS 공정에 의해 얻어질 때보다 훨씬 더 크게 확보될 수 있고, MOS 트랜지스터(203 및 204)가 고집적도로 형성될 수 있다. 즉, CMOS 구조를 갖는 DRAM도 고집적화 될 수 있다. LOCOS 공정에서 필요한 채널 스토퍼를 형성시키기 위한 분리 영역으로의 이온 주입이 필요하지 않기 때문에, MOS 트랜지스터(203, 204 및 247)의 좁은 채널 효과는 감소될 수 있고, 각각의 웰(201, 202)의 농도는 낮아질 수 있으며 접합 커패시턴스는 작아질 수 있다. 결과적으로, MOS 트랜지스터 (203, 204 및 247)는 고속동작이 가능하고, 이러한 트랜지스터들은 커패시터(241)의 커패시턴스가 작을때에도 동작될 수 있다.
본 실시예에 의한 DRAM에서, 약 150 내지 약 500의 막두께를 갖는 필드 산화막 (214)이 P 웰 (201) 및 N 웰 (202)를 가로지르도록, 즉 PN 접합을 교차하도록 형성된다. 이 필드 산화막은 기판 (200)의 내측 또는 내부에 위치된 내부 표면을 갖는다. 바로 아래에 반전층의 형성을 방지하기에 충분한 막두께를 갖는 필드 산화막 (214)이 이런식으로 형성되기 때문에, P 웰 (201) 및 N 웰 (202)이 전기적으로 서로 분리된다. 또한, PN 접합은 필드 산화막 (214)의 내부 표면에서 종단된다. 즉, 필드 산화막 (214)이 충분한 막두께로 형성되기 때문에, 이 필드 산화막(214)상에 형성된 접속 도체(예를 들면, 게이트전극 (210 및 211))의 전위가 바뀔 때에도 기생 트랜지스터의 동작과 필드 산화막 (214) 아래의 채널 형성을 방지하는 것이 가능해 진다. 그러므로, 종래에 필요했던 비교적 고농도를 갖는 P 형 불순물 확산층이 형성되지 않을 때에도, P 웰 (201) 및 N 웰 (202)은 전기적으로 분리될 수 있고 분리를 위해 필요한 면적이 종래보다 훨씬 더 감소될 수 있다. 즉, CMOS 구조를 가진 DRAM 은 더욱 고집적될 수 있다.
본 발명에 의한 DRAM에서는, 웰 전위를 유지하기 위해 전압이 인가되는 활성 영역이 서로 인접한 PN 접합을 형성하는 P 웰(201) 및 N 웰 (202) 내에 형성되지 않는다. 이런 이유로, CMOS 회로는 N형 MOS 트랜지스터(203)의 게이트전극(210)과 P형 MOS 트랜지스터(204)의 게이트전극(211)을 필드 산화막(214)상에 연장하는 접속 도체에 의해 직접 접속함으로써 (즉, 두 개의 게이트전극 (210 및 211)을 일체로 형성시킴으로써) 구성될 수 있고, 리딩 아웃(leading-out) 전극 등을 경유하여 두 개의 게이트전극 (210 및 211)을 간접적으로 접속하는, 다루기 힘든 처리 단계가 불필요하다. 다층 배선의 수가 감소되기 때문에, 배선 접속의 신뢰성은 개선될 수 있다. 부수적으로, 제2도에 도시되지 않은 전원 수단이 접지전위(Vee)와 전원전위 (Vcc)를 공급한다.
상기에 언급된 것처럼, 본 발명에 의한 DRAM은 각각, 서로의 P 및 N 웰 (201 및 202) 내에 형성된 복수의 MOS 트랜지스터 (203, 204 및 247)를 전기적으로 분리하기 위한 필드-차폐 분리구조를 사용하고, 서로 두 개의 웰 (201 및 202)을 전기적으로 분리시키기 위한 필드 산화막(214)을 사용한다.
이러한 배치에 의하면, 각각의 웰 (201 및 202) 내의 분리에 가장 필요한 영역과 웰 경계 영역은 감소될 수 있다. 결과적으로, MOS 트랜지스터 (203, 204 및 247)는 고집적도로 형성될 수 있으며, 따라서 DRAM은 훨씬 더 고집적화될 수 있다.
다음, 본 발명의 제3실시예에 의한 플래시 EEPROM (플래시 메모리) 이 EEPROM의 개략적 단면도인 제3도를 참조로 설명된다. 이 실시예는 주변 회로 영역내의 CMOS 회로를 가진 플래시 메모리에 본 발명을 적용한 것이다.
제3도를 참조로, 공통 전위 또는 접지전위 (Vee) 로 유지되는 P 웰 (PW)(301)과 전원전위 (Vcc)로 유지되는 N 웰 (NW)(302)이 주표면을 가진 실리콘 기판 (300) 내측에 형성되어 도시된다. 주변 회로를 구성하는 P 형 MOS 트랜지스터(304)는 N 웰 (302)내에 형성된, 주변 회로를 구성하는 N형 MOS 트랜지스터 (303)와 메모리 셀 어레이를 구성하는 스택(stacked) 게이트형 메모리 셀 (341)은 P 웰 (301)내에 형성된다.
메모리 셀(341)은 터널 산화막 (349)을 통하여 P웰 (301)상에 형성된 폴리실리콘막을 구비하는 플로팅 게이트 (342), 플로팅 게이트(342)를 덮는 ONO 막을 구비하는 절연막 (343), 및 폴리실리콘막을 구비하는 제어 게이트 (344)를 포함하고, 소오스 및 드레인으로서 플로팅 게이트의 양측의 P 웰(301)의 표면부 내측에 형성된 한쌍의 N 형 불순물 확산층(346) (제3도에는 그중 하나만이 도시됨)을 채용하는 N형 MOS 트랜지스터이다. 부수적으로, N 형 불순물 확산층(346)의 쌍중의 하나만이 제3도에 도시되는 이유는 그 도면이 복합 게이트 구조(345)를 따라 절단된 단면도이므로 N 형 불순물 확산층은 실제로 제3도에 나타나지 않기 때문이다. 이는 또한 이하에서 기술되는 N형 불순물 확산층(320)과 P형 불순물 확산층(322)에도 적용된다.
N형 MOS 트랜지스터(303)는 게이트 산화막(232)을 경유하여 P 웰 (301)상에 형성된, 인이 도핑된 폴리실리콘막을 포함하고 약 100 내지 약 300의 막두께를 가진 게이트전극(310)과 게이트전극(310)의 양측의 P 웰(301)의 표면내부에 형성된 한쌍의 N형 불순물 확산층 (320)(제3도에는 그중 하나만이 도시됨)을 포함한다.
N 형 MOS 트랜지스터 (303)와 메모리셀(341)은 게이트전극(310)을 직각으로 가로지르는 패턴을 가진 차폐 게이트전극(305)을 구비하여 약 300 내지 약 500의 막두께를 가진 필드-차폐 분리구조에 의해 전기적으로 분리된다. 측벽 산화막과 캡 산화막을 포함하는 실리콘 이산화막 (333)으로 주변이 덮혀진 차폐 게이트전극(305)은 접지전위로 유지되는 전위를 갖는다. 그러므로, 차폐 게이트전극(305) 바로 아래의 P 웰 (301)내에 기생 채널의 형성을 방지하여, 인접한 N형 MOS 트랜지스터 (303) 및 인접한 메모리 셀(341)을 전기적으로 서로 분리시키는 것이 가능하다.
P형 MOS 트랜지스터 (304)는 게이트 산화막(332)을 경유하여 N웰 (302) 상에 형성되고 약 100 내지 약 300의 막두께를 가진, 인이 도핑된 폴리실리콘막을 포함하는 게이트전극 (311)과, 게이트전극(311)의 양측 N 웰(302)의 표면부에 형성된 한쌍의 P형 불순물 확산층 (322) (제3도에는 하나만이 도시됨)을 갖는다.
P형 MOS 트랜지스터 (304)는 게이트전극(311)을 직각으로 가로 지르는 패턴을 가지며 약 300 내지 약 500의 막두께를 갖는 차폐 게이트 전극(306)을 갖는 필드-차폐 분리구조에 의해 분리된다. 측벽 산화막과 캡 산화막을 구비하는 실리콘 이산화막(333)으로 주변이 덮혀진 차폐 게이트 전극(306)은 전원전위 (Vcc)로 유지되는 전위를 가진다. 차폐 게이트전극 (306) 바로 아래의 N 웰(302)내의 기생 채널의 형성이 이 구조에 의해 방지될 수 있기 때문에, 인접한 P형 MOS 트랜지스터(304)는 전기적으로 서로 분리될 수 있다.
본 실시예에 의한 플래시 메모리에서, P 웰 (301)내에 형성된 메모리 셀(341)과 복수이 N형 MOS 트랜지스터 (303)와 N 웰(302)내에 형성된 복수의 P 형 MOS 트랜지스터 (304)는 LOCOS 공정에 의한 버즈빅을 만들지 않는 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 그러므로, 각각의 웰 (301, 302)의 활성 영역은 LOCOS 공정에 의해 분리될 때의 영역보다 더 커질 수 있고, MOS 트랜지스터 (303 및 304)와 메모리셀(341)이 고집적도로 형성될 수 있다. 즉, CMOS 구조를 갖는 플래시 메모리는 더 고집적도로 구성될 수 있다. LOCOS 공정에 필요했던 채널 스토퍼를 형성하기 위해 분리 영역으로의 이온 주입이 필요하지 않기 때문에, MOS 트랜지스터 (303 및 304)의 좁은 채널 효과는 감소될 수 있고, 각각의 웰 (301, 302)의 농도는 낮아질 수 있다. 결과적으로, 접합 커패서티는 작아질 수 있으며 MOS 트랜지스터 (303 및 304)와 메모리셀 (341)은 높은 동작속도로 동작될 수 있다.
본 실시예에 의한 플래시 메모리에서, 메모리셀(341)은 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 이런 이유로, 기생 트랜지스터는 고전압이 제어 게이트(344)에 인가될 때에도 도통하지 않는다. 즉, 메모리셀 (341)의 재기입이 고전압을 제어 게이트 (344)에 인가함으로서 고효율로 실행될 수 있다.
본 발명에 의한 플래시 메모리에서, 약 150 내지 약 500의 막두께를 갖는 필드 산화막 (314)이 P 웰(301)과 N 웰(302)을 가로지르도록 즉, 그 사이의 PN 접합을 교차하도록 형성된다. 이 필드 산화막은 기판 (300) 내측 또는 내부에 위치된 내부 표면을 갖는다. 바로 아래에 반전층의 형성을 방지하기에 충분한 막두께를 갖는 필드 산화막(314)이 이런 방식으로 형성되기 때문에, P 웰 (301)과 N 웰 (302)은 전기적으로 서로 분리된다. 또한, PN 접합은 필드 산화막 (314)의 내부 표면에서 종단된다.
즉, 필드 산화막 (314)이 충분한 막두께로 형성되기 때문에, 이 필드 산화막(314)(예를들면, 게이트전극 (310 및 311))상에 형성된 접속 도체의 전위가 바뀔 때에도 결과적인 기생 트랜지스터의 동작과 필드 산화막 (314) 아래의 채널 형성을 방지하는 것이 가능하다. 결과적으로, P 웰 (301)과 N 웰(302)은 종래에 필요했던 비교적 높은 불순물 농도를 가진 P형 불순물 확산층없이 전기적으로 분리될 수 있고, 분리에 필요한 넓이가 종래 기술에서의 넓이보다 훨씬 더 감소될 수 있다. 따라서, CMOS 구조를 갖는 플래시 메모리가 고집적도로 집적화될 수 있다.
본 실시예에 의한 플래시 메모리에서, 웰 전위를 유지하기 위한 전압이 인가되는 활성 영역은 서로 인접하여 PN 접합을 구성하는 두 개의 P 및 N 웰(301 및 302)에 형성되지 않는다.
그러므로, CMOS 회로는 필드 산화막(314)상에 연장하는 접속 도체에 의해(즉, 두 개의 게이트전극(310 및 311)을 일체로 형성함으로써), N형 MOS 트랜지스터 (303)의 게이트전극(310)과 P형 MOS 트랜지스터(304)의 게이트전극(311)을 직접 접속하여 구성될 수 있다. 그러므로, 리딩-아웃 전극에 의해 두 개의 게이트전극(310 및 311)을 간접적으로 접속시키는 어려운 처리 단계가 필요없다. 또한, 다층 배선 부분의 수가 감소되기 때문에, 배선 접속의 신뢰성은 향상될 수 있다. 부수적으로, 제3도에 도시되지 않은 전원 수단이 접지전위와 전원전위(Vcc)를 공급한다.
전술한 바와 같이, 본 실시예에 의한 플래시 메모리는 P 및 N 웰(301)과 메모리셀(341)내에 형성된 복수의 MOS 트랜지스터 (303 및 304)를 전기적으로 분리시키기 위한 필드-차폐 분리구조를 사용하고, 두 개의 웰(301 및 302)을 전기적으로 서로 분리시키기 위한 필드 산화막 (314)을 사용한다. 그러므로, 분리를 위해 가장 필요한 영역이 웰(301 및 302)과 웰 경계내에서 감소될 수 있다. 즉, MOS 트랜지스터 (303 및 304)와 메모리셀(341)이 고집적도로 형성될 수 있기 때문에, 플래시 메모리가 고집적화딜 수 있다.
다음, 본 발명의 제4실시예에 의한 플래시 EEPROM (플래시 메모리)이 플래시 메모리의 개략도인 제4도를 참조로 설명된다. 이 실시예는 본 발명을 주변 회로 영역과 음전압 (negative voltage) 제어 회로 영역에 있는 CMOS 회로를 가진 플래시 메모리에 적용한 것을 나타낸다.
본 실시예에서, 음전압 제어 회로는 데이터의 기입시에 플래시 메모리의 메모리셀 트랜지스터의 제어 게이트 또는 소오스/드레인에 음전압을 선택적으로 인가한다. 이러한 음전압 제어 회로에 의해서, 터널 산화막 등의 내전압이 증가될 수 있고 메모리셀의 신뢰성이 향상될 수 있다. 제어 전극 또는 메모리셀 트랜지스터의 소오스/드레인에 음 전압을 인가하기 위해서, 음전위를 가진 P 웰(452)이 형성되어야 하고, 기판 (400)으로부터 음전위를 가진 이 P 웰 (452)을 전기적으로 분리시키기 위해, 예를 들면, 음전위를 가진 P 웰(452)을 둘러싸고 접지전위로 유지되는 N 웰(351)이 형성되어야 한다. 그러므로, 본 실시예에 의한 플래시 메모리는 P 웰 (452)이 제3도를 참조로 설명된 메모리셀 어레이와 주변 회로에 부가하여 N 웰 (451)에 의해 둘러싸여진 음전압 제어 회로를 포함한다. 즉, 이 플래시 메모리는 이후에 나타나는 P 웰 (401)과 함께 소위 "트리플 웰 구조 (triple well structure)"를 구성한다.
제4도에서, 공통 전위 또는 접지전위로 유지된 P 웰 (PW)(401), 전원전위 (Vcc)로 유지된 N 웰 (NW) (402) 및 접지전위로 유지되는 N 웰 (NW)(451)이 주표면을 가진 실리콘 기판 (400) 내측에 형성되고, 음전위 (-Vpp)로 유지되는 P 웰 (PW) (452)은 N 웰 (451) 내측에 형성된다.
주변 회로를 구성하는 P 형 MOS 트랜지스터 (404)는 N 웰(402)내에 형성된다. 주변 회로를 구성하는 N 형 MOS 트랜지스터(403)는 P 웰 (401)내에 형성되고, 메모리 셀 어레이를 구성하는 플래시 메모리의 스택 게이트형 메모리셀(441)이 또한 형성된다.
메모리셀 (441)은 터널 산화막 (449)을 경유하여 P 웰 (401)상에 형성된 폴리실리콘막을 구비하는 플로팅 게이트 (442), 플로팅 게이트 (442)를 덮는 ONO 막을 구비하는 절연막(443), 및 폴리실리콘막을 구비하는 제어 게이트 (444)를 가지고, 소오스 및 드레인으로서 플로팅 게이트(442) 의 양측의 P 웰(401)의 표면내측에 형성된 한쌍의 N형 불순물 확산층(446)(제4도에는 그중 하나만이 도시됨)을 사용하는 N 형 MOS 트랜지스터이다.
부수적으로, N형 불순물 확산층 (446)의 쌍중 하나가 설명을 쉽게 하기 위해서 도시되지만, 제4도는 복합 게이트 구조(445)를 따라 절단된 단면도이기 때문에, 다른 N형 불순물 확산층(446)은 제4도에 나타나지 않는다.
이는 또한 이후에 나타나는 불순물 확산층 (420 및 464)와 P 형 불순물 확산층 (422 및 458)에도 적용된다.
N형 MOS 트랜지스터 (403)는 게이트 산화막 (432)을 경유하여 P 웰 (401)상에 형성된 인이 도핑된 폴리실리콘막을 포함하고 약 100 내지 약 300의 막두께를 갖는 게이트전극(410) 및 게이트전극 (410)의 양측 P 웰(401)의 표면내측에 형성되고 소오스/드레인으로 사용하는 한쌍의 N형 불순물 확산층(420) (제4도에는 하나만이 도시됨)을 포함한다.
N 형 MOS 트랜지스터(403)와 메모리셀(441)은 게이트전극(410)을 직각으로 가로지르는 패턴을 가지고 약 300 내지 약 500의 막 두께를 가진 차폐 게이트전극(405)을 갖는 필드-차폐 분리구조에 의해 전기적으로 분리된다. 측벽 산화막과 캡 산화막을 구비하는 실리콘 이산화막(433)으로 주변이 덮힌 차폐 게이트전극(405)은 접지전위로 유지된 전위를 갖는다. 차폐 게이트전극 (405) 바로 아래의 P 웰(401)내의 기생 채널의 형성이 이러한 구조에 의해 방지되기 때문에, 인접한 N형 MOS 트랜지스터(403) 및 인접한 메모리셀(441)은 전기적으로 서로 분리될 수 있다.
P형 MOS 트랜지스터(404)는 게이트 산화막 (432)을 경유하여 N 웰(402)상에 형성된 인이 도핑된 폴리실리콘막을 구비하고 약 100에서 약 300의 막두께를 갖는 게이트전극(411) 및 게이트전극(411)의 양측의 N웰 (402)의 표면내측에 형성되고 트랜지스터의 소오스 및 드레인으로 사용하는 한쌍의 P형 불순물 확산층 (422) (제4도에는 하나만이 도시됨)을 포함한다.
P형 MOS 트랜지스터 (404)는 게이트전극 (411)을 직각으로 가로지르는 패턴과 약 300 내지 약 500의 막두께를 가진 차폐 게이트전극 (406)을 가진 필드-차폐 분리구조에 의해 분리된다. 측벽막과 캡 산화막을 구비하는 실리콘 이산화막 (433)으로 주변이 덮혀진 차폐 게이트전극(406)은 전원전위 (Vcc)로 유지된 전위를 갖는다. 그러므로, 차폐 게이트 (406)은 바로 아래의 N웰 (402)내의 기생 채널의 형성이 방지될 수 있기 때문에, 인접한 P형 MOS 트랜지스터 (404)는 전기적으로 서로 분리될 수 있다.
상기 설명된 본 발명에 의한 플래시 메모리에서, P웰(401)내에 형성된 메모리셀(441)과 복수의 N형 MOS 트랜지스터 (403)와 N웰(402)내에 형성된 복수의 P형 MOS 트랜지스터 (404)는 LOCOS 공정에 의한 버즈빅의 부분이 발생하지 않는 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 그러므로, 각각의 웰 (401 및 402)의 활성 영역은 LOCOS 공정에 의해 분리될 때마다 훨씬 더 커질 수 있고, 메모리셀(441)은 물론 MOS 트랜지스터(403 및 404)도 더 높은 집적도로 형성될 수 있다. 즉, CMOS 구조를 갖는 플래시 메모리는 고집적화될 수 있다. 본 발명의 플래시 메모리는 LOCOS 공정에서 필요했던 채널 스토퍼를 형성하기 위해 분리영역으로의 이온 주입이 필요하지 않기 때문에, MOS 트랜지스터 (403 및 404)와 메모리셀(441)의 좁은 채널 효과는 감소될 수 있고, 각각의 웰(401과 402)의 농도는 저하될 수 있으므로, 접합 캐패시티가 감소된다. 결과적으로, MOS 트랜지스터 (403 및 404)와 메모리셀(441)은 고속으로 동작될 수 있다.
또한, 본 실시예에 의한 플래시 메모리에서, 메모리셀(441)은 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 그러므로, 제어 게이트 (444)에 고전압이 인가될 때에도, 기생 트랜지스터의 발생가능성이 없으며, 결과적으로, 메모리셀(441)은 제어 게이트 (444)에 고전압을 인가함으로써 고효율로 재기입될 수 있다.
본 실시예에 의한 플래시 메모리에서, 약 150 내지 약 500의 막두께를 가진 필드 산화막 (414)이 P웰 (401)과 N웰(402)을 가로지르도록, 즉, 그 사이의 PN 접합을 교차하도록 형성된다. 이 필드 산화막은 기판(400) 내측 또는 내부에 위치된 내부 표면을 갖는다. 바로 아래의 반전층의 형성을 방지하기에 충분한 두께를 가진 필드 산화막 (414)이 형성되기 때문에, P웰(401) 및 N웰(402)은 전기적으로 서로 분리된다. PN접합은 필드 산화막(414)의 내부 표면에서 종단된다. 즉, 필드 산화막(414)이 충분한 두께로 형성되기 때문에, 필드 산화막 (414)상에 형성된 접속도체의 전위가 바뀔때에도 그 결과의 기생 트랜지스터의 동작과 필드 산화막(414)(예를 들면, 게이트전극 (410 및 411)) 바로 아래의 채널 형성을 방지하는 것이 가능하다. 따라서, P웰(401) 및 N 웰(402)은 종래 기술에서 필요했던 P웰내의 비교적 고농도를 가진 P형 불순물 확산층을 형성하지 않고도 전기적으로 서로 분리될 수 있으며, 분리에 필요한 넓이는 종래 기술에서 보다 훨씬 더 감소될 수 있다. 결과적으로 CMOS 구조를 가진 플래시 메모리는 더욱 고집적화될 수 있다.
본 실시예에 의한 플래시 메모리에서, 전압이 인가되어 웰 전위를 유지하는 활성 영역은 PN 접합을 구성하는 두 개의 P 및 N 웰 (401 및 402)에 인접하여 형성되지 않으며, 이런 이유로 CMOS 회로는 필드 산화막(414) 상에 연장하는 접속 도체에 의해 P형 MOS 트랜지스터의 게이트전극(411)과 N형 MOS 트랜지스터(403)의 게이트전극에 직접 접속함으로써 (즉, 두 개의 게이트전극 (410 및 411)을 일체로 형성시킴으로써) 구성될 수 있다.
그러므로, 리딩 아웃 전극 등에 의해 이러한 게이트전극들 (410 및 411)을 간접적으로 접속하는 어려운 처리 공정이 불필요하다. 또한 다층 배선부의 수가 감소되기 때문에, 배선 접속의 신뢰성이 향상될 수 있다.
한편, P형 MOS 트랜지스터(453)는 음전압 제어 회로를 구성하는 N웰 (451)내에 형성되고, N형 MOS 트랜지스터(454)는 P웰(452) 내에 형성된다.
P형 MOS 트랜지스터 (453)는 게이트 산화막 (432)을 경유하여 N웰 (451)상에 형성된 인이 도핑된 폴리실리콘막을 구비하고 약 100 내지 약 300의 막두께를 가진 게이트전극 (456) 및 게이트전극(456)의 양측 N웰 (451)의 표면 내측에 형성되고 트랜지스터의 소오스 및 드레인으로 사용하는 한쌍의 P 형 불순물 확산층 (458)(제4도에는 하나만이 도시됨)을 포함한다.
N형 MOS 트랜지스터 (454)는 게이트전극(462)를 직각으로 가로지르는 패턴을 가진 차폐 게이트전극(471)을 가지며 약 300 내지 약 500의 막두께를 가진 필드-차폐 분리구조에 의해 분리된다. 측벽 산화막과 캡 산화막을 포함하는 실리콘 이산화막 (433)으로 주변이 덮힌 차폐 게이트전극(471)은 음전위 (-Vpp)로 유지된 전위를 갖는다. 그러므로, 차폐 게이트 전극(471) 바로 아래의 P 웰(452)내의 기생 채널의 형성이 방지될 수 있기 때문에, 인접한 N 형 MOS 트랜지스터(454)는 전기적으로 서로 분리될 수 있다.
상기 기술된 것처럼, 본 실시예에 의한 플래시 메모리에서, 음전압 제어 회로를 구성하는 P 웰(452)내에 형성된 복수의 N 형 MOS 트랜지스터 (454)는 LOCOS 공정에 의한 버즈빅이 발생하기 않는 필드-차폐 분리구조에 의해 전기적으로 서로 분리된다. 그러므로, P웰 (452)의 활성 영역은 LOCOS 공정에 의해 분리될 때 보다 더 큰 영역으로 형성될수 있으며, MOS 트랜지스터(454)는 더 높은 집적도로 제조될 수 있다.
또한, 본 실시예에 의한 플래시 메모리에서, 약 150 내지 약 500의 막두께를 갖는 필드 산화막(482)은 음전압 제어 회로를 구성하는 N 웰(451)과 P웰(452)을 가로지르도록, 또는 그 사이의 PN 접합과 교차하도록 형성된다. 바로 아래의 반전층의 형성을 방지하기에 충분한 막두께를 가진 필드 산화막 (482)이 이런 방식으로 형성되기 때문에, P웰(452) 및 N웰(451)은 전기적으로 서로 분리된다. PN 접합은 필드 산화막(482)의 내부 표면에서 종단된다. 즉, 필드 산화막(482)은 충분한 막두께로 형성되기 때문에, 필드 산화막(482) 아래의 채널 형성과 결과적인 기생 트랜지스터의 동작은 필드 산화막(482)(예를 들면, 게이트전극(456 및 462))상에 형성된 접속 도체의 전위가 바뀔 때에도 방지될 수 있다. 이런 이유로, P 웰 (452) 및 N 웰(451)은 종래 기술에서 필요했던 P웰 내에서 비교적 높은 농도를 가진 P형 불순물 확산층을 형성하지 않고도 전기적으로 서로 분리될 수 있으며, 분리에 필요한 넓이는 종래 기술에서보다 더 크게 감소될 수 있다.
즉, CMOS 구조를 갖는 플래시 메모리는 고집적도로 집적화될 수 있다.
부수적으로, 이러한 실시예는 접지전위로 유지된 N웰(451)과 전원전위 (Vcc)로 유지된 N웰(402)을 전기적으로 분리시키기 위하여 필드 산화막(484)를 사용한다. 그러므로, N웰 (451)과 N웰(402)을 분리하는데 필요한 넓이는 감소될 수 있다. 부수적으로, 웰(402 및 451)과 기판(400) 및 필드 산화막(484)의 내부 표면사이에 형성된 두 개의 PN 접합사이의 상호관계와 필드 산화막(484)의 두께는 필드 산화막(414 및 482) 에 대해 이미 설명된 것과 동일하다.
본 실시예에 의한 플래시 메모리에서, 웰 전위를 유지하기 위해 전압이 인가된 활성 영역은 P웰(452) 내에 형성되지 않는다. 그러므로, CMOS 회로는 필드 산화막 (482) 상에 연장하는 도체에 의해 N형 MOS트랜지스터 (454)의 게이트전극을 P형 MOS 트랜지스터 (453)의 게이트전극(456)과 직접 접속시킴으로써 (즉, 두 개의 게이트전극 (462 및 456)을 일체로 형성함으로써)구성될 수 있다. 결가적으로, 다층 배선부의 수가 감소되기 때문에 어려운 처리 단계가 필요없으며, 배선 접속의 신뢰성이 향상될 수 있다. 부수적으로, 제4도에 도시되지 않은 전원 수단이 접지전위, 전원전위 (Vcc) 및 음전위 (-Vpp)를 공급한다.
전술한 바와 같이, 본 발명에 의한 플래시 메모리는 P웰(401 및 452) 내에 그리고 N 웰(402)내에 형성된 복수의 메모리셀(441)과 복수의 MOS 트랜지스터 (403, 404 및 454)를 전기적으로 분리시키기 위하여 필드-차폐 분리구조를 사용하며, 두 개의 웰(401 및 402) 과 웰(451 및 452)을 서로 분리시키기 위해 필드 산화막 (414)을 사용한다. 그러므로, 분리를 위해 가장 필요한 영역은 영역(401, 402, 451 및 452)내에서 그리고 웰 경계영역내에서 감소될 수 있고, MOS 트랜지스터(403, 404, 453 및 454)와 메모리셀(441)은 고집적도로 제조될 수 있으며, 플래시 메모리의 집적도가 더욱 증가될 수 있다.
상기에 설명된 본 발명의 제1 내지 제4실시예에 의한 반도체장치에 있어서, 복수의 웰 영역이 반도체기판의 내부에 형성되고, 웰 영역들사이 및 웰 영역들 사이의 전기적 분리와 반도체기판과의 경계는 필드 산화막에 의해 각각 얻어지고, 각 웰내의 소자 분리는 필드-차폐 분리구조에 의해 얻어진다. 그러한 구조에서, 웰 영역의 상호 분리와 웰 영역가 반도체기판의 경계사이의 분리은가 작은 면적에 의하여 얻어질 수 있고, 웰 영역과 또 다른 영역 또는 기판 사이의 분리도 또한 작은 면적으로 얻어질 수 있다. 또한, 각각의 웰내의 소자는 작은 면적으로 분리될 수 있다. 즉, 최적의 분리가 각각의 위치에 대해 성취되기 때문에, 반도체장치는 더 높은 집적도로 집적화 될 수 있다.
이하에서, 본 발명의 제5실시예가 제5도를 참조로 설명된다.
제5도는 본 발명에 의한 DRAM의 단면도이다. 이 실시예의 DRAM에서, 메모리셀 어레이 부에서의 필드-차폐 공정에 의해 및 주변 회로 부에서의 LOCOS 공정에 의해 소자가 분리된다.
주변 회로부는 주표면을 갖는 실리콘 기판(501) 내측에 형성된 P+층 (P웰) (504)을 사용하여 형성된 N형 MOS 트랜지스터(506)와 기판(501) 내측에 형성딘 N3+에 층(N 웰)(503)을 사용하여 형성된 P형 MOS 트랜지스터(505)로 구성딘 CMOS 회로를 포함한다. 소오스/드레인 접속 도체(518)는 각각의 트랜지스터 (도시되지 않음)의 소오스/드레인에 접속된다.
각각의 트랜지스터 (506 및 505)는 게이트 산화막 (507)상에 형성된 게이트전극(508)을 갖는다.
복수의 이러한 CMOS 회로가 존재하는 주변 회로부에서, 적어도 약 150이상의 막두께를 갖는, 예를 들면, 500의 막두께를 갖는 SiO2막(필드 산화막)(515a 및 515b)이 LOCOS 공정에 의해 실리콘 기판 (501) 표면의 열산하에 의하여 형성된다. 주변 회로부에 형성된 트랜지스터 (505 및 506), 즉, 두 개의 웰(503 및 504)은 이 SiO2막(515b)에 의해 전기적으로 서로 분리된다. 각각의 필드 산화막(515a 및 515b)은 기판(501)내측에 위치된 내부 표면을 가지고, 웰(502 및 503) 사이의 PN 접합과 웰(503 및 504) 사이의 PN 접합은 필드 산화막(515A 및 515B)의 내부 표면에서 각각 종단된다. 이런 구조에 의하여, 웰(502 및 503)과 웰 (503 및 504)은 각각 전기적으로 서로 분리된다.
메모리 셀 어레이부는 실리콘 기판(501) 내측에 형성된 P+층(P 웰)(502) 내에 형성된 하나의 커패시터 (530)와 하나의 MOS 트랜지스터(525)를 각각 포함하는 복수의 DRAM 메모리셀(540)을 구비한다.
각각의 MOS 트랜지스터(525)는 폴리실리콘으로 이루어져 있고 SiO2막(507) 상에 형성된 게이트전극(508)과 게이트 산화막으로 사용하는 SiO2막(507)을 갖는다.
각각의 커패시터(530)는 셀 노드 접촉부 (516)에서 MOS 트랜지스터(525)의 소오스/드레인 영역(도시되지 않음)중의 하나에 접속된 셀 노드(하부 전극)(510), 이 셀 노드(510)에 대향하는 셀 평면(상부 전극)(511), 및 셀 노드(510)와 셀 평면(511) 사이에 끼워진 절연막(529)을 포함한다.
복수의 이러한 DRAM 메모리셀이 존재하는 메모리셀부에서, 필드-차폐 분리구조는 SiO2막 (507), 폴리실리콘막(차폐 게이트전극)(509), SiO2막 (514), 및 측벽 SiO2막(521)로 이루어진다. 폴리실리콘막(차폐 게이트전극)(509)의 전위는 0V 또는 1/2전원 전압로 유지된다. 부수적으로, P 채널 MOS 트랜지스터를 분리시키기 위해, 폴리실리콘막 (509)의 전위는 양호하게 전원 전압 또는 1/2 전원 전압으로 유지된다. 메모리셀내에 형성된 복수의 MOS 트랜지스터(525)는 이 필드-차폐 분리구조(519)에 의해 전기적으로 분리된다.
이 실시예에 의하면, 분리는 복수의 N형 MOS 트랜지스터(525)가 형성되는 메모리셀 어레이부내의 필드-차폐 분리구조(519)에 의해 얻어진다.
그러므로, LOCOS 공정에 의한 분리과 비교하여, 칩 영역은 트랜지스터 영역당 약 0.5㎛만큼 감소될 수 있다. 메모리셀 어레이부가 N형 MOS 트랜지스터를 포함하고 PN 접합이 존재하지 않기 때문에, 약 10㎛의 넓이를 가진 안내 링은 형성될 필요가 없다.
P 및 N 형 MOS 트랜지스터 (505 및 506)가 서로 존재하는 주변 회로부에서, 한편으로 LOCOS 공정에 의해 형성된 두꺼운 SiO2막 (515)에 의해 분리가 얻어진다. 그러므로, 필드-차폐 분리구조에 의해 분리할 필요가 있는, 약 10㎛넓이를 가진 안내 링이 형성될 필요가 없다.
상기 기술된 것처럼, 본 실시예는 메모리 셀 어레이부처럼 동일한 도전형의 하나의 MOS 트랜지스터가 분리용의 비교적 넓은 영역에 대해 필드-차폐 분리구조를 사용하고, 주변 회로부에서 CMOS 회로가 형성되는 영역에 대해 필드 산화막을 사용한다. 즉, 본 실시예는 필드-차폐 분리구조에 의한 분리 기술과 LOCOS 방법에 의해 형성된 SiO2막(필드 산화막) (515)에 의한 분리 기술을 DRAM 의 각 영역과 적당하게 일치시켜 결합한다. 이런 방식으로, 이 실시예는 칩 영역을 전체적으로 상당히 감소시킬 수 있다.
이하에서, 본 발명에 의한 제6실시예가 제6(a)도와 제6(h)도를 참조로 설명된다.
이 실시예는 EEPROM과 같은 플로팅 게이트형 비휘발성 반도체 메모리 장치를 제조하는 방법에 대한 적절한 실시예이지만, 제1실시예 내지 제5실시예에서 설명된 반도체장치의 제조에도 적용될 수 있다.
본 실시예에서, 불순물 이온은 약 10Ω·cm의 특정 저항을 가진 P형 실리콘 기판(611)의 주변 회로 형성부(612)로 주입되어 P웰 (614)과 N 웰 (615)을 형성하고, 제6(a)도에 도시된 것처럼, 메모리셀 어레이 형성부(613)내에 P 웰(616)을 형성한다. 웰 (614 및 615) 사이와 웰(615 및 616) 사이의 PN 접합은 기판(611)의 주표면에서 종단된다.
다음, 제6(b)도에 도시된 것처럼, 약 20 내지 약 40의 막두께를 갖는 실리콘 이산화막(617)은 열산화에 의해 실리콘 기판(611)의 전체 표면상에 형성된다. 약 100 내지 약 200의 막두께를 갖는 폴리실리콘막(621)은 CVD 공정에 의해 실리콘 이산화막 (617)의 전체 표면상에 증착되고, 약 150의 막두께를 갖는 실리콘 질화막(622)이 CVD 공정에 의해 폴리실리콘막(621)의 전체 표면에 또한 증착된다.
그후에, 실리콘 질화막(622)과 폴리실리콘막(621)은 주변 회로 형성부(612)의 소자 분리 영역으로 사용하는 부분(P웰(614) 및 N 웰 (615)사이의 경계부근의 부분을 포함)과 주변 회로 형성부(612)와 메모리셀 어레이 형성부(613)사이의 경계부근의 부분(즉, N 웰(615) 과 P 웰(616))으로부터, 예를 들면, 약 0.8㎛의 넓이만큼 제거된다.
이런 방식으로, 실리콘 질화막(622)과 폴리실리콘막(621)은 활성 영역과 메모리셀 어레이 형성부(613)로 사용하는 주변 회로 형성부(612)영역의 전체 표면상에 남겨진다.
다음, 제6(c)도에 도시된 것처럼, 필드 산화막으로서 실리콘 이산화막(623b)과 필드 산화막으로서 실리콘 이산화막(623a)이, 하부층으로 사용된 폴리실리콘막(621)을 가진 산화 방지막으로서 실리콘 질화막(622)을 사용하여 약 1,000℃의 온도에서 실리콘 기판을 선택적으로 산화시킴으로써, 주변회로 형성부(612)의 소자 분리 영역으로 사용하는 부분과 형성 영역(612 및 613)사이의 경계를 포함한 기판부에, 각각 형성된다.
Poly-Si buffered LOCOS 공정이 본 실시예에서 상기에 기술된 것처럼 수행되었기 때문에, 실리콘 기판(611)의 표면 방향에서 실리콘 이산화막(623)의 성장이 폴리실리콘막(621)에 의해 제한된다. 그러므로, 실리콘 이산화막의 버즈빅이 단지 약 0.2㎛ 넓이로 발생한다. (예를 들면, 1981년 6월 12일에 개시된 일본특허출원 제 56-70644호에 언급됨)
필드 산화막 (623a)은 웰 (615 및 616) 사이의 접합을 덮는 반면, 각각, 기판(611)의 주표면에서 필드 산화막 (623b)은 웰 (614 및 615)사이의 PN 접합을 덮는다. 즉, PN 접합은 필드 산화막 (623a 및 623b)의 내부 표면에서 각각 종단된다.
제6(d)도에 도시된 것처럼, 실리콘 질화막(622)은 인산을 사용한 습식식각(set etching)에 의해 제거되고, 약 100의 막두께를 갖는 실리콘 이산화막(624)은 CVD 공정에 의해 전체 표면에 증착된다. 실리콘 이산화막(624)과 폴리실리콘막(621)은 주변 회로 형성부(612)의 전체 표면과 포토리소그라피 및 에칭에 의해 활성 영역으로 사용하는 메모리 셀 어레이 형성부(613)의 영역에서 제거된다. 결과적으로, 차폐 게이트전극으로서 실리콘 이산화막(624)과 폴리실리콘막(621)의 패턴은 메모리셀 어레이 형성부(613)의 소자 분리 영역으로 사용할 하나의 영역내에 약 0.8㎛의 넓이로 남아 있다. 부수적으로, 실리콘 질화막(622)을 남겨두고 폴리실리콘막(621)상에 절연막으로서 이 실리콘 질화막(622)을 사용하는 것이 가능하다.
다음, 제6(e)도에 도시된 것처럼, 약 100막두께를 가진 실리콘 이산화막(625)이 CVD공정에 의해 전체 표면에 증착되고, 이 실리콘 이산화막(625)의 전체 표면은 그후에 에치백(etching back)되어 폴리실리콘막(621)과 실리콘 이산화막(624)의 측면상에 이 실리콘 이산화막(625)을 포함하는 측벽 산화막을 형성한다. 이 때, 실리콘 이산화막(625)의 에치백 때문에, 실리콘 이산화막(617)은 주변 회로 형성부와 메모리셀 어레이 형성부(613)의 두 개의 활성 영역에서 제거되고 실리콘 기판(611)은 노출된다.
부수적으로, 차폐 게이트전극으로 사용할 폴리실리콘막(621)은 연속적인 공정 단계에서 P웰(616)과 동일한 전위를 얻기 위해 접속되어, 필드 차폐 방법에 의한 분리가 메모리셀 어레이 형성부(613)에서 성취된다. 부수적으로, 제6(a)도는 차폐 게이트전극으로서 폴리실리콘막(621)을 사용하는 분리구조와 접촉하도록 N웰(615)과 P웰(616) 사이의 경계 부근에 형성된 실리콘 이산화막(623a)을 도시하지만, 실리콘 이산화막(623a)은 이러한 방식으로 항상 형성될 필요가 없다. 즉, 폴리실리콘막(621)을 사용한 분리구조와 실리콘 이산화막(623a)은 서로 별도로 설치된다.
다음, 게이트 산화막 또는 터널 산화막으로 사용하는 실리콘 이산화막(626)이 제6(f)도에 도시된 것처럼, 열적인 표면 산화에 의해서 노출된 실리콘 기판(611)의 표면상에 형성된다. 그러므로, 메모리셀 어레이 형성부(613)내의 플로팅 게이트는 N형 폴리실리콘막(617)을 사용하여 형성되고, 플로팅 게이트와 제어 전극에 대한 커패시턴스 절연막은 ONO 막(실리콘 이산화막/실리콘 질화막/실리콘 이산화막)을 사용하여 형성된다. 부수적으로, 서로 다른 막두께를 가진 메모리셀 어레이 형성부(613)내에 형성될 실리콘 이산화막(626)과 주변 히로 형성부(612)내에 형성될 실리콘 이산화막(626)은 독립적인 공정 단계에 의해 수행된다.
주변 회로 형성부(612)와 메모리셀 어레이 형성부(613)내의 제어 게이트는 그후에 N형 폴리실리콘막 (632)을 사용하여 형성된다. 이러한 예로서, 주변 회로 형성부(612)내의 게이트전극은 폴리실리콘막(627 및 632)을 사용하거나, 폴리실리콘막(627) 하나만을 사용함으로서 형성된다.
다음, 제6(g)도에 도시된 것처럼, N형 불순물 이온은 주변 회로 형성부(612)의 P 웰(614)과 메모리셀 어레이 형성부(613)으로 이온 주입되어 폴리실리콘막(632)의 양측면상에 한쌍의 N형 불순물 확산층(633)을 형성한다. 또한, P형 불순물 이온은 주변 회로 형성부 (612) 의 N 웰(615)로 주입되어 폴리실리콘막(632)의 양측에 P형 불순물 확산층 (634)을 형성한다. 이러한 방식으로, 함께 CMOS 회로를 구성하는 P형 MOS 트랜지스터(636)와 N형 MOS 트랜지스터 (635)는 주변 회로 형성부(612)에서 완료되는 반면, 메모리셀 트랜지스터(637)는 메모리셀 어레이 형성부(613)에서 완료된다. 그후에, 상호 레벨 절연막(641)이 전체 표면상에 형성된다.
다음, 콘택홀(642)이 제6(h)도에 도시된 P형 불순물 확산층(634)와 N형 불순물 확산층(633)에 도달하도록 상호 레벨 절연막(641)에 콘택홀이 형성된다. 알루미늄 (Al) 배선(643)이 패터닝되어 콘택홀(642)을 통하여 P형 불순물 확산층(634) 과 N 형 불순물 확산층(633)에 접속된다.
또한, 표면 보호막(도시되지 않음)등이 형성되고, 주변 회로부(612)내의 CMOS 회로와 메모리셀 어레이 형성부(613)내의 플로팅 게이트 메모리셀 트랜지스터(637)를 갖는 비휘발성 반도체 메모리 장치가 완료될 수 있다.
상기에 언급된 것처럼, 이러한 실시예는 Poly-Si buffered LOCOS 공정이 수행될 때 버퍼층으로서 형성되는 폴리실리콘막(621)을 사용하기 때문에, 메모리셀 어레이 형성부(613)내의 차폐 게이트전극으로서, 차폐 게이트 전극을 형성하기 위하여 새로운 폴리실리콘막과 같은 도전막을 다시 형성할 필요가 없으므로 공정 단계의 수를 감소시킬 수 있다.
본 실시에는 본 발명을 플로팅 게이트 형 메모리셀 트랜지스터를 가진 비휘발성 반도체 메모리 장치의 제조에 적용시켜 나타내지만, 본 발명은 플로팅 게이트 형과 다른 형의 메모리셀 트랜지스터를 가진 비휘발성 반도체 메모리장치, DRAM과 같은 휘발성 반도체 메모리 및 다른 반도체장치의 제조에도 동일하게 적용될 수 있다.
다음, 본 발명의 제7실시예가 제7(a)도에서 제7(g)도까지를 참조로 설명된다. 본 실시예는 하나의 커패시터형 DRAM을 제조하는 방법에 관한 본 발명의 바람직한 실시예를 나타내지만, 제1 내지 제5실시예를 참조로 설명된 반도체장치의 제조에도 유사하게 적용될 수 있다.
본 실시에에 의해 제조되는 DRAM은 소자의 소형화로 인한 전기장의 세기의 증가를 제한하기 위하여 내부 전원을 두 종류로 사용한다. 즉, 비교적 높은 전압은 주변 회로부를 구성하는 각각의 MOS 트랜지스터의 게이트전극에 적용되는 반면, 비교적 낮은 전압이 메모리셀 어레이부를 구성하는 각각의 MOS 트랜지스터의 게이트전극에 적용된다. 그러므로, 각각의 MOS 트랜지스터의 게이트 산화막은 각각의 인가 전압에 적합한 막두께를 가져야 한다. 예를 들면, 막두께는 20V의 인가 전압에 대해서는 약 30가 바람직하고 3.3V의 인가 전압에 대해서는 약 11가 바람직하다.
그러므로, 본 실시예의 제조 공정은 LOCOS 공정과 1 내지 제5실시예의 필드 차폐 공정에 의해 주변 회로부와 메모리셀 어레이부로 서로 분리시키고, 공정 단계의 필요수를 최소화하고 단락 회로의 발생을 방지하기 위해, 두 부분의 게이트 산화막을 각각의 활성 소자에 대해 가장 적당한 막두께로 형성하여, DRAM을 제조한다.
본 실시예에 의한 DRAM은 다음의 방식으로 제조된다. 먼저, 제7(a)도에 도시된 것처럼, 인 (P)과 같은 N형 불순물이 P형 실리콘 기판(701)의 주변 회로 형성부(751)에 주입되어 N 웰 (731)을 형성하고, 붕소 (B)와 같은 P형 불순물이 메모리 어레이 형성부(751)에 주입되어 P 웰(732)을 형성한다. 이러한 웰 (731 및 732) 사이의 PN 접합은 기판(701)의 주표면에서 종단된다.
다음, 실리콘 질화막(도시되지 않음)이 N 웰 (731) 및 P 웰 (732) 사이의 경계를 포함한 부분과 주변 회로 형성부(751)의 분리 영역에서 패터닝되어 형성되고, 그후에 이 실리콘 질화막을 산화방지 마스크로 사용하여 선택적인 열산화가 수행되어, 주변 회로 형성부(751)의 분리용 영역 및 웰(731 및 732) 기판의 경계를 포함한 기판(701)의 부분에 각각 약 500 내지 약 800의 막두께를 갖는 필드 산화막(702b 및 702a)을 형성한다. 실리콘 질화막은 그 후에 인산을 사용한 습식식각에 의해 제거된다. 필드 산화막(702a)은 기판(701)의 주표면에서 웰(731 및 732)사이의 PN 접합을 덮는다. 즉, PN접합은 필드 산화막(702a)의 내부 표면에서 종단된다.
다음, 약 20 내지 약 30의 막두께를 가진 게이트 산화막(703)이 필드 산화막 (702a 및 702b)이 형성되지 않는 각각의 N 웰(731) 및 P 웰(732)의 표면상에 제7(b)도에 도시된 바와 같이 열산화에 의하여 형성된다.
약 200 내지 약 400의 막두께를 갖는 N형 폴리실리콘막 (704, 705)과 약 100 내지 약 150의 막두께를 갖는 실리콘 이산화막(707)은 제7(c)도에 도시된 것처럼 CVD공정에 의해 전체표면에 증착된다. 이러한 실리콘 이산화막(707)과 폴리실리콘막은, 메모리셀 어레이 형성부(752)에서, 주변 회로 형성부(751)에서 MOS 트랜지스터의 게이트전극(704) 패턴 및 차폐 게이트전극(705)의 패턴으로 처리된다. 다음으로, P형 불순물 이온이 메모리셀 어레이부(752), 필드 산화막(702a 및 702b) 및 게이트 전극(704)를 덮는 패턴으로 형성된 포토레지스트(도시되지 않음)를 마스크로 사용하여 N 웰(731)에 주입된다. 결과적으로, 저농도(LDD 층) (706)를 가진 P형 불순물 확산층이 게이트전극 (704) 양측의 N 웰 (731)의 표면에 형성된다.
다음, 제7(d)도에 도시된 것처럼, 약 100에서 약 200의 막두께를 가진 실리콘 이산화막 (708)이 CVD 공정에 의해 전체 표면에 증착되고, 실리콘 이산화막(708) 및 게이트 산화막(703)은 실리콘 기판(701)의 표면이 N웰(731) 및 P웰 (732)에 노출될때까지 에치백된다. 이런 방식으로, 실리콘 이산화막 (708)을 포함하는 측벽 산화막은 게이트전극(704)과 실리콘 이산화막(707)의 측면과, 차폐 게이트전극(705) 및 실리콘 이산화막(707)의 측면상에 형성된다.
약 11의 막두께를 가진 게이트 산화막(710)은 제7(e)도에 도시된 것처럼, 실리콘 기판(701)이 노출되는 영역내의 N 및 P 웰(731 및 732)의 표면상에 열적 산화에 의해 형성된다.
다음으로, 제7(f)도에 도시된 것처럼, 약 200 내지 약 400의 막두께를 갖는 폴리실리콘막은 CVD 공정에 의해 전체 표면에 증착되고 그후에 메모리셀 어레이 형성부(752)에서 MOS 트랜지스터의 게이트전극(712)의 패턴으로 패터닝된다. 다음으로, N형 불순물 이온은 마스크로서 주변 회로 형성부 (751), 차폐 게이트전극(705) 및 게이트전극(712)울 덮는 것과 동일한 패턴으로 형성된 포토레지스트(도시되지 않음)를 사용하여 P 웰(732)로 주입되고, 이런 방식으로, N형 저농도 불순물 확산층 (LDD 층)(716)이 게이트전극 (712)의 양측면상의 P웰(732)의 표면부에 형성된다.
또한, 전체 표면상에 형성된 실리콘 이산화막이 에치백되고, N형 불순물 이온이 그후에 새로운 마스크로서 게이트전극 (712)의 측면상에 결과적인 측벽 산화막 (713)을 사용하여 P웰 (732)에 주입된다. 이런 방식으로, MOS 트랜지스터의 소오스 및 드레인으로 사용될 한쌍의 N형 고농도 불순물 확산층(718)은 게이트전극(712)의 양측면상의 P 웰 (732)의 표면부상에 형성된다.
다음으로, P형 불순물 이온이 메모리셀 어레이 형성부(752), 필드 산화막 (702a 및 702b), 게이트전극(704) 및 실리콘 이산화막 (708)을 마스크로 사용하여 덮어서 형성된 포토레지스트 (도시되지 않음)를 사용하여 N웰 (731)로 주입된다. 이런 방식으로, MOS 트랜지스터의 소오스 및 드레인으로 사용하는 한쌍의 P형 고농도 불순물 확산층 (714)이 게이트전극 (704)의 양측 N웰 (731)의 표면부상에 형성된다.
다음으로, MOS 트랜지스터의 소오스 및 드레인중 하나에 접속된 하부 전극(721), ONO 막과 같은 커패시터 절연막(723) 및 커패시터 절연막(723)을 경유하여 하부 전극(721)을 마주보는 상부 전극을 포함하는 커패시터가 제7g도에 도시된 것처럼 형성된다. 전체 표면이 절연막(724)로 덮혀진 후, 리딩 아웃 전극(722)은 MOS 트랜지스터의 소오스/드레인에서 형성된다. 그후에, 보호막의 형성과 같은 알려진 공정 단계가 수행되고, 본 실시예에 의한 DRAM 실시예가 제조된다.
본 발명에 의한 공정에 의해 제조된 DRAM에서, 외부에서 공급된 5V의 전압을 낮춤으로서 얻어진 약 3.3V의 낮은 전압이 MOS 트랜지스터의 게이트전극(712)에 인가되어 메모리셀 어레이부(752)를 구성하는 소형화된 MOS 트랜지스터의 신뢰성 있는 동작을 보장한다. 그러므로, 게이트 산화막(710)이 약 11의 작은 두께로 형성된다. 한편, 외부에서 공급된 5V 전압이 주변 회로부(751)를 구성하는 MOS 트랜지스터의 게이트전극 (704)에 또한 인가되기 때문에, 게이트 산화막(703)은 5V전압이 인가될때에도 MOS 트랜지스터가 부서지지 않도록 약 20에서 약 30의 비교적 큰 두께로 형성된다. 이런 방식으로, MOS 트랜지스터의 신뢰성은 향상될 수 있다.
다음으로, MOS 트랜지스터의 소오스 및 드레인중의 하나에 접속된 하부 전극(721), ONO 막과 같은 커패시터 절연막(723) 및 커패시터 절연막 (723)을 경유하여 하부 전극(721)과 마주보는 상부 전극을 포함하는 커패시터가 제 7g도에 도시된 것처럼 형성된다. 전체 표면이 절연막(724)으로 덮힌후에, 리딩 아웃 전극 (722)은 MOS 트랜지스터의 소오스/드레인에서 형성된다. 그후에, 보호막의 형성과 같은 알려진 공정 단계가 수행되고, 본 실시예에 의한 DRAM이 제조된다.
본 실시예에 의한 공정에 의해 제조된 DRAM에서, 외측에서 공급된 5V 전압을 낮춤으로서 얻어진 약 3.3V의 낮은 전압이 MOS 트랜지스터의 게이트전극(712)에 인가되어 메모리셀 어레이부 (752)를 구성하는 소형화된 MOS 트랜지스터의 신뢰성있는 동작을 보장한다. 그러므로, 게이트 산화막 (710)은 약 11의 작은 두께로 형성된다. 한편 외측에 공급된 5V 전압은 주변 회로부(751)를 구성하는 MOS 트랜지스터의 게이트전극(704)에 인가되기 때문에, 게이트 이산화막(703)은 5V 전압이 인가될때에도 MOS 트랜지스터가 부서지지 않도록 약 20 내지 약 30의 비교적 큰 두께로 형성된다. 이런 방식으로, MOS 트랜지스터의 신뢰성은 향상될 수 있다.
주변 회로부에서, MOS 트랜지스터는 비교적 큰 막두께를 갖는 필드 산화막(702)에 의해서 전기적으로 서로 분리되고, 메모리셀 어레이부에서, 한편, MOS 트랜지스터는 예를 들면, P 웰 (732)의 전위와 동일한 전위로 유지된 차폐 게이트전극(705)에 의해 전기적으로 서로 분리된다. 그러므로, 안내 링등을 증착할 필요없이, 복수의 CMOS 회로가 형성되는 주변 회로부(751)에서 작은 분리 넓이로 분리이 얻어질수 있는 반면, 복수의 N 채널 MOS 트랜지스터가 형성되는 메모리셀 어레이에서는 버즈빅의 부분으로 인한 분리 넓이의 증가와 채널 스탑에 대한 이온 주입으로 인한 좁은 채널 효과가 발생하지 않고, 확산층의 누설 전류를 검사할 수 있다.
이 실시예의 방법에서, 게이트전극 (704)과 차폐 게이트전극 (705)은 동일한 폴리실리콘막을 패터닝함으로서 형성되고, 차폐 게이트전극(705) 아래에 형성된 절연막과 게이트전극 (704)은 게이트 산화막 (703)이다. 그러므로, 주변 회로부와 메모리셀 어레이부 (752)내의 게이트 산화막이 서로 다른 막두께를 가진 DRAM 형태는 더 적은수의 공정 단계로 제조될 수 있다.
게이트 산화막 (703)이 실리콘 이산화막 (708)을 포함하는 측벽 산화막을 형성하기 위한 에치백으로 동시에 제거되기 때문에, 차폐 게이트전극(705)은 차폐 게이트전극(705) 상의 실리콘 이산화막(707 및 708)이 제거될때 노출되지 않는다. 즉, 차폐 게이트전극(705)과 다른 도전막 사이의 단락 회로가 방지될 수 있다.
이 실시예는 DRAM의 제조에 관한 것이지만, 본 발명은 게이트 절연막의 막두께가 각각의 영역에서 다르도록 LOCOS 공정과 필드 차폐 공정의 두 공정에 의해 분리를 수행함으로써, 플로팅 게이트형 메모리셀 트랜지스터를 가진 비휘발성 반도체 메모리 장치, 논리 집적 회로 장치 및 다른 반도체장치의 제조에 적용될 수 있다.

Claims (32)

  1. 주표면을 갖는 반도체기판, 상기 반도체기판의 상기 주표면에 형성되며 상기 반도체기판 내에 위치하는 내부 표면을 갖는 필드 산화막, 상기 반도체기판 내에 형성된 제1도전형의 제1반도체영역, 상기 반도체기판 내에 형성된 제2도전형의 제2반도체영역을 구비하며, 상기 제1 및 제2반도체영역은 그 사이에서 상기 필드 산화막의 상기 내부 표면에서 종단하는 접합을 형성함으로써 서로 분리되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1반도체영역의 제1회로소자와 상기 제2반도체영역의 제2회로 소자를 전기적으로 접속하기 위해 상기 반도체기판의 상기 주표면 상부에 형성되며 상기 제1 및 제2반도체영역 사이의 상기 접합을 가로질러 상기 필드 산화막상으로 연장하는 접속 도체를 더 구비하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 필드 산화막은 약 150 내지 500의 두께를 갖는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 및 제2반도체영역중의 하나는 상기 반도체기판의 일부이고, 상기 제1 및 제2반도체영역의 다른 하나는 상기 반도체기판내에 형성된 웰인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제1 및 제2반도체영역은 상기 반도체기판의 서로 다른 부분에 형성된 웰인 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제1반도체영역은 상기 반도체기판에 형성된 제1웰이고, 상기 제2반도체영역은 상기 제1웰 내에 형성되며 상기 제1웰보다 작은 제2웰인 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제1반도체영역에 형성된 복수의 제1회로 소자, 상기 제1반도체영역의 상기 반도체기판의 상기 주표면상에 형성되어 상기 복수의 제1회로 소자를 서로 분리시키는 제1필드-차폐 분리구조, 상기 제2반도체영역에 형성된 복수의 제2회로 소자, 및 상기 제2반도체영역의 상기 반도체기판의 상기 주표면상에 형성되어 상기 복수의 제2회로 소자를 서로 분리시키는 제2필드-차폐 분리구조를 더 구비하는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 제1 및 제2반도체영역은 각 각 상기 반도체기판의 서로 다른 부분에 형성된 P 도전형 및 N 도전형 웰이고, 상기 제1회로 소자는 NMOS 트랜지스터를 포함하며 상기 제2회로소자는 PMOS 트랜지스터를 포함하고, 상기 NMOS 및 PMOS 트랜지스터의 게이트는 P 도전형 웰과 상기 N 도전형 웰사이의 상기 접합을 가로지르도록 상기 필드 산화막상에 연장하는 접속 도체에 의해 서로 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 제1 및 제2반도체영역은 각각 상기 반도체기판의 서로 다른 부분에 형성된 P 도전형 및 N 도전형 웰이고, 상기 제1회로 소자는 메모리셀의 어레이와 NMOS 트랜지스터를 포함하고, 상기 제2회로 소자는 PMOS 트랜지스터를 포함하며, 상기 NMOS 및 PMOS 트랜지스터의 게이트는 상기 P 도전형 웰과 상기 N 도전형 웰사이의 상기 접합을 가로지르도록 상기 필드 산화막상에 연장하는 접속 도체에 의해 서로 접속되어 상기 메모리셀 어레이에 대한 주변 회로를 구성하는 것을 특징으로 하는 반도체장치.
  10. 주표면을 갖는 반도체기판, 상기 반도체기판의 상기 주표면에 형성되고 상기 반도체기판내에 위치한 내부 표면을 각각 갖는 제1, 제2 및 제3필드 산화막, 상기 반도체기판냉 형성되고 제1 및 제2도전형을 각각 가지며 그 사이에 제1접합을 형성하도록 설치되는 제1 및 제2반도체영역으로서, 상기 제1접합이 상기 제1필드 산화막의 내부 표면에서 종단함으로써 서로 분리되어 있는 제1 및 제2반도체영역, 제2도전형을 가지며 상기 반도체기판에 형성되어 상기 제2반도체영역으로부터 거리를 두고 떨어져 있는 제3반도체영역으로서, 상기 제2 및 제3반도체영역은 상기 반도체기판과 제2 및 제3접합을 각각 형성하며 상기 제2 및 제3접합은 상기 제2필드 산화막의 내부 표면에서 종단됨으로써 상기 제2 및 제3반도체영역이 서로 분리되는 제3반도체영역, 및 제1도전형을 가지며 상기 제3반도체영역에 형성되어 상기 제3반도체영역과 제4접합을 형성하는 제4반도체영역으로서, 상기 제4접합이 상기 제3필드 산화막의 상기 내부 표면에서 종단됨으로써 상기 제4반도체영역이 상기 제3반도체영역가 분리되는 제4반도체영역을 구비하는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 제1반도체영역의 제1회로 소자와 상기 제2반도체영역의 제2회로 소자를 전기적으로 접속시키기 위해 상기 반도체기판의 상기 주표면상부에 형성되며 상기 제1 및 제2반도체영역 사이의 상기 제1접합을 가로질러 상기 제1필드 산화막상으로 연장하는 제1접속 도체, 및 상기 제3반도체영역의 제3회로 소자와 상기 제4반도체영역의 제4회로 소자를 전기적으로 접속시키기 위해 상기 반도체기판의 상기 주표면 상에 형성되며 상기 제3 및 제4반도체영역 사이의 상기 제4접합을 가로질러 상기 제3필드 산화막상으로 연장하는 제2 접속도체를 더 구비하는 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 비휘발성 메모리셀 어레이 및 제1 NMOS 트랜지스터가 상기 제1반도체영역에 형성되고, 제1 PMOS 트랜지스터가 상기 제2반도체영역에 형성되고, 제2 PMOS 트랜지스터가 상기 제3반도체영역에 형성되고, 제2 NMOS 트랜지스터가 상기 제4반도체영역에 형성되며, 상기 제1 NMOS 및 제2 PMOS 트랜지스터의 게이트는 상기 제1 및 제2반도체영역 사이의 상기 제1접합을 가로질러 상기 제1 필드 산화막상으로 연장하는 제1접속 도체에 의하여 서로 접속되고, 상기 제2 PMOS 및 제2 NMOS 트랜지스터의 게이트는 상기 제3 및 제4 반도체영역 사이의 상기 제4접합을 가로질러 상기 제3필드 산화막 상으로 연장하는 제2접속 도체에 의하여 서로 접속되는 것을 특징으로 하는 반도체장치.
  13. 주표면을 갖는 반도체기판, 상기 반도체기판의 상기 주표면에 형성되고 상기 반도체기판 내에 위치된 내부 표면을 갖는 제1필드 산화막 및 복수의 제2필드 산화막, 상기 반도체기판에 형성되고, 메모리셀이 형성되어 있으며 상기 제1반도체영역 상의 상기 메모리셀 사이에 설치된 필드-차폐 분리구조에 의해 서로 분리된 메모리셀 어레이부를 구성하는 제1도전형의 제1반도체영역, 상기 반도체기판에 형성되고, 주변 회로부를 구성하는 복수의 제2반도체영역으로서, 상기 제2반도체영역중의 하나는 제2도전형을 가지며 상기 제1반도체영역과 상기 제1필드 산화막의 상기 내부 표면에서 종단되며 이에 의해 상기 제1반도체영역과 상기 하나의 제2반도체영역이 서로 분리되는 제1접합을 형성하도록 설치되고, 상기 제2반도체영역들은 상기 제1 및 제2도전형중 하나를 가지며 상기 제2반도체영역들중의 인접한 하나와 상기 제2필드 산화막의 상기 내부 표면에서 종단되며 이에 의하여 상기 제2반도체영역들이 서로 분리되는 제2접합을 형성하는 복수의 제2반도체영역을 구비하는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 제1반도체영역의 상기 메모리셀 어레이부는 DRAM의 메모리셀을 구비하는 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 제1반도체영역의 상기 메모리셀 어레이부는 비휘발성 메모리의 메모리셀을 구비하는 것을 특징으로 하는 반도체장치.
  16. 주표면을 갖는 반도체기판, 상기 반도체기판 내에 위치한 내부 표면을 갖는 제1필드 산화막.
    상기 반도체기판에 형성되고 메모리셀이 형성되어 있으며 상기 제1반도체영역상의 상기 메모리셀의 사이에 설치된 필드-차폐 분리구조에 의하여 분리되는 메모리셀 어레이부를 구성하는 제1도전형의 제1반도체영역, 상기 반도체기판에 형성되어 주변 회로부를 구성하는 제2도전형의 제2반도체영역으로서, 상기 제1반도체영역과 상기 제1필드 산화막의 상기 내부 표면에서 종단되며 이에 의하여 상기 제1반도체영역과 상기 제2반도체영역이 서로 분리되는 접합을 형성하는 제2도전형의 제2반도체영역, 및 상기 반도체기판의 상기 제2반도체영역에 형성된 복수의 제2필드산화막을 구비하는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 제1반도체영역의 상기 메모리셀 어레이부는 DRAM 메모리셀을 구비하는 것을 특징으로 하는 반도체장치.
  18. 주표면을 갖는 반도체기판을 준비하는 단계, 상기 반도체기판내에 제1도전형의 반도체영역 및 복수의 제2반도체영역을 형성하는 단계로서, 상기 제2반도체영역들중의 하나는 제2도전형을 가지며 상기 제1반도체영역과 상기 반도체기판의 상기 주표면에서 종단되는 제1접합을 형성하도록 설치되고, 상기 제2반도체영역들은 제1 및 제2도전형중 하나를 가지며 상기 반도체영역들중 인접하는 하나와 상기 반도체기판의 상기 주표면에서 종단되는 제2접합을 형성하는 단계, 상기 반도체기판의 상기 주표면에서 상기 제1접합을 덮는 제1필드산화막 및 상기 반도체기판의 상기 주표면에서 상기 제2접합을 덮는 복수의 제2필드 산화막을 형성하는 단계, 상기 반도체기판의 상기 제1반도체영역상에 하나 이상의 필드-차폐 분리구조를 형성하는 단계, 및 상기 제1반도체영역에 제1회로 소자를 형성하고 상기 제2반도체영역에서 제2회로 소자를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  19. 주표면을 갖는 반도체기판을 준비하는 단계, 상기 반도체기판내에 제1도전형의 제1반도체영역 및 제2도전형의 제2반도체영역을 형성하는 단계로서, 상기 제1 및 제2반도체영역은 상기 반도체기판의 상기 주표면에서 종단하는 접합을 그 사이에 형성하는 단계, 상기 반도체기판의 상기 주표면에 상기 접합을 덮는 제1필드 산화막 및 상기 반도체기판의 상기 제2반도체영역에 복수의 제2필드 산화막을 형성하는 단계, 상기 반도체기판의 상기 제1반도체영역상에 하나 이상의 필드-차폐 분리구조를 형성하는 단계, 및 상기 제1반도체영역에 제1회로 소자를 형성하고 상기 제2반도체영역에 제2회로 소자를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  20. 필드 산화막을 사용한 분리구조 및 차폐 게이트전극을 사용한 분리구조를 갖는 반도체장치의 제조방법에 있어서, 반도체기판의 주표면상에 제1절연막, 폴리실리콘막 및 산화방지막을 연속적으로 형성하는 단계, 필드 산화막이 형성될 상기 기판의 부분 상의 상기 산화방지막을 제거하는 단계, 남아있는 상기 산화방지막을 마스크로서 사용하여 상기 기판을 선택적으로 산화시키고 상기 필드 산화막을 형성하는 단계, 상기 폴리실리콘막을 차폐 게이트전극의 패턴으로 처리하는 단계, 및 상기 차폐 게이트전극의 패턴을 갖는 상기 폴리실리콘막의 측면상에 제2절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  21. 제20항에 있어서, 상기 필드 산화막을 형성한 후에 상기 산화방지막을 제거하는 단계, 및 상기 폴리실리콘막상에 제3절연막을 더 형성하는 단계를 더 구비하고, 상기 제2절연막이 상기 제3절연막의 측면상에 또한 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  22. 제20항에 있어서, 상기 산화방지막이 상기 제2절연막으로 사용되는 것을 특징으로 하는 반도체장치 제조방법.
  23. 필드 산화막을 사용하는 분리구조 및 차폐 게이트전극을 사용하는 분리구조를 갖는 반도체장치의 제조방법에 있어서, 선택적인 열산화에 의해 반도체기판의 주표면에 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성되지 않은 상기 기판의 주표면에 제1게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 차폐 게이트전극과 제1게이트전극으로 작용하는 제1도전막을 패터닝하여 형성하는 단계, 상기 제1도전막이 형성되지 않은 영역에서 상기 제1게이트 절연막을 제거하여 상기 기판을 노출시키는 단계, 노출된 상기 기판상에 제2게이트 절연막을 형성하는 단계, 및 상기 제2게이트 절연막상에 제2게이트전극으로 작용하는 제2도전막을 패터닝하여 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  24. 제23항에 있어서, 상기 제2게이트 절연막은 상기 제1게이트 절연막보다 더 얇은 것을 특징으로 하는 반도체장치 제조방법.
  25. 반도체기판, 상기 기판의 표면부에서 서로 인접하도록 형성된 제1 및 제2도전형의 제1 및 제2웰 및 상기 웰중 적어도 하나에 상기 하나의 웰의 도전형과 반대 도전형의 소오스/드레인 영역을 각각 갖도록 형성된 복수의 MOS 트랜지스터를 구비하는 반도체장치에 있어서, 상기 MOS 트랜지스터는 필드-차폐 분리구조에 의해 서로 전기적으로 분리되며, 상기 제1 및 제2웰은 제1필드 산화막에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 반도체장치.
  26. 제25항에 있어서, 상기 제1 및 제2웰중의 다른 하나에 하나 이상의 MOS 트랜지스터가 형성되고, 상기 제1웰의 트랜지스터중 하나와 상기 제2웰의 트랜지스터중 하나는 상기 제1필드 산화막상에 연장하는 접속 도체에 의해 서로 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 반도체장치.
  27. 제25항에 있어서, 상기 기판의 표면부에 형성된 제1도전형의 제3웰, 및 상기 제3웰의 기판의 표면부에 형성되고 상기 반도체장치에 인가되는 전원전위의 극성과 반대 극성의 전위로 유지되는 제2도전형의 제4웰을 더 구비하며, 상기 제3 및 제4웰은 제2필드 산화막에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 반도체장치.
  28. 제27항에 있어서, MOS 트랜지스터가 상기 제3 및 제4웰에 각각 형성되고, 상기 제3 및 제4웰내의 트랜지스터는 상기 제2필드 산화막상으로 연장하는 접속 도체에 의해 서로 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 반도체장치.
  29. 반도체기판 및 상기 기판의 표면부에 형성된 복수의 웰을 포함하는 반도체장치에 있어서, 상기 웰 각각은 필드 산화막에 의해 상기 반도체기판 및 다른 웰과 전기적으로 분리되어 있으며, 상기 웰에 형성된 소자는 필드-차폐 분리구조에 의해 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  30. 제1도전형 MOS 트랜지스터를 포함하는 제1부분 및 제1도전형 MOS 트랜지스터와 제2도전형 MOS 트랜지스터를 포함하는 제2부분을 구비하는 반도체장치에 있어서, 상기 제1부분의 트랜지스터는 필드-차폐 분리구조에 의해 서로 전기적으로 분리되어 있으며, 상기 제2부분의 트랜지스터는 필드 산화막에 의해 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  31. 제30항에 있어서, 상기 제1부분은 DRAM 셀 부분이고, 상기 제2부분은 상기 DRAM 셀 부분에 대한 주변 회로부인 것을 특징으로 하는 반도체장치.
  32. 제30항에 있어서, 상기 제2부분의 상기 주변 회로부는 CMOS 회로를 구비하는 것을 특징으로 하는 반도체장치.
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