JP2522853B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶装置の製造方法に関する。
（ロ）従来の技術 従来、一つのシリコン基板上に、随時呼出し揮発メモ
リ素子（１メガビットDRAM）とゲートアレイが形成され
てなる半導体記憶装置が知られている（CICC予稿集、2
0.3.,1988年）。この半導体記憶装置は、第２図に示す
ようにＮ型シリコン基板11の中にＮ−ウェル12とＰ−ウ
ェル13を形成し、Ｐ−ウェル13内及びその上にDRAM20を
形成し、Ｎ−ウェル12内及びその上にカットＰ−ウェル
21又はゲートアレイ22を形成して構成されている。また
DRAMは、第１ポリシリコン層16aから電荷蓄積電極層を
作製し、第２ポリシリコン層16bからトランスファゲー
ト電極層を作製して構成されている。なお、14は少量の
キャリア、15はキャパシタ、17は第1Al層からなる配線
層、18は第2Al層からなる配線層、19はメモリ素子であ
る。
リ素子（１メガビットDRAM）とゲートアレイが形成され
てなる半導体記憶装置が知られている（CICC予稿集、2
0.3.,1988年）。この半導体記憶装置は、第２図に示す
ようにＮ型シリコン基板11の中にＮ−ウェル12とＰ−ウ
ェル13を形成し、Ｐ−ウェル13内及びその上にDRAM20を
形成し、Ｎ−ウェル12内及びその上にカットＰ−ウェル
21又はゲートアレイ22を形成して構成されている。また
DRAMは、第１ポリシリコン層16aから電荷蓄積電極層を
作製し、第２ポリシリコン層16bからトランスファゲー
ト電極層を作製して構成されている。なお、14は少量の
キャリア、15はキャパシタ、17は第1Al層からなる配線
層、18は第2Al層からなる配線層、19はメモリ素子であ
る。
（ハ）発明が解決しようとする課題 DRAMの形成が第１ポリシリコン層から電荷蓄積電極層
を作製しこの後に第２ポリシリコン層からトランスファ
ゲート電極層を作製して行われる上述の方法は、一つの
基板上にDRAM（揮発メモリ素子）、ROM（不揮発メモリ
素子）及びドライバーを複合して形成すると、製造工程
が複雑となりしかも各メモリ素子の基板占有面積が大き
くなり高集積化できず実用化できないという問題があ
る。
を作製しこの後に第２ポリシリコン層からトランスファ
ゲート電極層を作製して行われる上述の方法は、一つの
基板上にDRAM（揮発メモリ素子）、ROM（不揮発メモリ
素子）及びドライバーを複合して形成すると、製造工程
が複雑となりしかも各メモリ素子の基板占有面積が大き
くなり高集積化できず実用化できないという問題があ
る。
この発明は上記問題を解決するためになされたもので
あって、製造工程が簡単でありかつ各メモリ素子の基板
占有面積が小さく高集積化しうる半導体記憶装置の製造
方法を提供しようとするものである。
あって、製造工程が簡単でありかつ各メモリ素子の基板
占有面積が小さく高集積化しうる半導体記憶装置の製造
方法を提供しようとするものである。
（ニ）課題を解決するための手段 この発明によれば、一つのシリコン基板上に、第１絶
縁膜を介して第１ポリシリコン層を形成しパターン化し
て電気的に書換え可能な不揮発メモリのフローティング
ゲート電極層及び耐圧20V以下のトランジスタのゲート
電極層を形成し、この後に第２絶縁膜を介して第２ポリ
シリコン層を形成しパターン化してロジックの電極層、
随時呼出し可能な揮発メモリのトランスファゲート電極
層及びドライバーの電極層を形成し、更に随時呼出し可
能な揮発メモリのキャパシタとなる領域のシリコン基板
面上の第２絶縁膜を除去した後、該領域に第３絶縁膜を
形成し、第３絶縁膜を介して第３ポリシリコン層を形成
しパターン化して随時呼出し可能な揮発メモリの電荷蓄
積電極層を形成することにより、一つのシリコン基板上
に、複数の、揮発メモリ、不揮発メモリ及びドライバー
を製造することを特徴とする半導体記憶装置の製造方法
が提供される。
縁膜を介して第１ポリシリコン層を形成しパターン化し
て電気的に書換え可能な不揮発メモリのフローティング
ゲート電極層及び耐圧20V以下のトランジスタのゲート
電極層を形成し、この後に第２絶縁膜を介して第２ポリ
シリコン層を形成しパターン化してロジックの電極層、
随時呼出し可能な揮発メモリのトランスファゲート電極
層及びドライバーの電極層を形成し、更に随時呼出し可
能な揮発メモリのキャパシタとなる領域のシリコン基板
面上の第２絶縁膜を除去した後、該領域に第３絶縁膜を
形成し、第３絶縁膜を介して第３ポリシリコン層を形成
しパターン化して随時呼出し可能な揮発メモリの電荷蓄
積電極層を形成することにより、一つのシリコン基板上
に、複数の、揮発メモリ、不揮発メモリ及びドライバー
を製造することを特徴とする半導体記憶装置の製造方法
が提供される。
上記揮発メモリ素子は、通常一つのトランジスタと一
つのキャパシタからなるダイナミック随時呼出しメモリ
素子（DRAM）を用いることができる。このDRAMはキャパ
シタを構成する電荷蓄積電極層がトランジスタを構成す
るトランスファゲート電極層の上方に絶縁膜を介して重
ねて配置され構成されるのが適しており、電荷蓄積電極
層がトランスファゲート電極層の横に離れて配置される
従来の構成とは異なり、高集積化と製造工程の簡便化を
可能にする。またトランスファゲート電極層を電荷蓄積
電極層よりも前に形成することでFLOTOX（Floating Gat
e Thin Oxide）構造のメモリ素子（EEPROM）とオンチッ
プ化が可能になる。
つのキャパシタからなるダイナミック随時呼出しメモリ
素子（DRAM）を用いることができる。このDRAMはキャパ
シタを構成する電荷蓄積電極層がトランジスタを構成す
るトランスファゲート電極層の上方に絶縁膜を介して重
ねて配置され構成されるのが適しており、電荷蓄積電極
層がトランスファゲート電極層の横に離れて配置される
従来の構成とは異なり、高集積化と製造工程の簡便化を
可能にする。またトランスファゲート電極層を電荷蓄積
電極層よりも前に形成することでFLOTOX（Floating Gat
e Thin Oxide）構造のメモリ素子（EEPROM）とオンチッ
プ化が可能になる。
上記揮発メモリ素子は、一導電性シリコン基板内に形
成された逆導電性ウェル内及びその上に配置されるのが
好ましい。この逆導電性ウェルは、揮発メモリ素子部分
のみにバイアスを印加することができる。
成された逆導電性ウェル内及びその上に配置されるのが
好ましい。この逆導電性ウェルは、揮発メモリ素子部分
のみにバイアスを印加することができる。
この不揮発メモリ素子は、通常書換え不能な読出し専
用メモリ素子（MROM）及び再書込み可能な読出し専用メ
モリ素子（PROM）を用いることができる。PROMの中でも
記憶内容を電気的に書換え可能なPROM（EEPROM）及び紫
外線、Ｘ線あるいは大きな電界を使うことによって記憶
内容を消去して書換え可能なPROM（EPROM）を用いるこ
とができる。上記EEPROMは、FLOTOX構造のメモリ素子で
あり、通常約50〜150Åの薄い酸化膜を有する。この薄
い酸化膜の形成は、シリコン基板のシリコン面を酸化し
て形成するのが膜厚の制御の点で好ましい。
用メモリ素子（MROM）及び再書込み可能な読出し専用メ
モリ素子（PROM）を用いることができる。PROMの中でも
記憶内容を電気的に書換え可能なPROM（EEPROM）及び紫
外線、Ｘ線あるいは大きな電界を使うことによって記憶
内容を消去して書換え可能なPROM（EPROM）を用いるこ
とができる。上記EEPROMは、FLOTOX構造のメモリ素子で
あり、通常約50〜150Åの薄い酸化膜を有する。この薄
い酸化膜の形成は、シリコン基板のシリコン面を酸化し
て形成するのが膜厚の制御の点で好ましい。
上記不揮発メモリ素子は、基板バイアスを印加しない
ように配置するのがよく、ウェル外に形成するのが適し
ている。
ように配置するのがよく、ウェル外に形成するのが適し
ている。
この発明の半導体記憶装置は、例えば次のようにして
製造することができる。
製造することができる。
一つのシリコン基板上に、２種類の膜厚を持つ第１絶
縁膜を介して第１ポリシリコン層を形成しパターン化し
て電気的に書換え可能な不揮発メモリのフローティング
ゲート電極層及び耐圧20V以下のトランジスタのゲート
電極層を構成し、この後に第２絶縁膜を介して第２ポリ
シリコン層を形成しパターン化してロジックの電極層、
随時呼出し可能な揮発メモリのトランスファゲート電極
層及びドライバーの電極層を構成し、更に随時呼出し可
能な揮発メモリのキャパシタとなる領域のシリコン基板
面上の第２絶縁膜を除去した後、該領域に第３絶縁膜を
形成し、第３絶縁膜を介して第３ポリシリコン層を形成
しパターン化して随時呼出し可能な揮発メモリの電荷蓄
積電極層を構成する。
縁膜を介して第１ポリシリコン層を形成しパターン化し
て電気的に書換え可能な不揮発メモリのフローティング
ゲート電極層及び耐圧20V以下のトランジスタのゲート
電極層を構成し、この後に第２絶縁膜を介して第２ポリ
シリコン層を形成しパターン化してロジックの電極層、
随時呼出し可能な揮発メモリのトランスファゲート電極
層及びドライバーの電極層を構成し、更に随時呼出し可
能な揮発メモリのキャパシタとなる領域のシリコン基板
面上の第２絶縁膜を除去した後、該領域に第３絶縁膜を
形成し、第３絶縁膜を介して第３ポリシリコン層を形成
しパターン化して随時呼出し可能な揮発メモリの電荷蓄
積電極層を構成する。
上記第１絶縁膜のうち薄い薄膜を持つものは、不揮発
メモリのフローティングゲート電極層下部のトラップ層
とチャネル間でメモリ用電子が移動しうるものが適して
おり、通常膜厚50〜150Åの酸化シリコン膜が用いられ
る。この酸化シリコン膜は、熱酸化法によって形成する
のが好ましい。また、この第１絶縁膜のうち300〜500Å
の厚い膜厚の部分は耐圧20V以下のトランジスタのゲー
ト絶縁膜としても用いられる。
メモリのフローティングゲート電極層下部のトラップ層
とチャネル間でメモリ用電子が移動しうるものが適して
おり、通常膜厚50〜150Åの酸化シリコン膜が用いられ
る。この酸化シリコン膜は、熱酸化法によって形成する
のが好ましい。また、この第１絶縁膜のうち300〜500Å
の厚い膜厚の部分は耐圧20V以下のトランジスタのゲー
ト絶縁膜としても用いられる。
上記第１ポリシリコン層は、例えばCVD法等によって
形成することができる。この膜厚は、通常300〜5000Å
とするのが好ましい。
形成することができる。この膜厚は、通常300〜5000Å
とするのが好ましい。
上記第２絶縁膜は、ロジックの電極層の絶縁膜、トラ
ンスファゲート絶縁膜、ドライバーの電極層の絶縁膜と
して用いることのできるものがよく、例えば酸化シリコ
ン、窒化シリコン等によって、通常200〜500Åの膜厚に
して形成することができる。
ンスファゲート絶縁膜、ドライバーの電極層の絶縁膜と
して用いることのできるものがよく、例えば酸化シリコ
ン、窒化シリコン等によって、通常200〜500Åの膜厚に
して形成することができる。
上記第２ポリシリコン層は、第１ポリシリコン層と同
様にして形成することができ、通常3000〜5000Åの膜厚
とすることができる。また、高融点金属からなるポリサ
イドを使うことも可能である。
様にして形成することができ、通常3000〜5000Åの膜厚
とすることができる。また、高融点金属からなるポリサ
イドを使うことも可能である。
上記第３絶縁膜は、随時呼出し可能な揮発メモリを構
成するキャパシタの誘電体層を形成しうるものがよく、
例えば酸化シリコン層、酸化シリコンと窒化シリコンと
の積層層等によって、通常50〜150Åの膜厚にして形成
することができる。
成するキャパシタの誘電体層を形成しうるものがよく、
例えば酸化シリコン層、酸化シリコンと窒化シリコンと
の積層層等によって、通常50〜150Åの膜厚にして形成
することができる。
上記第３ポリシリコン層は、第１ポリシリコン層と同
様にして形成することができ、通常1500〜3000Åの膜厚
とすることができる。
様にして形成することができ、通常1500〜3000Åの膜厚
とすることができる。
上述の方法によって、随時呼出し可能なメモリ機能、
書換え不能な読出し専用メモリ機能及び再書込み可能な
読出し専用メモリ機能等の複合機能を有する一つのシリ
コン基板からなる半導体記憶装置を形成することができ
る。
書換え不能な読出し専用メモリ機能及び再書込み可能な
読出し専用メモリ機能等の複合機能を有する一つのシリ
コン基板からなる半導体記憶装置を形成することができ
る。
（ホ）作用 一つのシリコン基板上に複合形成された多数の各種メ
モリ素子が随時呼出し可能なメモリ機能、書換え不能な
読出し専用メモリ機能及び再書込み可能な読出し専用メ
モリ機能を呈する。
モリ素子が随時呼出し可能なメモリ機能、書換え不能な
読出し専用メモリ機能及び再書込み可能な読出し専用メ
モリ機能を呈する。
（ヘ）実施例 この発明の実施例を図面を用いて説明する。
第１図に示すように、P-シリコン基板１中に深さ約３
μｍのＮ−ウェル1aを形成する。このＮ−ウェル1aの表
面不純物濃度は１×1016〜５×1016cm-3になるようにす
る。このＮ−ウェルは通常のCMOSを形成するＰチャネル
トランジスタ（第１図右側）及びDRAMを形成するため
（第１図左側）に使われる。次にP-シリコン基板１上に
LOCOS法によって素子分離領域２を形成する。
μｍのＮ−ウェル1aを形成する。このＮ−ウェル1aの表
面不純物濃度は１×1016〜５×1016cm-3になるようにす
る。このＮ−ウェルは通常のCMOSを形成するＰチャネル
トランジスタ（第１図右側）及びDRAMを形成するため
（第１図左側）に使われる。次にP-シリコン基板１上に
LOCOS法によって素子分離領域２を形成する。
次に、素子形成領域のシリコン基板面に熱酸化法によ
って膜厚400Åの第１絶縁膜の厚い酸化シリコン膜3aを
形成する。ひきつづき薄い酸化膜用の窓あけを行い50〜
150Åの薄い酸化シリコン膜3bを形成する。この上に、C
VD法によって膜厚3000Åの第１ポリシリコン層（リンを
ドープしたポリシリコンからなる）を形成し所定パター
ンにエッチングしてEEPROMのフローティングゲート電極
層４及び耐圧20Vのゲート電極層５を形成する。
って膜厚400Åの第１絶縁膜の厚い酸化シリコン膜3aを
形成する。ひきつづき薄い酸化膜用の窓あけを行い50〜
150Åの薄い酸化シリコン膜3bを形成する。この上に、C
VD法によって膜厚3000Åの第１ポリシリコン層（リンを
ドープしたポリシリコンからなる）を形成し所定パター
ンにエッチングしてEEPROMのフローティングゲート電極
層４及び耐圧20Vのゲート電極層５を形成する。
この上に厚さ50〜150Åの熱酸化膜を形成し、更に厚
さ100〜200Åの窒化シリコン膜をCVD法により堆積させ
る。その後EEPROMのフローティングゲート電極層４とな
る部分を覆う様にフォトレジストでマスキングを行い、
他の部分の窒化シリコン膜を除去する。その後シリコン
基板上の厚さが150〜250Åになる様に酸化を行い第２絶
縁膜６のゲート酸化膜を形成する。この時ゲート電極８
の下部にも同じ膜厚を持つゲート酸化膜が形成される。
その後厚さ1500Åのポリシリコンを堆積させる。このポ
リシリコンはリンを含む。更にゲート電極の抵抗化を図
るためタングステンシリサイド膜を1500〜2500Åつけ
る。更にタングステンシリサイド膜上にCVD法により厚
さ1500〜2500ÅのSiO2膜をつける。このSiO2膜はDRAM部
のトランスファーゲート７と電荷蓄積電極層11の容量結
合を低減させる目的でつける。その後トランスファゲー
ト電極層７、ドライバーの電極層８をパターニングす
る。EEPROMの制御ゲート３も同時に形成させる。
さ100〜200Åの窒化シリコン膜をCVD法により堆積させ
る。その後EEPROMのフローティングゲート電極層４とな
る部分を覆う様にフォトレジストでマスキングを行い、
他の部分の窒化シリコン膜を除去する。その後シリコン
基板上の厚さが150〜250Åになる様に酸化を行い第２絶
縁膜６のゲート酸化膜を形成する。この時ゲート電極８
の下部にも同じ膜厚を持つゲート酸化膜が形成される。
その後厚さ1500Åのポリシリコンを堆積させる。このポ
リシリコンはリンを含む。更にゲート電極の抵抗化を図
るためタングステンシリサイド膜を1500〜2500Åつけ
る。更にタングステンシリサイド膜上にCVD法により厚
さ1500〜2500ÅのSiO2膜をつける。このSiO2膜はDRAM部
のトランスファーゲート７と電荷蓄積電極層11の容量結
合を低減させる目的でつける。その後トランスファゲー
ト電極層７、ドライバーの電極層８をパターニングす
る。EEPROMの制御ゲート３も同時に形成させる。
次にＮチャネル部、ソースドレイン部に低濃度のリン
をイオン注入しLDD構造のN-部を形成する（６×1014cm
-2）。更にCVD法により厚さ3000ÅのSiO2膜をつけ異方
性エッチングを、行うとゲート電極の側面にサイドウォ
ールと称するSiO2を残すことができる。トランスファゲ
ート電極層７、ドライバーの電極層８上にも厚い絶縁層
９が残る。
をイオン注入しLDD構造のN-部を形成する（６×1014cm
-2）。更にCVD法により厚さ3000ÅのSiO2膜をつけ異方
性エッチングを、行うとゲート電極の側面にサイドウォ
ールと称するSiO2を残すことができる。トランスファゲ
ート電極層７、ドライバーの電極層８上にも厚い絶縁層
９が残る。
次に、DRAMのキャパシタの形成を意図するシリコン基
板面上の酸化シリコン膜を除去した後CDV法によって膜
厚70Åの第３絶縁膜のシリコン窒化膜10を形成する。こ
の上にCDV法によって膜厚1500Åの第３ポリシリコン層
を形成し所定パターンにエッチングして電化蓄積電極層
11を形成する。
板面上の酸化シリコン膜を除去した後CDV法によって膜
厚70Åの第３絶縁膜のシリコン窒化膜10を形成する。こ
の上にCDV法によって膜厚1500Åの第３ポリシリコン層
を形成し所定パターンにエッチングして電化蓄積電極層
11を形成する。
次に、膜厚6000Åの絶縁層12を形成し、所定の位置に
コンタクトホールを形成し、この上にスパッタ法によっ
てAl系金属層を積層しパターン化してAl金属配線層13を
形成し、更にこの上に保護膜14を形成して半導体記憶装
置を製造する。
コンタクトホールを形成し、この上にスパッタ法によっ
てAl系金属層を積層しパターン化してAl金属配線層13を
形成し、更にこの上に保護膜14を形成して半導体記憶装
置を製造する。
（ト）発明の効果 この発明によれば、一つのシリコン基板上に揮発メモ
リ素子、不揮発メモリ素子及びドライバーが複合形成さ
れた集積度の高い半導体記憶装置の簡単な製造方法を提
供することができる。
リ素子、不揮発メモリ素子及びドライバーが複合形成さ
れた集積度の高い半導体記憶装置の簡単な製造方法を提
供することができる。
第１図は、この発明の実施例で作製した半導体装置の説
明図、第２図は、従来の半導体装置の説明図である。 １……シリコン基板、２……素子分離領域、３……EEPR
OMの制御ゲート電極層、3a……第１絶縁膜の厚い酸化シ
リコン膜、3b……第１絶縁膜の薄い酸化シリコン膜、４
……フローティングゲート電極層、５……ゲート電極
層、６……第２絶縁膜の酸化シリコン膜、７……トラン
スファゲート電極層、８……ドライバーの電極層、９…
…絶縁層、10……第３絶縁膜のシリコン窒化膜、11……
電化蓄積電極層、12……絶縁層、13……Al金属配線層、
14……保護膜。
明図、第２図は、従来の半導体装置の説明図である。 １……シリコン基板、２……素子分離領域、３……EEPR
OMの制御ゲート電極層、3a……第１絶縁膜の厚い酸化シ
リコン膜、3b……第１絶縁膜の薄い酸化シリコン膜、４
……フローティングゲート電極層、５……ゲート電極
層、６……第２絶縁膜の酸化シリコン膜、７……トラン
スファゲート電極層、８……ドライバーの電極層、９…
…絶縁層、10……第３絶縁膜のシリコン窒化膜、11……
電化蓄積電極層、12……絶縁層、13……Al金属配線層、
14……保護膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】一つのシリコン基板上に、第１絶縁膜を介
して第１ポリシリコン層を形成しパターン化して電気的
に書換え可能な不揮発メモリのフローティングゲート電
極層及び耐圧20V以下のトランジスタのゲート電極層を
形成し、この後に第２絶縁膜を介して第２ポリシリコン
層を形成しパターン化してロジックの電極層、随時呼出
し可能な揮発メモリのトランスファゲート電極層及びド
ライバーの電極層を形成し、更に随時呼出し可能な揮発
メモリのキャパシタとなる領域のシリコン基板面上の第
２絶縁膜を除去した後、該領域に第３絶縁膜を形成し、
第３絶縁膜を介して第３ポリシリコン層を形成しパター
ン化して随時呼出し可能な揮発メモリの電荷蓄積電極層
を形成することにより、一つのシリコン基板上に、複数
の、揮発メモリ、不揮発メモリ及びドライバーを製造す
ることを特徴とする半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2173802A JP2522853B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
| US07/723,301 US5290725A (en) | 1990-06-29 | 1991-06-28 | Semiconductor memory device and a method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173802A JP2522853B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
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| JPH0461375A JPH0461375A (ja) | 1992-02-27 |
| JP2522853B2 true JP2522853B2 (ja) | 1996-08-07 |
Family
ID=15967432
Family Applications (1)
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| JP2173802A Expired - Fee Related JP2522853B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体記憶装置の製造方法 |
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| JPH01243441A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0281398A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 半導体記憶装置 |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| US5140551A (en) * | 1990-03-22 | 1992-08-18 | Chiu Te Long | Non-volatile dynamic random access memory array and the method of fabricating thereof |
-
1990
- 1990-06-29 JP JP2173802A patent/JP2522853B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-28 US US07/723,301 patent/US5290725A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4851361A (en) | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
| US5169792A (en) | 1989-03-31 | 1992-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5290725A (en) | 1994-03-01 |
| JPH0461375A (ja) | 1992-02-27 |
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